KR20090128105A - 반도체 칩, 반도체 패키지 및 반도체 칩의 제조 방법 - Google Patents

반도체 칩, 반도체 패키지 및 반도체 칩의 제조 방법 Download PDF

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Abstract

다층 배선 패턴의 식각을 최소화하여 신뢰성이 높은 관통 전극을 갖는 반도체 칩, 반도체 패키지 및 그 제조 방법이 제공된다. 상기 반도체 칩에 따르면, 제 1 면 및 제 2 면을 갖는 반도체 기판이 제공된다. 집적 회로층은 상기 반도체 기판의 제 1 면 상에 제공되고, 층간 절연층은 상기 집적 회로층 상에 제공된다. 관통 전극은 상기 반도체 기판 및 상기 층간 절연층을 관통하여, 상기 반도체 기판의 제 2 면으로부터 노출된다. 다층 배선 패턴은 상기 층간 절연층 상에 형성되고, 상기 관통 전극과 연결된다. 금속간 절연층은 상기 다층 배선 패턴을 덮도록 제공된다. 도전성 패드는 상기 금속간 절연층 상에 형성되고 상기 다층 배선 패턴을 통해서 상기 관통 전극과 연결된다.

Description

반도체 칩, 반도체 패키지 및 반도체 칩의 제조 방법{Semiconductor chip, semiconductor package, and method of fabricating the semiconductor chip}
본 발명은 반도체 소자에 관한 것이고, 특히 관통 전극을 갖는 반도체 칩, 이러한 반도체 칩을 포함하는 반도체 패키지, 및 그 제조 방법에 관한 것이다.
반도체 칩의 집적도가 증가함에 따라서, 반도체 기판을 관통하는 관통 전극을 이용한 반도체 칩 또는 반도체 패키지 구조가 개시되고 있다. 도전성 패드는 반도체 기판을 관통하는 관통 전극을 통하여 다른 반도체 칩 또는 기판과 연결될 수 있다. 통상적으로, 관통 전극은 도전성 패드와 그 패드 바로 아래로 다층 배선 패턴을 관통하여 그리고 반도체 기판을 관통하도록 형성될 수 있다.
하지만, 이러한 관통 전극을 형성하기 위해서는, 다층 배선 패턴 및 반도체 기판을 연속적으로 식각해야 하는 어려움이 있다. 통상적으로 다층 배선 패턴은 복수의 금속들을 포함하고 있으므로, 복수의 금속들과 반도체 기판을 연속적으로 식각하기가 쉽지 않고, 양호한 식각 프로파일을 얻기가 쉽지 않다. 이에 따라서, 관통 전극 형성에 있어서 공정 불량이 발생하기 쉽다.
이러한 문제로 인해서 관통 전극의 신뢰성을 검증하기 위해서 관통 전극 형 성 후, 추가적인 테스트를 진행해야 하는 문제가 있다. 특히, 반도체 칩이 집적도가 높아짐에 따라서, 관통 전극의 디자인이 작아지고 이에 따라 다층 배선 패턴 및 반도체 기판을 식각하여 높은 종횡비(aspect ratio)를 갖는 홈을 형성하기가 더욱 어려워지고 있다. 더욱이, 이러한 높은 종횡비를 갖는 홈을 도전 물질로 채우는 것도 어려워지고 있다.
전술한 문제점을 해결하기 위해서, 본 발명자는 다층 배선 패턴을 식각하지 않거나 그 식각을 최소화하여 관통 전극을 형성하는 방법을 착안하였다.
따라서, 본 발명이 해결하고자 하는 기술적 과제는 다층 배선 패턴의 식각을 최소화하여 신뢰성이 높은 관통 전극을 갖는 반도체 칩 및 반도체 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 칩의 경제적인 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 칩이 제공된다. 제 1 면 및 제 2 면을 갖는 반도체 기판이 제공된다. 집적 회로층은 상기 반도체 기판의 제 1 면 상에 제공되고, 층간 절연층은 상기 집적 회로층 상에 제공된다. 관통 전극은 상기 반도체 기판 및 상기 층간 절연층을 관통하여, 상기 반도체 기판의 제 2 면으로부터 노출된다. 다층 배선 패턴은 상기 층간 절연층 상에 형성되고, 상기 관통 전극과 연결된다. 금속간 절연층은 상기 다층 배선 패턴을 덮도록 제공된다. 도전성 패드는 상기 금속간 절연층 상에 형성되고 상기 다층 배선 패턴을 통해서 상기 관통 전극과 연결된다.
상기 본 발명에 따른 반도체 칩의 일 예에 따르면, 상기 관통 전극 및 상기 반도체 기판 사이에 개재되고, 상기 관통 전극의 바닥면을 노출하는 스페이서 절연 층이 더 제공될 수 있다.
상기 본 발명에 따른 반도체 칩의 다른 예에 따르면, 상기 관통 전극은 상기 반도체 기판의 제 2 면으로부터 돌출되고, 상기 스페이서 절연층은 상기 관통 전극의 돌출된 부분을 더 노출할 수 있다.
상기 본 발명에 따른 반도체 칩의 다른 예에 따르면, 상기 관통 전극은 상기 제 1 면으로부터 상기 제 2 면으로 갈수록 점점 더 가늘어지는 형상을 가질 수 있다.
상기 본 발명에 따른 반도체 칩의 다른 예에 따르면, 상기 관통 전극은 그 직경 방향의 일부분에 탭을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 패키지가 제공된다. 기판이 제공되고, 적어도 하나의 반도체 칩은 상기 기판 상에 제공된다. 상기 적어도 하나의 반도체 칩은 전술한 반도체 칩의 어느 하나와 동일한 구조를 가질 수 있다. 상기 적어도 하나의 반도체 칩의 상기 도전성 패드는 상기 기판과 전기적으로 연결된다.
상기 본 발명에 따른 반도체 패키지의 일 예에 따르면, 상기 적어도 하나의 반도체 칩은 상기 반도체 기판의 제 1 면 또는 제 2 면이 상기 기판에 향하도록 배치될 수 있다.
상기 본 발명에 따른 반도체 패키지의 다른 예에 따르면, 상기 적어도 하나의 반도체 칩 상의 제 2 반도체 칩이 더 제공되고, 상기 제 2 반도체 칩은 본딩 와이어를 이용하여 상기 도전성 패드에 접합될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 칩의 제조 방법이 제공된다. 제 1 면 및 제 2 면을 갖는 반도체 기판의 상기 제 1 면 상에 층간 절연층을 형성한다. 상기 층간 절연층을 통과하여 상기 반도체 기판 내부로 신장된 관통 전극을 형성한다. 상기 관통 전극과 연결된 다층 배선 패턴을 내부에 포함하는 금속간 절연층을 상기 층간 절연층 상에 형성한다. 상기 금속간 절연층 상에, 상기 다층 배선 패턴을 통해서 상기 도전층과 연결되는 도전성 패드를 형성한다.
상기 본 발명에 따른 제조 방법의 일 예에 따르면, 상기 관통 전극을 상기 반도체 기판의 제 2 면으로부터 노출시킬 수 있으며, 상기 관통 전극의 노출은 상기 반도체 기판을 상기 제 2 면으로부터 소정 두께만큼 제거하여 수행할 수 있다.
상기 본 발명에 따른 제조 방법의 다른 예에 따르면, 상기 관통 전극을 형성하기 전에, 상기 홈 내에 스페이서 절연층을 형성하는 단계를 더 포함할 수 있다. 나아가, 상기 반도체 기판을 상기 제 2 면으로부터 소정 두께만큼 제거하고, 상기 스페이서 절연층의 일부분을 식각하여 상기 관통 전극을 노출할 수 있다.
상기 본 발명에 따른 제조 방법의 다른 예에 따르면, 상기 층간 절연층을 관통하여 상기 반도체 기판 내부로 리세스 된 홈을 형성하는 단계가 더 제공되고, 상기 관통 전극은 상기 홈 내부에 도전층을 형성하여 형성할 수 있다.
본 발명에 따른 반도체 칩에 따르면, 관통 전극은 도전성 패드 및 다층 배선 패턴을 관통하지 않고, 다층 배선 패턴을 통해서 도전성 패드에 연결된다. 따라서, 관통 전극이 다층 배선 패턴의 최하부에 직접 접촉되기 때문에, 관통 전극과 도전성 패드의 접촉 신뢰성을 높일 수 있다. 이에 따라, 반도체 칩의 신뢰성이 높아지고, 반도체 칩의 테스트 회수를 줄일 수 있다.
또한, 본 발명에 따른 반도체 칩에 따르면, 관통 전극이 도전성 패드를 관통하지 않기 때문에, 도전성 패드 상으로 본딩 와이어가 연결될 수 있다. 따라서, 반도체 칩들의 적층이 용이해지기 때문에, 이 실시예에 따른 반도체 칩은 고집적의 반도체 패키지 제조에 용이하다.
본 발명에 따른 반도체 칩의 제조 방법에 따르면, 다층 배선 패턴을 형성하기 전에 관통 전극을 형성할 수 있다. 따라서, 관통 전극을 형성하기 위한 홈의 프로파일 제어가 용이하고 따라서 균일한 프로파일을 갖는 관통 전극을 형성할 수 있다. 나아가, 이러한 프로파일 제어는 높은 종횡비를 갖는 관통 전극용 홈의 형성을 가능하게 하기 때문에, 반도체 칩의 고집적화에 기여할 수 있다.
또한, 본 발명에 따른 반도체 칩의 제조 방법에 따르면, 관통 전극용 홈의 깊이를 줄일 수 있고, 따라서 그 제조 시간 및 제조 비용을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위 하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 달리 정의되지 않는 한, 해당 기술 분양에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 이해될 수 있다. 예를 들어, 저유전율층은 산화물 및 질화물보다 낮은 유전 상수를 갖는 절연층을 지칭하며, 고유전율층은 산화물 및 질화물보다 높은 유전 상수를 갖는 절연층을 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩(100)을 보여주는 단면도이다.
도 1을 참조하면, 반도체 기판(105)은 제 1 면(106) 및 제 2 면(107)을 포함할 수 있다. 제 1 면(106) 및 제 2 면(107)은 서로 반대될 수 있고, 예컨대 반도체 기판(105)의 앞면 및 뒷면이 될 수 있다. 반도체 기판(105)은 반도체 웨이퍼로 구성될 수 있고, 예컨대, IV족 물질 또는 III-V족 화합물을 포함할 수 있다. 반도체 기판(105)은 반도체 웨이퍼의 뒷면을 소정 두께만큼 연마하여 제공될 수 있다.
집적 회로층(110)은 반도체 기판(105)의 제 1 면(106) 상에 제공될 수 있다. 집적 회로층(110)은 반도체 칩(100)의 종류에 따라서 회로 소자들, 예컨대 트랜지스터들 및/또는 커패시터들을 포함할 수 있다. 집적 회로층(110)의 구조에 따라서, 반도체 칩(100)은 메모리 소자 또는 로직 소자로 기능할 수 있다. 예를 들어, 메모리 소자는 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다. 이러한 반도체 소자의 구조는 통상적으로 알려져 있고, 본 발명의 범위를 제한하지 않는다. 아래에는 도 10 및 도 11을 참조하여, 디램 및 플래시 메모리에서 집적 회로층(110)의 구조를 예시 적으로 설명한다.
도 10은 디램에서 집적 회로층(110)의 구조를 보여준다. 도 10을 참조하면, 게이트 전극들(111)은 반도체 기판(105) 상에 제공되고, 트랜지스터들의 워드 라인으로 이용될 수 있다. 적어도 하나의 비트 라인(112)은 반도체 기판(105)에 한정된 드레인 영역(미도시)에 연결되도록 반도체 기판(105) 상에 제공될 수 있다. 스토리지 전극들(114)은 반도체 기판(105)에 한정된 소오스 영역(미도시)에 연결되도록 반도체 기판(105) 상에 제공될 수 있다. 이 실시예에서, 스토리지 전극들(114)은 커패시터의 하부 전극들로 이용될 수 있다. 유전층(115)은 스토리지 전극들(114) 상에 제공되고, 상부 전극(116)은 유전층(115) 상에 제공될 수 있다. 절연층(117)은 이들 소자들을 덮도록 배치될 수 있다.
도 11은 플래시 메모리에서 집적 회로층(110)의 구조를 보여준다. 도 11을 참조하면, 전하 저장층들(114a)은 반도체 기판(105) 상에 제공되고, 제어 게이트 전극들(111a)은 전하 저장층들(114a) 상에 적층될 수 있다. 제어 게이트 전극들(111a)은 메모리 트랜지스터들의 워드 라인들로 이용될 수 있다. 적어도 하나의 비트 라인(112)은 반도체 기판(105)에 한정된 드레인 영역(미도시)에 연결되도록 반도체 기판(105) 상에 제공될 수 있다.
하지만, 전술한 바와 같이 집적 회로층(110)의 구조는 도 10 및 도 11의 예에 제한되지 않고, 반도체 칩(100)의 종류에 따라서 본 기술 분야에서 통상의 지식을 가진 자에게 알려진 바에 따라서 적절하게 구성될 수 있다.
층간 절연층(120)은 집적 회로층(110) 상에 제공될 수 있다. 층간 절연 층(120)은 집적 회로층(110) 내의 회로 소자들을 서로 이격시키는 기능을 수행할 수 있고, 따라서 도 10 및 도 11의 절연층(117)을 포함할 수 있다. 또한, 층간 절연층(120)은 후술하는 바와 같이 다층 배선 패턴(153)과 회로 소자들을 이격 배치시키는 역할을 할 수 있다. 층간 절연층(120)은 하나의 층으로 도시되었지만, 본 발명의 범위가 이에 제한되지는 않는다. 예를 들어, 층간 절연층(120)은 산화층, 질화층, 저유전율층 및 고유전율층에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다.
관통 전극(140)은 반도체 기판(105) 및 층간 절연층(120)을 통과하도록 제공될 수 있다. 이에 따라, 관통 전극(140)은 반도체 기판(105)의 제 2 면(107)으로부터 노출될 수 있다. 나아가, 관통 전극(140)은 외부 제품과 연결이 용이하도록 제 2 면(107) 위로 돌출될 수 있다.
관통 전극(140)은 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 관통 전극(140)은 장벽 금속 및 배선 금속을 포함할 수 있다. 장벽 금속은 Ti, Ta, TiN 및 TaN에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 배선 금속은 W, Al 및 Cu에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 하지만, 본 발명의 범위는 이러한 관통 전극(140)의 특정 물질에 제한되지는 않는다.
스페이서 절연층(135a)은 관통 전극(140) 및 반도체 기판(105) 사이에 개재될 수 있다. 스페이서 절연층(135a)은 반도체 기판(105) 또는 층간 절연층(120) 내에 회로 소자들과 관통 전극(140)이 직접 접촉되는 것을 막아줄 수 있다. 스페이서 절연층(135a)은 적어도 관통 전극(140)의 바닥면을 노출할 수 있다. 예를 들어, 스 페이서 절연층(135a)은 제 2 면(107) 위로 돌출된 관통 전극(140)의 양 측면 부분을 더 노출할 수 있다. 이 경우, 관통 전극(140)의 노출 면적이 커서 관통 전극(140)과 외부 제품의 연결이 용이할 수 있다.
다층 배선 패턴(153)은 관통 전극(140)에 연결되도록 층간 절연층(120) 상에 제공될 수 있다. 다층 배선 패턴(153)은 적어도 한층 이상으로 제공된 배선 라인들(150) 및 수직 플러그들(155)을 포함할 수 있다. 수직 플러그들(155)은 서로 다른 층에 속한 배선 라인들(150)을 연결하도록 반도체 기판(105)에 수직으로 배치될 수 있다.
다층 배선 패턴(153)은 집적 회로층(110) 내의 회로 소자들을 적절하게 연결하여 소정의 회로를 구성하거나 또는 이러한 회로 소자들을 외부 제품과 연결하기 위해서 이용될 수 있다. 이 실시예에서, 배선 라인들(150)은 2층 구조로 도시되었으나, 본 발명의 범위가 이러한 예에 한정되는 것은 아니다. 또한, 이 실시예에서, 배선 라인들(150)의 연결 관계는 예시적으로 도시되었으며, 본 발명의 범위가 이러한 예에 한정되는 것은 아니다.
예를 들어, 배선 라인들(150) 및 수직 플러그들(155)은 적절한 배선 금속, 예컨대 W, Al 및 Cu에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 배선 라인들(150) 및 수직 플러그들(155)은 동일한 물질로 구성되거나 또는 서로 다른 물질로 구성될 수도 있다. 예를 들어, 다마신 구조에서 배선 라인들(150) 및 수직 플러그들(155)은 동일한 물질로 구성될 수 있다. 나아가, 배선 라인들(150) 및 수직 플러그들(155)은 배선 금속 외에 적어도 하나의 장벽 금속을 더 포함할 수 도 있다. 하지만, 본 발명의 범위는 이러한 배선 라인들(150) 및 수직 플러그들(155)의 특정 물질에 제한되지는 않는다.
금속간 절연층(145, inter-metallic insulating layer)은 다층 배선 패턴(153)을 덮도록 층간 절연층(120) 상에 제공될 수 있다. 금속간 절연층(145)은 배선 라인들(150)을 이격시키는 역할을 할 수 있다. 금속간 절연층(145)은 하나의 층으로 도시되었으나, 다층의 절연층들을 포함할 수 있다. 예를 들어, 금속간 절연층(145)은 배선 라인들(150)에 따라서 다층으로 제공될 수 있다.
적어도 하나의 도전성 패드(160)는 금속간 절연층(145) 상에 제공될 수 있다. 도전성 패드(160)는 반도체 칩(100)의 입출력 단자로 이용될 수 있다. 도전성 패드(160)의 수는 예시적으로 도시되었고, 반도체 칩의 종류 및 용량에 따라서 적절하게 선택될 수 있다.
도전성 패드(160)는 다층 배선 패턴(153)의 일부를 통해서 관통 전극(140)에 연결될 수 있다. 나아가, 그 연결 관계가 도시되지는 않았지만, 도전성 패드(160)는 다층 배선 패턴(153)의 다른 부분을 통해서 집적 회로층(110) 내의 회로 소자들과 연결될 수 있다. 이에 따라, 회로 소자들의 신호가 다층 배선 패턴(153)의 일부를 통해서 도전성 패드(160)로 연결되고, 또한 다층 배선 패턴(153)의 다른 부분을 통해서 관통 전극(140)으로 연결될 수 있다.
이 실시예에서, 금속간 절연층(145)과 층간 절연층(120)은 서로 분리되어 사용될 수 있다. 층간 절연층(120)은 배선 라인들(150)의 최하부와 반도체 기판(105) 사이의 절연층을 지칭할 수 있다. 반면, 금속간 절연층(145)은 층간 절연층(120) 및 도전성 패드(160) 사이의 절연층을 지칭할 수 있다. 한편, 금속간 절연층(145) 위에는 도전성 패드(160)를 노출하는 패시베이션층(미도시)이 더 제공될 수도 있다.
이 실시예에 따른 반도체 칩(100)에 따르면, 관통 전극(140)은 도전성 패드(160) 및 다층 배선 패턴(153)을 관통하지 않고, 다층 배선 패턴(153)을 통해서 도전성 패드(160)에 연결된다. 따라서, 특히, 관통 전극(140)이 다층 배선 패턴(153)의 최하부에 직접 접촉되기 때문에, 관통 전극(140)과 도전성 패드(160)의 접촉 신뢰성을 높일 수 있다. 이에 따라, 반도체 칩(100)의 신뢰성이 높아지고, 반도체 칩(100)의 테스트 회수를 줄일 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 칩(100b)을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩(100b)은 도 1의 반도체 칩(100)에서 일부 구성을 변형한 것에 대응되고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 2를 참조하면, 스페이서 절연층(135b)은 기판(105)의 제 2 면(107) 위로 돌출된 관통 전극(140)의 측벽을 더 둘러싸도록 제공될 수 있다. 이에 따라, 관통 전극(140)의 바닥만이 스페이서 절연층(135b)으로부터 노출될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩(100c)을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩(100c)은 도 1의 반도체 칩(100)에서 일부 구성을 변형한 것에 대응되고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 3을 참조하면, 관통 전극(140c)은 배선 라인들(150)의 최하층을 더 관통하도록 제공될 수 있다. 스페이서 절연층(135c)은 배선 라인들(150)의 최하층 및 관통 전극(140c) 사이로 더 신장될 수 있다. 이 실시예의 변형된 예에 따르면, 관통 전극(140c)은 배선 라인들(150)의 최하층 외에 다층 배선 라인(153)의 일부를 더 관통하면서, 도전성 패드(160)를 관통하지는 않도록 제공될 수 있다.
따라서, 관통 전극(140c)이 도전성 패드(160)를 관통하면서 발생하는 문제가 발생하지 않는다. 또한, 관통 전극(140c)이 다층 배선 라인(153)을 통과하는 부분을 적절하게 조절함으로써, 관통 전극(140c)과 도전성 패드(160)의 접촉 신뢰성을 소정 목표 이상으로 유지할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 칩(100d)을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩(100d)은 도 1의 반도체 칩(100)에서 일부 구성을 변형한 것에 대응되고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 4를 참조하면, 관통 전극(140d)은 제 1 면(106)에서 제 2 면(107)으로 갈수록 점점 가늘어지는 형상(tapered shape)을 가질 수 있다. 이러한 구조는 관통 전극(140d) 형성을 위한 홈의 종횡비(aspect ratio)를 줄여서 관통 전극(140d)이 보다 균일하게 형성되도록 도와준다. 스페이서 절연층(135d)은 아래로 갈수록 폭이 좁아지는 통 형상을 가질 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 칩(100e)을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩(100e)은 도 1의 반도체 칩(100)에서 일부 구성을 변형한 것에 대응되고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 5를 참조하면, 관통 전극(140e)은 그 단부에 탭(142)을 포함할 수 있다. 탭(142)은 관통 전극(140e)의 폭 방향으로 부가되어, 관통 전극(140e)의 폭을 넓히 는 데 기여할 수 있다. 이에 따라, 관통 전극(140e)은 제 1 면(106)보다 제 2 면(107)에서 노출 면적을 더 크게 할 수 있다. 따라서, 반도체 칩(100e)의 축소에 따라서 관통 전극(140e)의 폭을 대체로 감소시키면서도 외부 제품과 접촉 부분의 면적을 넓힐 수 있다. 스페이서 절연층(135e)의 모양은 관통 전극(140e)에 따라서 변형될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 칩(100f)을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩(100f)은 도 1의 반도체 칩(100)에서 일부 구성을 변형한 것에 대응되고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 6을 참조하면, 관통 전극(140f)은 그 중간에 탭(142)을 포함할 수 있다. 이러한 구조는 후술하는 바와 같이 반도체 기판(105)의 제 2 면(107)을 제거하지 않고서도 관통 전극(140f)이 반도체 기판(105)을 통과하도록 할 수 있다. 스페이서 절연층(135f)의 모양은 관통 전극(140f)에 따라서 변형될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 칩(100g)을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩(100g)은 도 1의 반도체 칩(100)에서 일부 구성을 변형한 것에 대응되고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 7을 참조하면, 관통 전극(140g)은 그 상부가 오목한 형상, 즉 틈(seam)을 갖는 구조로 제공될 수도 있다. 하지만, 이 경우에도 배선 라인들(150)이 관통 전극(140g)의 모양을 따라서 형성될 수 있기 때문에, 관통 전극(140g)과 다층 배선 패턴(153) 사이의 전기적인 연결을 안정적으로 확보할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 칩(100h)을 보여주는 단면도이 다. 이 실시예에 따른 반도체 칩(100h)은 도 1의 반도체 칩(100)에서 일부 구성을 변형한 것에 대응되고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 8을 참조하면, 관통 전극(140h)은 그 상부가 볼록한 형상을 갖는 구조로 제공될 수도 있다. 하지만, 이 경우에도 배선 라인들(150)이 관통 전극(140h)의 모양을 따라서 형성될 수 있기 때문에, 관통 전극(140h)과 다층 배선 패턴(153) 사이의 전기적인 연결을 안정적으로 확보할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 칩(100i)을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩(100i)은 도 1의 반도체 칩(100)에서 일부 구성을 변형한 것에 대응되고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 9를 참조하면, 관통 전극(140)을 제 2 면(107) 상으로 신장시키는 재배선층(170)이 더 제공될 수 있다. 재배선층(170) 및 제 2 면(107) 사이에는 절연층(165)이 개재될 수 있다. 재배선층(170)은 관통 전극(140)과 외부 단자 또는 외부 제품의 연결을 용이하게 할 수 있다.
한편, 재배선층(170)과 함께 또는 재배선층(170)과 별도로, 도전성 패드(160)를 재배선시키는 재배선 라인(162)이 더 제공될 수 있다. 이에 따라서, 도전성 패드(160)의 위치에 국한되지 않고 관통 전극(140)을 형성할 수 있다. 따라서, 반도체 칩(100i) 내에서 관통 전극(140)의 형성을 위한 위치를 적절하게 할당할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 12를 참조하면, 기판(210) 상에 반도체 칩(100)이 적층될 수 있다. 기판(210)은 회로 배선을 갖는 인쇄회로기판을 포함할 수 있다. 반도체 칩(100)은 제 1 면(106)이 기판(210)과 대면되도록, 즉 도 1을 뒤집은 형태로 기판(210) 상에 배치되고, 도전성 패드(160)는 기판(210)의 회로 배선과 연결될 수 있다. 반도체 칩(100)과 기판(210) 사이에는 적절한 접착 부재 또는 플럭스(미도시)가 개재될 수도 있다.
나아가, 반도체 칩(100)은 도 2 내지 도 9의 반도체 칩들(100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i)의 어느 하나로 변경될 수도 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 13을 참조하면, 기판(210) 상에 하나 이상의 제 1 반도체 칩들(100)이 적층되고, 최상부에 제 2 반도체 칩(200)이 적층될 수 있다. 제 2 반도체 칩(200)은 제 1 반도체 칩들(100)과 달리 관통 전극을 갖지 않을 수 있다. 기판(210), 제 1 반도체 칩들(100), 및 제 2 반도체 칩(200) 사이에는 적절한 접착 부재 또는 플럭스(미도시)가 개재될 수도 있다.
제 1 반도체 칩들(100)은 제 1 면(106)이 기판(210)과 대면되도록, 즉 도 1을 뒤집은 형태로 기판(210) 상에 배치될 수 있다. 이에 따라, 하부의 제 1 반도체 칩(100)의 관통 전극(140)이 상부의 제 1 반도체 칩(100)의 도전성 패드(160)에 연결될 수 있다. 하부의 제 1 반도체 칩(100)의 도전성 패드(160)는 기판(210)의 회로 배선과 연결될 수 있다.
나아가, 반도체 칩(100)은 도 2 내지 도 9의 반도체 칩들(100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i)의 어느 하나로 변경될 수도 있다.
도 14는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 14를 참조하면, 기판(210) 상에 제 1 반도체 칩(100)이 적층되고, 제 1 반도체 칩(100) 상에 제 2 반도체 칩(300)이 적층될 수 있다. 제 1 반도체 칩(100)은 제 2 면(107)이 기판(210)과 대면되도록 배치될 수 있다. 제 2 반도체 칩(300)과 도전성 패드(160)는 본딩 와이어(240)를 통해서 연결될 수 있다. 즉, 관통 전극(140)이 도전성 패드(160)를 관통하지 않기 때문에, 관통 전극(140)의 금속 물질에 의한 오염을 줄일 수 있어서 도전성 패드(160) 상에 본딩 와이어가 접착될 수 있다. 외부 단자(220)는 기판(210)의 바닥면 상에 접착될 수 있다. 외부 단자(220)는 반도체 패키지를 외부 제품과 연결하는 데 이용될 수 있고, 예컨대 솔더 볼 또는 솔더 범프를 포함할 수 있다.
제 2 반도체 칩(300)은 제 1 반도체 칩(100)과 동종의 제품이거나 또는 이종의 제품일 수 있다. 나아가, 반도체 칩(100)은 도 2 내지 도 9의 반도체 칩들(100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i)의 어느 하나로 변경될 수도 있다.
도 15 내지 도 20은 본 발명의 일 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이다.
도 15를 참조하면, 반도체 기판(105)의 제 1 면(106) 상에 집적 회로층(110)을 형성하고, 집적 회로층(110) 상에 층간 절연층(120)을 형성할 수 있다. 집적 회로층(110)의 형성은 적절한 회로 소자, 예컨대 트랜지스터 및/또는 커패시터를 형성하는 통상적인 공정을 참조할 수 있다.
층간 절연층(120)은 적절한 절연층 증착 방법, 예컨대 화학기상증착(CVD)법을 이용하여 형성할 수 있다. 층간 절연층(120)은 집적 회로층(110)의 프로파일에 따라서 평탄하지 않게 형성될 수 있기 때문에, 증착 단계 후 평탄화될 수 있다. 평탄화는 화학적기계적연마(CMP)법 또는 에치백(etch-back)을 이용하여 수행될 수 있다. 한편, 후술하는 바와 같이 층간 절연층(120)은 도 17에서 관통 전극(140)과 같이 평탄화될 수도 있다.
도 16을 참조하면, 층간 절연층(120) 상에 레지스트 패턴(125)을 형성할 수 있다. 이어서, 이 레지스트 패턴(125)을 이용하여 층간 절연층(120) 및 반도체 기판(105)을 연속적으로 제거하여 홈(130)을 형성할 수 있다. 이에 따라, 홈(130)은 층간 절연층(120)을 통과하여 반도체 기판(105) 내부로 리세스될 수 있다.
예를 들어, 홈(130)의 형성은 레이저 드릴링 및/또는 건식 식각을 이용할 수 있다. 레이저 드릴링은 초점 설정이 가능하므로, 레지스트 패턴(125) 없이 레이저를 홈(130)이 형성될 부분에 선택적으로 조사할 수 있다. 반면, 건식 식각은 레지스트 패턴(125)을 식각 마스크로 이용할 수 있다. 이 실시예에 따르면, 홈(130)을 형성하기 위해서 다층 배선 패턴을 식각할 필요가 없다. 따라서, 홈(130)은 비교적 연속적인 프로파일을 갖도록 형성될 수 있고, 이러한 프로파일은 종래 다층 배선 패턴을 통과하는 불균일한 프로파일과 비교될 수 있다.
반도체 기판(105)의 연마를 고려하여, 이 단계에서 홈(130)은 반도체 기판(105)을 관통하지 않도록 형성될 수 있다. 하지만, 이 실시예의 변형된 예에서, 홈(130)은 반도체 기판(105)을 관통하도록 형성될 수도 있다.
홈(130)의 형상은 식각 조건 또는 드릴링 조건에 따라서 다양한 형상을 가질 수 있다. 예를 들어, 홈(130)은 비교적 균일한 통 형상을 가질 수도 있고, 나아가 도 4에 도시된 바와 같이, 위에서 아래로 갈수록 그 폭이 점점 좁아지는 형상을 가질 수도 있다.
도 17을 참조하면, 홈(130) 내에 스페이서 절연층(135)을 형성할 수 있다. 예를 들어, 스페이서 절연층(135)은 적절한 절연층, 예컨대 산화층, 질화층, 폴리머 또는 파릴렌(parylene)을 포함할 수 있고, 저온 증착법 예컨대 저온 화학기상증착(CVD), 폴리머 스프레잉(polymer spraying), 저온 물리기상증착(PVD) 방법을 이용하여 형성할 수 있다.
이어서, 스페이서 절연층(135) 상에 관통 전극(140)을 형성할 수 있다. 예를 들어, 관통 전극(155)은 적절한 도전층, 예컨대 장벽 금속 및 배선 금속을 포함할 수 있다. 장벽 금속은 Ti, Ta, TiN 및 TaN에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 배선 금속은 W, Al 및 Cu에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. Cu는 도금 방법을 이용하여 할 수 있고, 이 경우 Cu 씨드층(seed layer)을 먼저 형성한 후 Cu 도금층을 형성할 수 있다.
관통 전극(155)은 홈(130)을 채우도록 형성된 후, 평탄화될 수 있다. 예를 들어, 화학적기계적연마(CMP)법 또는 에치백(etch-back)을 이용하여 관통 전극(155)은 홈(130) 내부에만 남도록 평탄화될 수 있다. 한편, 관통 전극(155)의 평탄화와 더불어 층간 절연층(120)의 평탄화가 수행될 수도 있다.
이 실시예에 따르면, 홈(130)의 프로파일이 연속적이고 균일하기 때문에, 관통 전극(140)의 형성이 용이하다. 왜냐하면, 홈(130)의 프로파일이 나쁜 경우, 장벽 금속 및 배선 금속을 균일하게 채우기가 어렵기 때문이다. 특히, 장벽 금속은 모서리 도포성이 나쁜 물리기상증착(PVD)법을 이용하여 형성하는 경우가 많기 때문에, 불균일한 프로파일을 갖는 홈(130) 내에 균일하게 형성하기 매우 어렵다.
도 18을 참조하면, 관통 전극(140)과 연결된 다층 배선 패턴(153) 및 금속간 절연층(145)을 형성할 수 있다. 예를 들어, 다층 배선 패턴(153)은 배선 라인들(150) 및 수직 플러그들(155)의 적층 구조를 형성하는 단계를 반복하여 형성할 수 있다. 금속간 절연층(145)은 수직 플러그들(155)을 형성하기 전에 반복적으로 형성될 수 있고 따라서 다층 구조를 갖도록 형성할 수 있다.
다층 배선 패턴(153)은 물질막 증착 및 패터닝에 의해서 형성되거나 또는 다마신 공정에 의해서 형성될 수도 있다. 예를 들어, 다층 배선 패턴(153)이 Al 및/또는 W을 포함하는 경우 전자의 방법이 선호되고, Cu를 포함하는 경우 후자의 방법이 선호된다.
이어서, 금속간 절연층(145) 상에 다층 배선 패턴(153)과 연결되도록 도전성 패드(160)를 형성할 수 있다.
도 19를 참조하면, 제 2 면(107)으로부터 반도체 기판(105)의 소정 두께를 제거하여 반도체 기판(105)으로부터 스페이서 절연층(135)으로 둘러싸인 관통 전극(140)을 노출할 수 있다. 예를 들어, 반도체 기판(105)의 제 2 면(107)을 관통 전극(140)의 바닥면보다 아래로 리세스시킴으로써, 관통 전극(140)이 제 2 면(107) 위로 돌출될 수 있다.
반도체 기판(105)의 제거는 화학적기계적연마(CMP), 등방성 식각 및 이방성 식각의 하나 또는 둘 이상을 결합하여 수행할 수 있다. 예를 들어, 화학적기계적연마를 이용하여 제거될 반도체 기판(105)의 상당 부분을 제거하고, 이어서 등방성 식각, 예컨대 습식 식각으로 반도체 기판(105)을 관통 전극(140)의 바닥면 아래로 리세스시킬 수 있다.
도 20을 참조하면, 제 2 면(107) 위로 돌출된 관통 전극(140)을 둘러싸는 스페이서 절연층(135)을 제거할 수 있다. 예를 들어, 등방성 식각, 예컨대 습식 식각을 이용하여 노출된 스페이서 절연층(135)을 제거할 수 있고, 이에 따라 제 2 면(107) 상의 관통 전극(140)의 측벽 및 바닥면이 스페이서 절연층(135)으로부터 노출될 수 있다.
하지만, 이 실시예의 변형된 예에서, 도 2에 도시된 바와 같이, 스페이서 절연층(135)으로부터 관통 전극(140)의 바닥면만을 노출시킬 수도 있다. 예를 들어, 이방성 식각, 예컨대 건식 식각을 이용하여 스페이서 절연층(135)을 식각하면 관통 전극(140)의 측벽에는 스페이서 절연층(135)이 잔류할 수 있다.
도 21은 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법의 일부 단계를 보여주는 단면도이다. 도 21은 도 16의 변형예로 제공될 수 있다.
도 21을 참조하면, 홈(130a)은 반도체 기판(105) 내부로 리세스되고, 그 바닥에 언더컷(under cut) 부분(131)을 포함할 수 있다. 언더컷 부분(131)에서 홈(130a)의 직경은 다른 부분보다 클 수 있다. 이후의 단계는 도 17 내지 도 20을 참조할 수 있다. 다만, 도 5에 도시된 바와 같이, 관통 전극(140e)은 언더컷 부분(131)을 채우는 탭(142)을 포함할 수 있다.
도 22는 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법의 일부 단계를 보여주는 단면도이다. 도 22는 도 21의 변형예로 제공될 수 있다.
도 22를 참조하면, 홈(103c)은 언더컷 부분(131)을 포함하고 나아가 언더컷 부분(131) 아래로 더 신장되어 반도체 기판(105)을 관통할 수 있다. 예를 들어, 도 21에 도시된 바와 같이 언더컷 부분(131)을 갖는 제 1 홈(130a)을 형성한 후, 제 2 면(107)으로부터 레지스트 패턴(127)을 이용하여 반도체 기판(105)을 식각하여 언더컷 부분(131)에서 만나는 제 2 홈(132)을 형성할 수 있다. 이에 따라, 반도체 기판(105)을 관통하도록, 제 1 홈(130a) 및 제 2 홈(132)을 갖는 홈(130c)이 용이하게 형성될 수 있다.
언더컷 부분(131)은 제 1 홈(130a) 및 제 2 홈(132)의 정렬을 용이하게 할 수 있다. 언더컷 부분(131)은 다른 부분보다 그 폭이 크기 때문에, 제 2 홈(132)의 정렬이 제 1 홈(130a)에 비해서 약간 어긋나더라도 제 2 홈(132)이 언더컷 부분(131)과 만날 수 있게 한다. 이후의 단계는 도 17 내지 도 20을 참조할 수 있다. 다만, 도 6에 도시된 바와 같이, 관통 전극(140f)은 제 1 홈(130a), 언더컷 부분(131) 및 제 2 홈(132)을 채우도록 변형될 수 있다.
이 실시예의 경우, 관통 전극(140f)이 반도체 기판(105)의 제거 없이 바로 제 2 면(107)으로 노출되도록 형성되기 때문에 도 19 및 도 20의 단계를 생략할 수도 있다.
도 23은 본 발명의 일 실시예에 따른 카드(400)를 보여주는 개략도이다.
도 23을 참조하면, 제어기(410)와 메모리(420)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리(420)와 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 카드(400)는 메모리(420)에 데이터를 저장하거나 또는 메모리(420)로부터 데이터를 외부로 출력할 수 있다. 메모리(420)는 도 1 내지 도 9의 반도체 칩들(100, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i)의 적어도 하나 또는 도 12 내지 도 14의 반도체 패키지의 적어도 하나를 포함할 수 있다.
이러한 카드(400)는 다양한 휴대용 전자 장치, 예컨대 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드에 이용될 수 있다.
도 24는 본 발명의 일 실시예에 따른 시스템(500)을 보여주는 블록도이다.
도 24를 참조하면, 프로세서(510), 입/출력 장치(530) 및 메모리(520)는 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연 결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리(520)는 도 1 내지 도 9의 반도체 칩들(100, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i)의 적어도 하나 또는 도 12 내지 도 14의 반도체 패키지의 적어도 하나를 포함할 수 있다.
예를 들어, 이러한 시스템(500)은 다양한 휴대용 전자 장치, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 2는 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 3은 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 4는 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 5는 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 6은 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 7은 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 8은 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 9는 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 10은 본 발명에 따른 실시예들에서 집적 회로층의 일 예를 보여주는 단면도이고;
도 11은 본 발명에 따른 실시예들에서 집적 회로층의 다른 예를 보여주는 단면도이고;
도 12는 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 14는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 15 내지 도 20은 본 발명의 일 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이고;
도 21은 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법의 일부 단계를 보여주는 단면도이고;
도 22는 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법의 일부 단계를 보여주는 단면도이고;
도 23은 본 발명의 실시예에 따른 카드를 보여주는 개략도이고; 그리고
도 24는 본 발명의 실시예에 따른 시스템을 보여주는 개략도이다.

Claims (24)

  1. 제 1 면 및 제 2 면을 갖는 반도체 기판;
    상기 반도체 기판의 제 1 면 상의 집적 회로층;
    상기 집적 회로층 상의 층간 절연층;
    상기 반도체 기판 및 상기 층간 절연층을 관통하여, 상기 반도체 기판의 제 2 면으로부터 노출된 관통 전극;
    상기 관통 전극과 연결된, 상기 층간 절연층 상의 다층 배선 패턴;
    상기 다층 배선 패턴을 덮는 금속간 절연층; 및
    상기 금속간 절연층 상에 형성되고 상기 다층 배선 패턴을 통해서 상기 관통 전극과 연결된 도전성 패드를 포함하는 것을 특징으로 하는 반도체 칩.
  2. 제 1 항에 있어서, 상기 관통 전극 및 상기 반도체 기판 사이에 개재되고, 상기 관통 전극의 바닥면을 노출하는 스페이서 절연층을 더 포함하는 것을 특징으로 하는 반도체 칩.
  3. 제 2 항에 있어서, 상기 관통 전극은 상기 반도체 기판의 제 2 면으로부터 돌출되고 상기 스페이서 절연층은 상기 관통 전극의 돌출된 부분을 더 노출하는 것을 특징으로 하는 반도체 칩.
  4. 제 1 항에 있어서, 상기 관통 전극은 상기 제 1 면으로부터 상기 제 2 면으로 갈수록 점점 더 가늘어지는 형상을 갖는 것을 특징으로 하는 반도체 칩.
  5. 제 1 항에 있어서, 상기 관통 전극은 그 직경 방향의 일부분에 탭을 포함하는 것을 특징으로 하는 반도체 칩.
  6. 제 1 항에 있어서, 상기 관통 전극은 상기 다층 배선 패턴의 일부를 더 관통하는 것을 특징으로 하는 반도체 칩.
  7. 제 1 항에 있어서, 상기 금속간 절연층 상에 상기 도전성 패드와 연결된 재배선 라인을 더 포함하는 것을 특징으로 하는 반도체 칩.
  8. 제 1 항에 있어서, 상기 집적 회로층은 상기 반도체 기판의 제 1 면 상의 스토리지 전극 및 비트 라인을 포함하는 것을 특징으로 하는 반도체 칩.
  9. 기판; 및
    상기 기판 상에 제공되고, 제 1 항 내지 제 8 항의 어느 한 항에 따른 적어도 하나의 반도체 칩을 포함하고,
    상기 적어도 하나의 반도체 칩의 상기 도전성 패드가 상기 기판과 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서, 상기 적어도 하나의 반도체 칩은 상기 반도체 기판의 제 1 면이 상기 기판에 향하도록 배치된 것을 특징으로 하는 반도체 칩.
  11. 제 9 항에 있어서, 상기 적어도 하나의 반도체 칩은 상기 반도체 기판의 제 2 면이 상기 기판에 향하도록 배치되고, 상기 도전성 패드는 상기 관통 전극을 통해서 상기 기판과 전기적으로 연결된 것을 특징으로 하는 반도체 칩.
  12. 제 11 항에 있어서, 상기 적어도 하나의 반도체 칩 상의 제 2 반도체 칩을 더 포함하고, 상기 제 2 반도체 칩은 본딩 와이어를 이용하여 상기 도전성 패드에 접합된 것을 특징으로 하는 반도체 패키지.
  13. 제 1 면 및 제 2 면을 갖는 반도체 기판의 상기 제 1 면 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층을 통과하여 상기 반도체 기판 내부로 신장된 관통 전극을 형성하는 단계;
    상기 관통 전극과 연결된 다층 배선 패턴을 내부에 포함하는 금속간 절연층을 상기 층간 절연층 상에 형성하는 단계; 및
    상기 금속간 절연층 상에, 상기 다층 배선 패턴을 통해서 상기 도전층과 연결되는 도전성 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  14. 제 13 항에 있어서, 상기 관통 전극을 상기 반도체 기판의 제 2 면으로부터 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  15. 제 14 항에 있어서, 상기 관통 전극의 노출은 상기 반도체 기판을 상기 제 2 면으로부터 소정 두께만큼 제거하여 수행하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  16. 제 13 항에 있어서, 상기 관통 전극을 형성하기 전에, 상기 홈 내에 스페이서 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  17. 제 16 항에 있어서, 상기 반도체 기판을 상기 제 2 면으로부터 소정 두께만큼 제거하는 단계; 및
    상기 스페이서 절연층의 일부분을 식각하여 상기 관통 전극을 상기 스페이서 절연층으로부터 노출하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  18. 제 17 항에 있어서, 상기 스페이서 절연층의 식각은 이방성 식각을 이용하 고, 상기 이방성 식각에 의해서 상기 관통 전극의 바닥면이 노출된 것을 특징으로 하는 반도체 칩의 제조 방법.
  19. 제 17 항에 있어서, 상기 스페이서 절연층의 식각은 등방성 식각을 이용하고, 상기 등방성 식각에 의해서 상기 관통 전극의 바닥면 및 측벽의 일부가 노출된 것을 특징으로 하는 반도체 칩의 제조 방법.
  20. 제 13 항에 있어서, 상기 층간 절연층을 관통하여 상기 반도체 기판 내부로 리세스 된 홈을 형성하는 단계를 더 포함하고,
    상기 관통 전극은 상기 홈 내부에 도전층을 증착하여 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  21. 제 20 항에 있어서, 상기 홈은 언더컷 부분을 포함하도록 형성하고, 상기 관통 전극은 상기 언더컷 부분을 채우는 탭을 포함하도록 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  22. 제 21 항에 있어서, 상기 언더컷 부분은 상기 홈의 바닥에 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  23. 제 21 항에 있어서, 상기 도전층을 형성하기 전에, 상기 반도체 기판의 제 2 면으로부터 상기 언더컷 부분에 연결되는 제 2 홈을 형성하는 단계를 더 포함하고,
    상기 도전층은 상기 홈 및 상기 제 2 홈 내부에 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  24. 제 20 항에 있어서, 상기 홈은 상기 제 1 면으로부터 상기 제 2 면으로 갈수록 점점 가늘어지는 형상을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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