KR20120025081A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 장치는 기판 및 관통 전극을 포함한다. 상기 기판은 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖고, 상기 제1 면에 회로 패턴들이 형성된다. 상기 관통 전극은 상기 회로 패턴과 전기적으로 연결되며 상기 기판을 관통한다. 상기 관통 전극은 상기 제1 면으로부터 상기 기판의 두께 방향으로 연장하는 제1 플러그 및 상기 제2 면으로부터 상기 기판의 두께 방향으로 연장하며 상기 제1 플러그와 접속하는 제2 플러그를 포함한다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 관통 전극을 갖는 반도체 장치 및 이를 제조하는 방법에 관한 것이다.
최근 반도체 패키지는 전자기기의 집약적인 발달과 소형화에 따라 고집적화, 소형화, 고기능화의 추세에 따라 다양한 기술이 시도되고 있다. 특히, 실장 면적을 최소화하기 위하여 웨이퍼 레벨(level)에서 둘 이상의 단위 반도체 패키지를 적층하여 제조하는 적층 패키지(stack package)가 개발되고 있다.
상기 웨이퍼 레벨 적층 패키지에 있어서, 적층된 반도체 칩들은 상기 반도체 칩을 관통하는 관통 전극 또는 플러그를 포함할 수 있다. 상기 관통 전극은 금속 범프와 같은 접속 부재에 접합되어 상기 반도체 칩들을 서로 전기적으로 연결시킬 수 있다. 상기 관통 전극은 통상적으로 TSV(through silicon via)라 불리기도 한다. 상기 관통 전극의 재료에는 저저항을 갖는 구리(Cu)가 많이 이용되고 있다.
종래에는, 기판에 상기 관통 전극을 형성한 후에 상기 기판의 후면을 연마하여 상기 관통 전극을 상기 기판의 후면으로부터 노출시키고 있다. 이와 같은 공정에 의해, 구리와 같은 상기 관통 전극의 금속이 상기 기판 내부로 확산되어 상기 반도체 칩의 전기적 특성을 저하시키고, 제조비용의 상승을 초래한다. 또한, 상기 관통 전극의 금속과 기판 사이의 열팽창 계수의 차이로 인한 열적 스트레스가 발생하고, 원하는 깊이의 관통 전극을 형성하는 데 제약이 따르는 문제점이 있다.
본 발명의 일 목적은 높은 종횡비의 관통 전극을 가지며 신뢰성 있는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상술한 반도체 장치를 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 반도체 장치를 제조하는 방법을 제공하는 데 있다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 본 발명의 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 반도체 장치는 기판 및 관통 전극을 포함한다. 상기 기판은 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖고, 상기 제1 면에 회로 패턴들이 형성된다. 상기 관통 전극은 상기 회로 패턴과 전기적으로 연결되며 상기 기판을 관통한다. 상기 관통 전극은 상기 제1 면으로부터 상기 기판의 두께 방향으로 연장하는 제1 플러그 및 상기 제2 면으로부터 상기 기판의 두께 방향으로 연장하며 상기 제1 플러그와 접속하는 제2 플러그를 포함한다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 기판의 제1 면 상에 형성되며 상기 회로 패턴들과 전기적으로 연결되는 배선들을 갖는 상부 배선층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배선들 중 적어도 하나의 배선은 상기 제1 플러그의 상부면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 플러그는 상기 상부 배선층을 관통할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 플러그는 제1 직경을 갖고, 상기 제2 플러그는 상기 제1 직경보다 더 큰 제2 직경을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 플러그의 직경은 상기 제2 면으로부터 상기 기판의 두께 방향으로 점차적으로 감소할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 플러그는 상부에 리세스를 가질 수 있다.
상기 본 발명의 다른 목적을 달성하기 위해 본 발명의 다른 실시예들에 따른 반도체 패키지는 제1 반도체 칩, 범프 및 제2 반도체 칩을 포함한다. 상기 제1 반도체 칩은, 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판, 및 상기 기판을 관통하며 상기 제1 면으로부터 상기 기판의 두께 방향으로 연장하는 제1 플러그와 상기 제2 면으로부터 상기 기판의 두께 방향으로 연장하며 상기 제1 플러그와 접속하는 제2 플러그를 포함하는 관통 전극을 포함한다. 상기 범프는 상기 제2 플러그 상에 형성된다. 상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 적층되며, 상기 범프를 매개로 하여 상기 제1 반도체 칩과 전기적으로 연결된다.
예시적인 실시예들에 있어서, 상기 제1 플러그는 제1 직경을 갖고, 상기 제2 플러그는 상기 제1 직경보다 더 큰 제2 직경을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 플러그는 상부에 리세스를 갖고, 상기 범프는 상기 제2 플러그의 리세스 내에 배치될 수 있다.
상기 본 발명의 또 다른 목적을 달성하기 위해 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 제1 면 및 상기 제1 면에 반대하는 제2 면을 가지며, 상기 제1 면에 회로 패턴들이 형성된 기판을 마련한다. 상기 제1 면으로부터 상기 기판의 두께 방향으로 연장하는 제1 플러그를 형성한다. 상기 제1 플러그를 형성하는 단계 이후 또는 이전에, 상기 기판의 제1 면 상에 상기 회로 패턴들과 상기 제1 플러그를 전기적으로 연결시키는 배선들을 갖는 상부 배선층을 형성한다. 상기 제2 면으로부터 상기 기판의 두께 방향으로 연장하며 상기 제1 플러그와 접속하는 제2 플러그를 형성한다.
예시적인 실시예들에 있어서, 상기 제1 플러그를 형성하는 단계 이후에 상기 상부 배선층을 형성하는 단계는, 상기 제1 플러그 상에 상기 제1 플러그의 상부면과 접촉하는 적어도 하나의 배선을 갖는 상기 배선들을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 플러그를 형성하는 단계 이전에 상기 상부 배선층을 형성하는 단계는, 상기 기판의 상기 제1 면 상에 상기 회로 패턴들과 전기적으로 연결되는 상기 배선들을 갖는 상기 상부 배선층을 형성하는 단계를 포함하고, 상기 제1 플러그는 상기 상부 배선층을 관통할 수 있다.
예시적인 실시예들에 있어서, 상기 방법은 상기 제1 플러그를 형성하는 단계 이후에, 상기 기판의 상기 제2 면을 연마하여 상기 기판의 두께를 조절하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 플러그를 형성하는 단계는, 상기 제2 면으로부터 상기 기판의 두께 방향으로 연장하며 상기 제1 플러그의 하부면을 노출시키는 개구부를 형성하는 단계, 및 상기 개구부 내에 상기 제1 플러그와 접속하는 도전 패턴을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 상기 개구부를 완전히 채울 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 상기 개구부의 프로파일을 따라 형성되어 상기 개구부의 일부를 채울 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 상부에 리세스를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 개구부의 직경은 상기 제2 면으로부터 상기 기판의 두께 방향으로 점차적으로 감소할 수 있다.
예시적인 실시예들에 있어서, 상기 개구부는 상기 제1 플러그의 하부 측벽을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 제1 플러그는 제1 직경을 갖고, 상기 제2 플러그는 상기 제1 직경보다 더 큰 제2 직경을 가질 수 있다.
이와 같이 구성된 발명에 따른 반도체 장치의 제조 방법에 있어서, 기판의 제1 면으로부터 상기 기판의 두께 방향으로 연장하는 제1 플러그를 형성하는 단계 이후 또는 이전에, 후공정(BEOL) 공정을 수행하여 상기 기판의 제1 면 상에 상기 회로 패턴들과 상기 제1 플러그를 전기적으로 연결시키는 배선들을 갖는 상부 배선층을 형성한다. 이어서, 상기 제2 면으로부터 상기 기판의 두께 방향으로 연장하며 상기 제1 플러그와 접속하는 제2 플러그를 형성한다.
따라서, 최종 관통 전극은 후공정(BEOL)과 같은 제조 공정에 의한 열적 스트레스에 의한 영향을 회피할 수 있고, 동시에 원하는 깊이의 관통 전극을 형성할 수 있다. 더욱이, 상기 관통 전극 형성을 위한 제조비용을 감소시킬 수 있으며, 제조 공정 중에서 구리와 같은 상기 관통 전극의 도전 물질에 의한 오염을 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 2는 도 1의 반도체 장치를 포함하는 반도체 패키지를 나타내는 단면도이다.
도 3은 도 2의 A 부분을 나타내는 확대 단면도이다.
도 4 내지 도 12는 도 1의 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 14는 도 13의 반도체 장치를 포함하는 반도체 패키지의 일부를 나타내는 단면도이다.
도 15 내지 도 22는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면들이다.
도 23 내지 도 27은 또 다른 실시예들에 따른 다양한 플러그들의 형태를 나타내는 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 기판(10) 및 기판(10)을 관통하며 서로 접속된 제1 및 제2 플러그들(30, 60)을 갖는 관통 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 반도체 장치(100)는 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판(10)을 포함할 수 있다. 기판(10)의 상기 제1 면 상에는 회로 패턴(12)들이 구비될 수 있다. 기판(10)은 반도체 물질로 이루어진 기판일 수 있다. 예를 들면, 기판(10)은 단결정 실리콘 기판일 수 있다. 회로 패턴(12)들은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 따라서, 반도체 장치(100)는 내부에 다수개의 회로 소자들을 형성된 반도체 칩일 수 있다.
상기 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 상기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.
기판(10) 상에는 회로 패턴(12)들을 덮는 층간 절연막(14)이 구비될 수 있다. 회로 패턴(12)들은 폴리실리콘 또는 금속으로 이루어지는 하부 배선(16)들에 의해 전기적으로 연결될 수 있다.
층간 절연막(14) 및 기판(10)에는, 제1 개구부(20)와 제1 개구부(20)와 연결된 제2 개구부(50)가 구비될 수 있다. 제1 개구부(20)는 층간 절연막(14)을 관통할 수 있다. 제1 개구부(20)는 기판(10)의 제1 면으로부터 기판(10)의 두께 방향으로 연장할 수 있다. 제2 개구부(50)는 기판(10)의 제2 면으로부터 기판(10)의 두께 방향으로 연장하여 제1 개구부(20)와 연결될 수 있다.
제1 개구부(20)의 내벽 상에는 제1 절연막 패턴(22)이 구비되고, 제2 개구부(50)의 내벽 상에는 제2 절연막 패턴(52)이 구비될 수 있다. 제1 및 제2 개구부들(20, 50)의 측벽들 상에 위치하는 제1 및 제2 절연막 패턴들(22, 52)은 기판(10)과 상기 개구부들 내의 도전 물질 사이를 절연시키는 역할을 할 수 있다.
제1 절연막 패턴(22) 상에는 제1 개구부(20)를 채우는 제1 플러그(30)가 구비되고, 제2 절연막 패턴(52) 상에는 제2 개구부(50)를 채우는 제2 플러그(60)가 구비될 수 있다.
제1 및 제2 플러그들(30, 60)은 구리(Cu), 알루미늄(Al), 금(Au), 인듐(In), 니켈(Ni) 등으로 이루어질 수 있으며, 이들은 단독으로 형성되는 것이 바람직하지만 2 이상을 포함할 수 있다. 본 실시예에서, 상기 플러그는 구리를 포함할 수 있다. 따라서, 제1 및 제2 개구부들(20, 50) 내에는 상기 제1 및 제2 플러그들을 갖는 실리콘 관통 비아가 구비될 수 있다.
도면에 도시되지는 않았지만, 제1 및 제2 절연막 패턴들(22, 52) 상에는 장벽막 패턴들이 각각 구비될 수 있다. 상기 장벽막 패턴은 탄탈륨(Ta), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 니켈(Ni), 텅스텐(W) 등의 금속 혹은 금속 질화물을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 2 이상을 적층하여 사용할 수 있다.
제1 플러그(30)는 제1 높이(H1) 및 제1 직경(D1)을 가질 수 있다. 제2 플러그(60)는 제2 높이(H2) 및 제2 직경(D2)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 제2 플러그(60)의 제2 직경(D2)은 제1 플러그(40)의 제1 직경(D1)보다 클 수 있다. 또한, 제1 및 제2 플러그들(30, 60)의 높이들은 상기 기판의 두께, 상기 개구부들의 원하는 종횡비(AR(aspect ratio), 상기 플러그들의 열팽창 계수, 공정 온도 등을 고려하여 선택될 수 있다. 예를 들면, 상기 플러그의 높이는 10 내지 100㎛일 수 있고, 상기 직경은 1 내지 15㎛일 수 있다.
본 실시예에 있어서, 기판(10)의 층간 절연막(14) 상에 상부 배선층(40)이 구비될 수 있다. 상부 배선층(40)은 회로 패턴(12)들과 전기적으로 연결되는 배선들(42)을 포함할 수 있다. 배선들(42) 중 적어도 하나의 배선은 제1 플러그(30)의 상부면과 접촉할 수 있다. 또한, 배선들(42) 중 최상부 배선(44)은 외부와의 전기적 접속을 위하여 구비될 수 있다.
상부 배선층(40)은 금속간 절연막(inter metal dielectric layer)에 형성된 다수개의 배선들을 포함할 수 있다. 상기 금속간 절연막은 저유전율을 갖는 물질을 포함할 수 있다. 상기 금속간 절연막의 예로서는, 실리콘 산화물, 탄소 도핑된 실리콘 산화물 등을 들 수 있다.
도면에 도시되지는 않았지만, 층간 절연막(14)과 상부 배선층(40) 사이에는 버퍼막 패턴이 개재될 수 있다. 상기 버퍼막 패턴은 상기 제1 플러그의 도전 물질이 상기 기판 내로 확산되는 것을 방지하는 역할을 할 수 있다. 상기 버퍼막 패턴은 실리콘 질화물, 실리콘 탄소 질화물 등을 포함할 수 있다.
도 2는 도 1의 반도체 장치를 포함하는 반도체 패키지를 나타내는 단면도이고, 도 3은 도 2의 A 부분을 나타내는 확대 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지는 실장 기판(300), 실장 기판(300) 상에 적층되는 제1 및 제2 반도체 칩들(200, 100), 및 실장 기판(300)과 제1 및 제2 반도체 칩들(200, 100)을 접속시키는 제1 및 제2 범프들(400, 410)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 실장 기판(300)은 서로 마주보는 상부면과 하부면을 갖는 기판(310)을 포함할 수 있다. 예를 들면, 기판(310)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
기판(310)의 상부면 상에는 접속 패드들(320)이 형성되고, 기판(310)의 하부면 상에는 외부 접속 패드들(330)이 형성될 수 있다. 접속 패드(320)는 절연막 패턴(도시되지 않음)에 의해 노출되고, 외부 접속 패드(330)는 절연막 패턴(332)에 의해 노출될 수 있다.
제1 반도체 칩(200)은 실장 기판(300) 상에 실장될 수 있다. 제1 반도체 칩(200)은 다수개의 제1 범프들(410)을 매개로 실장 기판(300) 상에 실장되고 실장 기판(300)에 전기적으로 연결될 수 있다. 제2 반도체 칩(100)은 다수개의 제2 범프들(400)을 매개로 제1 반도체 칩(200) 상에 적층되고, 제1 반도체 칩(200)에 전기적으로 연결될 수 있다.
제1 반도체 칩(200)은 제1 반도체 칩(200)을 관통하는 제1 관통 전극을 포함하고, 제2 반도체 칩(100)은 제2 반도체 칩(100)을 관통하는 제2 관통 전극을 포함할 수 있다.
상기 제1 및 제2 관통 전극들은 도 1을 참조로 설명한 관통 전극과 실질적으로 동일하거나 유사할 수 있다. 도 3에 도시된 바와 같이, 제2 반도체 칩(100)의 상기 제2 관통 전극은 제1 및 제2 플러그들(30, 60)을 포함할 수 있다. 제2 반도체 칩(100)의 제2 플러그(60)는 제2 범프(400)에 의해 제1 반도체 칩(200)의 접속 패드(244)에 연결될 수 있다. 예를 들면, 상기 제2 범프는 주석(Sn), 주석/은(Sn/Ag), 주석/구리(Sn/Cu), 주석/인듐(SnIn)과 같은 솔더를 포함할 수 있다.
밀봉 부재(350)는 실장 기판(300) 상에 형성되어 상기 제1 및 제2 반도체 칩들을 외부로부터 보호할 수 있다. 실장 기판(300)의 외부 접속 패드(332) 상에는 솔더 볼(340)이 배치되고, 상기 반도체 패키지는 솔더 볼들(340)들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명하기로 한다.
도 4 내지 도 12는 도 1의 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 4를 참조하면, 회로 패턴(12)이 형성된 기판(10)을 마련한다. 기판(10)은 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는다. 예를 들면, 기판(10)은 단결정 실리콘 기판일 수 있다.
기판(10)의 상기 제1 면 상에 회로 패턴(12)들을 형성한다. 회로 패턴(12)들은 트랜지스터, 다이오드 등을 포함할 수 있다. 기판(10)의 제1 면 상에 회로 패턴(12)들을 덮는 층간 절연막(14)을 형성한다. 층간 절연막(14) 상에 식각 저지막(도시되지 않음)이 형성될 수 있다.
따라서, 전공정(FEOL(front-end-of-line))이라 불리는 웨이퍼 공정을 수행하여 기판(10) 상에 회로 패턴(12)들을 형성한다. 후술하는 바와 같이, 본 실시예에서는, 기판(10) 상에 회로 패턴들(12)을 형성한 후, 후공정(BEOL(back-end-of-line))이라 불리는 배선 공정을 수행하기 전에 기판(10)의 상기 제1 면으로부터 기판(10) 내부로 연장하는 제1 플러그를 형성할 수 있다.
도 5를 참조하면, 기판(10)의 상기 제1 면으로부터 기판(10)의 두께 방향으로 연장하는 제1 개구부(20)를 형성한다.
기판(10) 상의 층간 절연막(14) 상에 포토레지스트 막(도시되지 않음)을 형성한 후, 상기 포토레지스트 막을 패터닝하여 포토레지스트 패턴을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 식각 저지막, 층간 절연막(14) 및 기판(10)의 일부를 식각하여 제1 개구부(20)를 형성한다. 예를 들면, 제1 개구부(20)는 건식 식각 공정에 의해 형성될 수 있다. 이어서, 상기 포토레지스트 패턴을 기판(10)으로부터 제거한다.
도 6을 참조하면, 제1 개구부(20)를 채우는 제1 플러그(30)를 형성한다.
제1 개구부(20)의 측벽, 저면 및 층간 절연막(14)의 상부면의 프로파일을 따라 제1 절연막을 형성한다. 상기 제1 절연막은 기판(10)과 제1 개구부(20) 내의 도전 물질을 절연시키는 역할을 한다. 상기 제1 절연막은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 이용하여 형성할 수 있다. 예를 들면, 상기 제1 절연막은 플라즈마 산화 공정을 통해 형성하거나 화학기상 증착 공정을 통해 형성할 수 있으며, 스텝 커버리지 특성이 우수한 TEOS막 오존 TEOS 막 등을 이용하여 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연막 상에 장벽막(도시되지 않음)을 형성할 수 있다. 상기 장벽막은 탄탈륨(Ta), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 니켈(Ni), 텅스텐(W) 등의 금속 혹은 금속 질화물을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 2 이상을 적층하여 사용할 수 있다.
상기 장벽막 상에 시드막(도시되지 않음)을 형성할 수 있다. 상기 시드막은 후속의 도전막을 형성하기 위한 도금 공정에서 전극으로 사용될 수 있다.
상기 시드막 상에 제1 개구부(20)를 채우는 도전막을 형성할 수 있다. 상기 도전막은 저저항의 금속 물질을 이용하여 형성될 수 있다. 예를 들면, 상기 도전막은 전해 도금법, 무전해 도금법, 전자 융합법(Electrografting) 등에 의해 형성될 수 있다. 상기 도전막은 구리(Cu), 알루미늄(Al), 금(Au), 인듐(In), 니켈(Ni) 등을 포함할 수 있다. 이들은 단독으로 형성되거나 2 이상을 포함할 수 있다.
이어서, 상기 도전막, 상기 장벽막 및 상기 제1 절연막을 화학기계적 연막 공정을 통해 연마하여 제1 플러그(30) 및 제1 절연막 패턴(22)을 형성할 수 있다. 또한, 제1 플러그(30)는 제1 도전 패턴 및 제1 장벽막 패턴을 포함할 수 있다.
도 7을 참조하면, 기판(10)의 상기 제1 면 상에 상부 배선층(40)을 형성한다. 상부 배선층(40)은 기판(10) 상의 회로 패턴(12)과 제1 플러그(30)를 전기적으로 연결하는 배선들(42)을 포함한다.
구체적으로, 층간 절연막(14) 상에 금속간 절연막(IMD(inter metal dielectric), 40)을 형성한다. 금속간 절연막(40)에는 하부 배선(16)과 제1 플러그(30)의 상부면들과 각각 접촉하는 배선들(42)이 형성된다.
도 8을 참조하면, 기판(10)의 상기 제2 면을 연마하여 기판(10)의 두께를 조절한다. 예를 들면, 기판(10)의 상기 제2 면을 그라인딩 공정을 통해 제거할 수 있다.
기판(10)의 제거되는 두께는 이후에 형성될 제2 플러그의 두께, 즉, 관통 전극의 두께, 적층 패키지의 두께 등을 고려하여 선택될 수 있다.
도 9를 참조하면, 기판(10)의 상기 제2 면으로부터 기판(10)의 두께 방향으로 연장하며 제1 플러그(30)의 하부를 노출시키기 위한 제2 개구부(50)를 형성한다.
기판(10)의 상기 제2 면 상에 포토레지스트 막(도시되지 않음)을 형성한 후, 상기 포토레지스트 막을 패터닝하여 포토레지스트 패턴(48)을 형성한다. 포토레지스트 패턴(48)을 식각 마스크로 사용하여 기판(10)의 일부를 식각하여 제1 개구부(20)와 연결되는 제2 개구부(50)를 형성한다.
예를 들면, 제2 개구부(50)는 건식 식각 공정 또는 습식 식각 공정에 의해 형성될 수 있다. 이어서, 포토레지스트 패턴(48)을 기판(10)으로부터 제거한다.
본 발명의 일 실시예에 있어서, 제2 개구부(50)의 직경은 제1 개구부(20)의 직경보다 더 클 수 있다. 제2 개구부(50)의 깊이는 제1 개구부(20)의 깊이와 실질적으로 동일할 수 있다. 이와 다르게, 제2 개구부(50)의 깊이는 제1 개구부(20)의 깊이보다 작거나 더 클 수 있다.
상기 제1 및 제2 개구부들의 높이들은 상기 기판의 두께, 상기 개구부의 원하는 종횡비, 상기 개구부 내에 형성되는 도전 물질의 열팽창 계수, 공정 온도 등을 고려하여 선택될 수 있다.
도 10을 참조하면, 제2 개구부(50)의 측벽, 저면 및 기판(10)의 상기 제2 면의 프로파일을 따라 제2 절연막(52)을 형성한다. 제2 절연막(52)은 기판(10)과 제2 개구부(50) 내의 도전 물질을 절연시키는 역할을 한다. 제2 절연막(52)은 실리콘 산화물 또는 폴리머를 이용하여 형성할 수 있다. 예를 들면, 상기 제2 절연막은 화학기상 증착 공정 또는 스핀 코팅 공정을 통해 형성할 수 있으며, 스텝 커버리지 특성이 우수한 절연 물질을 이용하여 형성할 수 있다.
도 11을 참조하면, 제2 개구부(50)의 저면 및 측벽 일부 상의 상기 제2 절연막을 부분적으로 제거하여 제1 플러그(30)의 하부를 노출시킨다. 예를 들면, 상기 제2 절연막의 일부는 에치백 공정에 의해 제거될 수 있다. 이에 따라, 제2 개구부(50)내의 상기 제2 절연막 일부가 제거되어 제1 플러그(30)의 하부면이 노출될 수 있다.
도 12를 참조하면, 제2 개구부(50)를 채우는 제2 플러그(60)를 형성한다.
본 발명의 일 실시예에 있어서, 제2 절연막(52) 상에 장벽막(도시되지 않음)을 형성할 수 있다. 상기 장벽막은 탄탈륨(Ta), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 니켈(Ni), 텅스텐(W) 등의 금속 혹은 금속 질화물을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 2 이상을 적층하여 사용할 수 있다.
상기 장벽막 상에 시드막(도시되지 않음)을 형성할 수 있다. 상기 시드막은 후속의 도전막을 형성하기 위한 도금 공정에서 전극으로 사용될 수 있다.
상기 시드막 상에 제2 개구부(50)를 채우는 도전막을 형성할 수 있다. 상기 도전막은 저저항의 금속 물질을 이용하여 형성될 수 있다. 예를 들면, 상기 도전막은 전해 도금법, 무전해 도금법, 전자 융합법(Electrografting) 등에 의해 형성될 수 있다. 상기 도전막은 구리(Cu), 알루미늄(Al), 금(Au), 인듐(In), 니켈(Ni) 등을 포함할 수 있다. 이들은 단독으로 형성되거나 2 이상을 포함할 수 있다.
이어서, 상기 도전막 및 상기 장벽막을 패터닝하여 제2 개구부(50) 내에 제1 플러그(30)와 접속하는 제2 플러그(60)를 형성할 수 있다. 또한, 제2 플러그(60)는 제2 도전 패턴 및 제2 장벽막 패턴을 포함할 수 있다.
예를 들면, 제1 플러그(30)는 제1 높이(H1) 및 제1 직경(D1)을 가질 수 있다. 제2 플러그(60)는 제2 높이(H2) 및 제2 직경(D2)을 가질 수 있다. 제2 플러그(60)의 제2 직경(D2)은 제1 플러그(30)의 제1 직경(D1)보다 더 클 수 있다.
이에 따라, 기판(10)을 관통하며 제1 플러그(30)와 제2 플러그(60)를 갖는 관통 전극을 포함하는 도 1의 반도체 칩을 형성할 수 있다.
도 2 및 도 3에 도시된 바와 같이, 도 1의 제2 플러그(60) 상에 범프(400)를 매개로 하여 제1 반도체 칩(200) 상에 제2 반도체 칩, 도 1의 반도체 칩(100)을 적층시킨다. 범프(400)는 제2 반도체 칩(100)의 제2 플러그(60) 상에 형성되고 제1 반도체 칩(200)의 접속 패드(244)에 부착된다.
구체적으로, 범프(400)를 리플로우 공정에 의해 제1 반도체 칩(200)의 접속 패드(244)에 부착시켜 제2 반도체 칩(100)을 제1 반도체 칩(200) 상에 적층시킨다. 이와 유사하게, 제1 반도체 칩(200)을 제2 범프(410)를 매개로 하여 실장 기판(300)의 접속 패드(320)에 부착시켜 제1 반도체 칩(200)을 실장 기판(300 상에 실장시킨다.
이어서, 실장 기판(300)의 상부면 상에 밀봉 부재(350)를 형성하여 제1 및 제2 반도체 칩들(200, 100)을 외부로부터 보호한다. 실장 기판(300)의 하부면 상의 다수개의 외부 접속 패드들(330) 상에 솔더 볼들(340)을 배치시킨 후, 솔더 볼들(340)을 매개로 하여 도 2의 반도체 패키지를 모듈 기판(도시되지 않음)에 실장시켜 메모리 모듈(도시되지 않음)을 완성한다.
본 실시예에 있어서, 전공정(FEOL)에 의해 형성된 기판(10)에 기판(10)의 상기 제1 면으로부터 연장하는 제1 플러그(30)를 형성한 후, 후공정(BEOL)을 수행하여 기판(10)의 상기 제1 면 상에 상부 배선층(40)을 형성할 수 있다. 이어서, 기판(10)에 기판(10)의 상기 제2 면으로부터 연장하며 제1 플러그(30)와 접속하는 제2 플러그(60)를 형성할 수 있다. 따라서, 원하는 길이의 관통 전극을 갖는 반도체 칩을 형성할 수 있다.
본 실시예에 있어서, 기 형성된 제1 플러그(30)는 상기 최종 관통 전극보다 작은 길이를 가지므로, 제1 플러그(30)에 대하여 후공정(BEOL)의 높은 온도(예를 들면, 400℃)에 의한 열적 스트레스에 의한 영향을 감소시킬 수 있다. 또한, 제1 플러그(30)에 접속하는 제2 플러그(60)를 형성하기 위하여 기판(10)의 상기 제2 면으로부터 연장하는 제2 개구부(50)는 공정 온도의 제약을 받지 않고 높은 종횡비를 갖도록 형성할 수 있다. 따라서, 상기 최종 관통 전극은 열적 스트레스에 의한 영향을 회피하면서 동시에 원하는 깊이의 관통 전극을 형성할 수 있다.
더욱이, 본 실시예에 따른 관통 전극에 제조 방법에 있어서, 기판(10)에 형성된 플러그의 하부를 노출하기 위하여 기판(10)의 상기 제2 면에 수행되는 화학기계적 연마 공정 및 식각 공정 등과 같은 공정들을 수행할 필요가 없다. 따라서, 상기 관통 전극 형성을 위한 제조비용을 감소시킬 수 있으며, 제조 공정 중에서 구리와 같은 상기 관통 전극의 도전 물질에 의한 오염을 방지할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 단면도이다. 본 실시예에 따른 반도체 장치는 관통 전극의 형상을 제외하고는 도 1의 반도체 장치(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 13을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(101)는 기판(10) 및 기판(10)을 관통하며 서로 접속된 제1 및 제2 플러그들(30, 60)을 갖는 관통 전극을 포함할 수 있다.
기판(10)의 제1 면 상에는 회로 패턴(12)들이 구비될 수 있다. 기판(10) 상에는 회로 패턴(12)들을 덮는 층간 절연막(14)이 구비될 수 있다. 회로 패턴(12)은 하부 배선들(16)에 의해 전기적으로 연결될 수 있다.
기판(10)의 층간 절연막(14) 상에는 상부 배선층(40)이 구비될 수 있다. 상부 배선층(40)은 회로 패턴(12)들과 전기적으로 연결되는 상부 배선들(42)을 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상부 배선층(40), 층간 절연막(14) 및 기판(10)에는, 제1 개구부(21)와 제1 개구부(21)와 연결된 제2 개구부(50)가 구비될 수 있다. 제1 개구부(21)는 상부 배선층(40) 및 층간 절연막(14)을 관통할 수 있다. 제1 개구부(21)는 기판(10)의 상기 제1 면으로부터 기판(10)의 두께 방향으로 연장할 수 있다. 제2 개구부(50)는 기판(10)의 제2 면으로부터 기판(10)의 두께 방향으로 연장하여 제1 개구부(21)와 연결될 수 있다.
제1 개구부(21)의 내벽 상에는 제1 절연막 패턴(23)이 구비되고, 제2 개구부(50)의 내벽 상에는 제2 절연막 패턴(52)이 구비될 수 있다. 제1 절연막 패턴(23) 상에는 제1 개구부(21)를 채우는 제1 플러그(31)가 구비되고, 제2 절연막 패턴(52) 상에는 제2 개구부(50)를 채우는 제2 플러그(60)가 구비될 수 있다.
따라서, 제1 플러그(31)는 상부 배선층(40) 및 층간 절연막(14)을 관통하며, 기판(10)의 상기 제1 면으로부터 기판(10)의 두께 방향으로 연장할 수 있다. 제2 플러그(60)는 기판(10)의 상기 제2 면으로부터 기판(10)의 두께 방향으로 연장하며 제1 플러그(31)와 접속될 수 있다.
제1 플러그(30)는 제1 높이(H1) 및 제1 직경(D1)을 가질 수 있다. 제2 플러그(60)는 제2 높이(H2) 및 제2 직경(D2)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 제2 플러그(60)의 제2 직경(D2)은 제1 플러그(40)의 제1 직경(D1)보다 클 수 있다. 또한, 제1 및 제2 플러그들(30, 60)의 높이들은 상기 기판의 두께, 상기 개구부들의 원하는 종횡비, 상기 플러그들의 열팽창 계수, 공정 온도 등을 고려하여 선택될 수 있다.
본 실시예에 있어서, 기판(10)의 층간 절연막(14) 상에 상부 배선층(40)이 구비될 수 있다. 상부 배선층(40)은 회로 패턴(12)들과 전기적으로 연결되는 배선들(42)을 포함할 수 있다. 배선들(42) 중 적어도 하나의 배선은 제1 플러그(31)와 전기적으로 연결될 수 있다. 예를 들면, 도면에 도시되지는 않았지만, 제1 플러그(31)는 재배선 패드를 통해 배선들(42) 중 최상부 배선(44)과 전기적으로 연결될 수 있다.
도 14는 도 13의 반도체 장치를 포함하는 반도체 패키지의 일부를 나타내는 단면도이다.
도 14를 참조하면, 도 13의 반도체 장치(101)의 제1 관통 전극은 범프(400)를 매개로 하여 다른 반도체 장치(200)의 제2 관통 전극(230)과 전기적으로 연결될 수 있다. 도 13의 반도체 장치(101)의 제2 플러그(60)는 범프(400)에 다른 반도체 장치(200)의 제2 관통 전극(230)에 연결될 수 있다.
이하에서는, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명하기로 한다.
도 15 내지 도 22는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면들이다.
먼저, 도 4에 도시된 공정들을 수행하여, 기판(10)의 제1 면 상에 회로 패턴(12)들을 형성하고 회로 패턴(12)들을 덮는 층간 절연막(14)을 형성한다. 따라서, 전공정(FEOL)을 수행하여 기판(10)의 상기 제1 면 상에 회로 패턴(12)들을 형성한다.
도 15를 참조하면, 기판(10)의 상기 제1 면 상에 상부 배선층(40)을 형성한다. 상부 배선층(40)은 기판(10) 상의 회로 패턴(12)과 전기적으로 연결된 상부 배선들(42)을 포함한다.
구체적으로, 층간 절연막(14) 상에 금속간 절연막(IMD(inter metal dielectric), 40)을 형성한다. 금속간 절연막(40)에는 하부 배선(16)의 상부면과 접촉하여 전기적으로 연결되는 배선들(42)이 형성된다. 따라서, 후공정(BEOL)을 수행하여 기판(10) 상에 상부 배선층(40)을 형성한다.
후술하는 바와 같이, 본 실시예에서는, 후공정(BEOL)을 수행한 후에 기판(10)을 관통하는 제1 및 제2 플러그들을 형성할 수 있다.
도 16을 참조하면, 기판(10)의 상기 제1 면으로부터 기판(10)의 두께 방향으로 연장하는 제1 개구부(21)를 형성한다.
기판(10) 상의 상부 배선층(40) 상에 포토레지스트 막(도시되지 않음)을 형성한 후, 상기 포토레지스트 막을 패터닝하여 포토레지스트 패턴을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상부 배선층(40), 층간 절연막(14) 및 기판(10)의 일부를 식각하여 제1 개구부(21)를 형성한다. 예를 들면, 제1 개구부(21)는 건식 식각 공정에 의해 형성될 수 있다. 이어서, 상기 포토레지스트 패턴을 기판(10)으로부터 제거한다.
도 17을 참조하면, 제1 개구부(21)를 채우는 제1 플러그(31)를 형성한다.
제1 개구부(21)의 측벽, 저면 및 상부 배선층(40)의 상부면의 프로파일을 따라 제1 절연막을 형성한다. 상기 제1 절연막은 기판(10)과 제1 개구부(21) 내의 도전 물질을 절연시키는 역할을 한다.
본 발명의 다른 실시예에 있어서, 상기 제1 절연막 상에 장벽막(도시되지 않음) 및 시드막(도시되지 않음)을 형성할 수 있다. 상기 시드막은 후속의 도전막을 형성하기 위한 도금 공정에서 전극으로 사용될 수 있다.
상기 시드막 상에 제1 개구부(21)를 채우는 도전막을 형성할 수 있다. 상기 도전막은 저저항의 금속 물질을 이용하여 형성될 수 있다. 예를 들면, 상기 도전막은 전해 도금법, 무전해 도금법, 전자 융합법(Electrografting) 등에 의해 형성될 수 있다.
이어서, 상기 도전막, 상기 장벽막 및 상기 제1 절연막을 패터닝하여 제1 플러그(31) 및 제1 절연막 패턴(23)을 형성할 수 있다. 또한, 제1 플러그(31)는 제1 도전 패턴 및 제1 장벽막 패턴을 포함할 수 있다.
본 실시예에 있어서, 제1 플러그(31)는 배선들(42) 중 적어도 하나의 배선과 전기적으로 연결될 수 있다. 예를 들면, 도면에 도시되지는 않았지만, 제1 플러그(31)는 재배선 패드를 통해 배선들(42) 중 최상부 배선(44)과 전기적으로 연결될 수 있다. 이와 다르게, 제1 플러그(31)는 최상부 배선(44)을 관통하도록 형성될 수 있다.
도 18을 참조하면, 기판(10)의 상기 제2 면을 연마하여 기판(10)의 두께를 조절한다. 예를 들면, 기판(10)의 상기 제2 면을 그라인딩 공정을 통해 제거할 수 있다.
기판(10)의 제거되는 두께는 이후에 형성될 제2 플러그의 두께, 즉, 관통 전극의 두께, 적층 패키지의 두께 등을 고려하여 선택될 수 있다.
도 19를 참조하면, 기판(10)의 상기 제2 면으로부터 기판(10)의 두께 방향으로 연장하며 제1 플러그(31)의 하부를 노출시키기 위한 제2 개구부(50)를 형성한다.
기판(10)의 상기 제2 면 상에 포토레지스트 막(도시되지 않음)을 형성한 후, 상기 포토레지스트 막을 패터닝하여 포토레지스트 패턴(48)을 형성한다. 포토레지스트 패턴(48)을 식각 마스크로 사용하여 기판(10)의 일부를 식각하여 제1 개구부(20)와 연결되는 제2 개구부(50)를 형성한다.
예를 들면, 제2 개구부(50)는 건식 식각 공정 또는 습식 식각 공정에 의해 형성될 수 있다. 이어서, 포토레지스트 패턴(48)을 기판(10)으로부터 제거한다.
본 발명의 다른 실시예에 있어서, 제2 개구부(50)의 직경은 제1 개구부(21)의 직경보다 더 클 수 있다. 이와 다르게, 제2 개구부(50)의 직경은 제1 개구부(21)의 직경과 동일하거나 더 작을 수 있다. 제2 개구부(50)의 깊이는 제1 개구부(20)의 깊이와 실질적으로 동일할 수 있다. 이와 다르게, 제2 개구부(50)의 깊이는 제1 개구부(20)의 깊이보다 작거나 더 클 수 있다.
상기 제1 및 제2 개구부들의 높이들은 상기 기판의 두께, 상기 개구부의 원하는 종횡비, 상기 개구부 내에 형성되는 도전 물질의 열팽창 계수, 공정 온도 등을 고려하여 선택될 수 있다.
도 20을 참조하면, 제2 개구부(50)의 측벽, 저면 및 기판(10)의 상기 제2 면의 프로파일을 따라 제2 절연막(52)을 형성한다. 상기 제2 절연막은 기판(10)과 제2 개구부(50) 내의 도전 물질을 절연시키는 역할을 한다.
도 21을 참조하면, 제2 개구부(50)의 저면 및 측벽 일부 상의 상기 제2 절연막을 부분적으로 제거하여 제1 플러그(31)의 하부를 노출시킨다. 예를 들면, 상기 제2 절연막의 일부는 에치백 공정에 의해 제거될 수 있다. 이에 따라, 제2 개구부(50)내의 상기 제2 절연막 일부가 제거되어 제1 플러그(31)의 하부면이 노출될 수 있다.
도 22를 참조하면, 제2 개구부(50)를 채우는 제2 플러그(60)를 형성한다.
예를 들면, 제2 절연막(52) 상에 장벽막(도시되지 않음)을 형성할 수 있다. 상기 장벽막은 탄탈륨(Ta), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 니켈(Ni), 텅스텐(W) 등의 금속 혹은 금속 질화물을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 2 이상을 적층하여 사용할 수 있다.
상기 장벽막 상에 시드막(도시되지 않음)을 형성할 수 있다. 상기 시드막은 후속의 도전막을 형성하기 위한 도금 공정에서 전극으로 사용될 수 있다.
상기 시드막 상에 제2 개구부(50)를 채우는 도전막을 형성할 수 있다. 상기 도전막은 저저항의 금속 물질을 이용하여 형성될 수 있다. 예를 들면, 상기 도전막은 전해 도금법, 무전해 도금법, 전자 융합법(Electrografting) 등에 의해 형성될 수 있다. 상기 도전막은 구리(Cu), 알루미늄(Al), 금(Au), 인듐(In), 니켈(Ni) 등을 포함할 수 있다. 이들은 단독으로 형성되거나 2 이상을 포함할 수 있다.
이어서, 상기 도전막 및 상기 장벽막을 패터닝하여 제2 개구부(50) 내에 제1 플러그(30)와 접속하는 제2 플러그(60)를 형성할 수 있다. 또한, 제2 플러그(60)는 제2 도전 패턴 및 제2 장벽막 패턴을 포함할 수 있다.
예를 들면, 제1 플러그(31)는 제1 높이(H1) 및 제1 직경(D1)을 가질 수 있다. 제2 플러그(60)는 제2 높이(H2) 및 제2 직경(D2)을 가질 수 있다. 제2 플러그(60)의 제2 직경(D2)은 제1 플러그(31)의 제1 직경(D1)보다 더 클 수 있다.
이에 따라, 기판(10)을 관통하며 제1 플러그(31)와 제2 플러그(60)를 갖는 관통 전극을 포함하는 도 13의 반도체 칩을 형성할 수 있다.
도 14에 도시된 바와 같이, 도 13의 제2 플러그(60) 상에 범프(400)를 매개로 하여 다른 반도체 칩(200) 상에 도 13의 반도체 칩(101)을 적층시킨다. 구체적으로, 범프(400)를 리플로우 공정에 의해 다른 반도체 칩(200)의 관통 전극(230)에 부착시켜 도 13의 반도체 칩(101)을 다른 반도체 칩(200) 상에 적층시킨다.
본 실시예에 있어서, 후공정(BEOL)을 수행하여 기판(10)의 상기 제1 면 상에 상부 배선층(40)을 형성한 후에, 기판(10)에 기판(10)의 상기 제1 면으로부터 연장하는 제1 플러그(31) 및 기판(10)에 기판(10)의 상기 제2 면으로부터 연장하며 제1 플러그(31)와 접속하는 제2 플러그(60)를 형성할 수 있다. 따라서, 후공정(BEOL)에 의한 열적 스트레스를 회피하면서 동시에 원하는 깊이의 관통 전극을 형성할 수 있다. 더욱이, 상기 관통 전극 형성을 위한 제조비용을 감소시킬 수 있으며, 구리와 같은 상기 관통 전극의 도전 물질에 의한 오염을 방지할 수 있다.
도 23 내지 도 29는 또 다른 실시예들에 따른 다양한 플러그들의 형태를 나타내는 단면도들이다.
도 23을 참조하면, 제2 플러그(60)는 제1 플러그(30)의 제1 직경(D1)보다 더 큰 제2 직경(D2)을 가질 수 있다. 제2 개구부(50)는 제1 플러그(30)의 하부 측벽을 노출시키도록 형성될 수 있다. 제2 플러그(60)는 제2 개구부(50)를 완전히 채우는 도전 패턴일 수 있다. 따라서, 제2 플러그(60)는 제1 플러그(30)의 측벽 하부를 둘러싸도록 형성될 수 있다.
도 24를 참조하면, 제2 개구부(50)의 직경은 기판(10)의 제2 면으로부터 기판(10)의 두께 방향으로 점차적으로 감소하도록 형성될 수 있다. 제2 플러그(60)는 제2 개구부(50)를 완전히 채우는 도전 패턴일 수 있다. 이에 따라, 제2 플러그(60)는 사다리꼴 형상의 단면 구조를 가질 수 있다.
도 25를 참조하면, 제2 플러그(60)는 제2 개구부(50)의 프로파일을 따라 형성되어 제2 개구부(50)의 일부를 채우는 도전 패턴일 수 있다. 제2 플러그(60)는 상부에 리세스를 가질 수 있다. 제2 플러그(60)의 상기 리세스 내에는 범프(400)가 배치되고, 제2 플러그(60)는 범프(400)에 의해 다른 외부 접속 단자 또는 플러그와 접속될 수 있다.
도 26을 참조하면, 제2 플러그(60)는 상부에 리세스를 갖는 도전 패턴일 수 있다. 상기 리세스의 직경은 상부로 갈수록 점차적으로 커지도록 형성될 수 있다. 제2 플러그(60)의 상기 리세스 내에는 범프(400)가 배치되고, 제2 플러그(60)는 범프(400)에 의해 다른 외부 접속 단자 또는 플러그와 접속될 수 있다.
도 27을 참조하면, 제2 개구부(50)의 직경은 기판(10)의 제2 면으로부터 기판(10)의 두께 방향으로 점차적으로 감소하도록 형성될 수 있다. 제2 플러그(60)는 제2 개구부(50)의 프로파일을 따라 형성되어 제2 개구부(50)의 일부를 채우는 도전 패턴일 수 있다. 제2 플러그(60)는 상부에 리세스를 가질 수 있다. 제2 플러그(60)의 상기 리세스 내에는 범프(400)가 배치되고, 제2 플러그(60)는 범프(400)에 의해 다른 외부 접속 단자 또는 플러그와 접속될 수 있다.
도 28을 참조하면, 제2 플러그(60)는 제1 플러그(30)의 제1 직경(D1)보다 더 작은 제2 직경(D2)을 가질 수 있다. 제2 개구부(50)는 제1 플러그(30)의 하부면 일부를 노출시키도록 형성될 수 있다. 제2 플러그(60)는 제2 개구부(50)를 완전히 채우는 도전 패턴일 수 있다.
도 29를 참조하면, 제2 개구부(50)의 직경은 제1 개구부(20)의 직경보다 더 작을 수 있다. 따라서, 제2 개구부(50)는 제1 플러그(30)의 하부면 일부를 노출시키도록 형성될 수 있다. 제2 플러그(60)는 제2 개구부(50)의 프로파일을 따라 형성되더 제2 개구부(50)의 일부를 채우는 도전 패턴일 수 있다. 제2 플러그(60)는 상부에 리세스를 가질 수 있다. 제2 플러그(60)의 상기 리세스 내에는 범프(400)가 배치되고, 제2 플러그(60)는 범프(400)에 의해 다른 외부 접속 단자 또는 플러그와 접속될 수 있다.
또한, 도면에 도시되지는 않았지만, 제2 개구부(50)의 직경은 기판(10)의 제2 면으로부터 기판(10)의 두께 방향으로 점차적으로 감소하도록 형성될 수 있다. 이 경우에 있어서, 상기 제2 플러그는 제2 개구부(50)의 전부를 채울 수 있다. 이와 다르게, 상기 제2 플러그는 제2 개구부(50)의 프로파일을 따라 형성되어 제2 개구부(50)의 일부를 채우며 상부에 리세스를 갖는 도전 패턴일 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 기판의 제1 면으로부터 상기 기판의 두께 방향으로 연장하는 제1 플러그를 형성하는 단계 이후 또는 이전에, 후공정(BEOL) 공정을 수행하여 상기 기판의 제1 면 상에 상기 회로 패턴들과 상기 제1 플러그를 전기적으로 연결시키는 배선들을 갖는 상부 배선층을 형성한다. 이어서, 상기 제2 면으로부터 상기 기판의 두께 방향으로 연장하며 상기 제1 플러그와 접속하는 제2 플러그를 형성한다.
따라서, 최종 관통 전극은 후공정(BEOL)과 같은 제조 공정에 의한 열적 스트레스에 의한 영향을 회피할 수 있고, 동시에 원하는 깊이의 관통 전극을 형성할 수 있다. 더욱이, 상기 관통 전극 형성을 위한 제조비용을 감소시킬 수 있으며, 제조 공정 중에서 구리와 같은 상기 관통 전극의 도전 물질에 의한 오염을 방지할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 기판 12 : 회로 패턴
14 : 층간 절연막 16 : 하부 배선
20, 21 : 제1 개구부 22, 23 : 제1 절연막 패턴
30, 31 : 제1 플러그 40 : 상부 배선층
42 : 상부 배선 50 : 제2 개구부
52 : 제2 절연막 패턴 60 : 제2 플러그
64 : 나노-와이어 70 : 제2 범프
100, 101 : 반도체 장치 200 : 제1 반도체 칩
300 : 실장 기판 320 : 접속 패드
330 : 외부 접속 패드 340 : 솔더 볼
350 : 밀봉 부재 400 : 제1 범프
410 : 제2 범프

Claims (10)

  1. 제1 면 및 상기 제1 면에 반대하는 제2 면을 가지며, 상기 제1 면에 회로 패턴들이 형성된 기판을 마련하는 단계;
    상기 제1 면으로부터 상기 기판의 두께 방향으로 연장하는 제1 플러그를 형성하는 단계;
    상기 제1 플러그를 형성하는 단계 이후 또는 이전에, 상기 기판의 제1 면 상에 상기 회로 패턴들과 상기 제1 플러그를 전기적으로 연결시키는 배선들을 갖는 상부 배선층을 형성하는 단계; 및
    상기 제2 면으로부터 상기 기판의 두께 방향으로 연장하며 상기 제1 플러그와 접속하는 제2 플러그를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 제1 플러그를 형성하는 단계 이후에 상기 상부 배선층을 형성하는 단계는,
    상기 제1 플러그 상에 상기 제1 플러그의 상부면과 접촉하는 적어도 하나의 배선을 갖는 상기 배선들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서, 상기 제1 플러그를 형성하는 단계 이전에 상기 상부 배선층을 형성하는 단계는,
    상기 기판의 상기 제1 면 상에 상기 회로 패턴들과 전기적으로 연결되는 상기 배선들을 갖는 상기 상부 배선층을 형성하는 단계를 포함하고, 상기 제1 플러그는 상기 상부 배선층을 관통하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서, 상기 제1 플러그를 형성하는 단계 이후에, 상기 기판의 상기 제2 면을 연마하여 상기 기판의 두께를 조절하는 단계를 더 포함하는 것을 특징으로 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서, 상기 제2 플러그를 형성하는 단계는
    상기 제2 면으로부터 상기 기판의 두께 방향으로 연장하며 상기 제1 플러그의 하부면을 노출시키는 개구부를 형성하는 단계; 및
    상기 개구부 내에 상기 제1 플러그와 접속하는 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서, 상기 도전 패턴은 상기 개구부를 완전히 채우는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 5 항에 있어서, 상기 도전 패턴은 상기 개구부의 프로파일을 따라 형성되어 상기 개구부의 일부를 채우는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 5 항에 있어서, 상기 도전 패턴은 상부에 리세스를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 5 항에 있어서, 상기 개구부의 직경은 상기 제2 면으로부터 상기 기판의 두께 방향으로 점차적으로 감소하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 5 항에 있어서, 상기 개구부는 상기 제1 플러그의 하부 측벽을 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140041970A (ko) * 2012-09-25 2014-04-07 삼성전자주식회사 후면 본딩 구조체를 갖는 반도체 소자
KR20150115329A (ko) * 2014-04-03 2015-10-14 삼성전자주식회사 반도체 소자 및 반도체 패키지
US9449906B2 (en) 2012-10-15 2016-09-20 Micron Technology, Inc. Devices, systems, and methods related to forming through-substrate vias with sacrificial plugs

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5574639B2 (ja) * 2009-08-21 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
US20130015504A1 (en) * 2011-07-11 2013-01-17 Chien-Li Kuo Tsv structure and method for forming the same
US20130119543A1 (en) * 2011-11-16 2013-05-16 Globalfoundries Singapore Pte. Ltd. Through silicon via for stacked wafer connections
US20130249047A1 (en) * 2012-03-26 2013-09-26 Nanya Technology Corporation Through silicon via structure and method for fabricating the same
JP5955706B2 (ja) * 2012-08-29 2016-07-20 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US9123789B2 (en) 2013-01-23 2015-09-01 United Microelectronics Corp. Chip with through silicon via electrode and method of forming the same
KR102031908B1 (ko) 2013-02-06 2019-10-14 삼성전자주식회사 관통 전극을 갖는 반도체 소자 및 그 형성 방법
US20150187701A1 (en) 2013-03-12 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof
US9076715B2 (en) 2013-03-12 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for connecting dies and methods of forming the same
US9764153B2 (en) 2013-03-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US9147642B2 (en) * 2013-10-31 2015-09-29 Nanya Technology Corporation Integrated circuit device
US10056353B2 (en) 2013-12-19 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9412719B2 (en) 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9425150B2 (en) 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
US9543257B2 (en) * 2014-05-29 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9455158B2 (en) 2014-05-30 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
CN105336672A (zh) * 2014-07-24 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI571983B (zh) * 2014-11-25 2017-02-21 矽品精密工業股份有限公司 電子封裝件及其製法
JP6502751B2 (ja) * 2015-05-29 2019-04-17 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
US9455187B1 (en) 2015-06-18 2016-09-27 International Business Machines Corporation Backside device contact
US9620488B2 (en) * 2015-08-19 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure and bonded structure
JP6173531B2 (ja) * 2016-06-15 2017-08-02 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US10229877B2 (en) * 2016-06-22 2019-03-12 Nanya Technology Corporation Semiconductor chip and multi-chip package using thereof
JP6615701B2 (ja) * 2016-06-24 2019-12-04 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US10504873B1 (en) * 2018-06-25 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. 3DIC structure with protective structure and method of fabricating the same and package
US20200006272A1 (en) * 2018-06-29 2020-01-02 Andreas Augustin Through-silicon via pillars for connecting dice and methods of assembling same
KR20200133630A (ko) 2019-05-20 2020-11-30 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN110211931A (zh) * 2019-06-14 2019-09-06 上海先方半导体有限公司 一种三维封装结构及其制造方法
CN110400809A (zh) * 2019-07-24 2019-11-01 深圳市华星光电半导体显示技术有限公司 TFT驱动背板及Micro-LED显示器
CN110491831B (zh) * 2019-07-26 2022-06-14 福建省福联集成电路有限公司 一种制作通孔的方法及制得的器件
KR102673730B1 (ko) * 2019-11-07 2024-06-10 삼성전자주식회사 반도체 소자 및 이를 구비한 반도체 패키지
US11282769B2 (en) 2020-06-11 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Oversized via as through-substrate-via (TSV) stop layer
CN115172325B (zh) * 2021-04-01 2023-06-20 长鑫存储技术有限公司 半导体结构及其形成方法、堆叠结构
CN115621192A (zh) * 2021-07-13 2023-01-17 长鑫存储技术有限公司 一种半导体结构及其形成方法
CN114068405B (zh) * 2022-01-07 2022-05-06 长鑫存储技术有限公司 半导体器件的形成方法及半导体器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102200A (ja) * 1991-10-03 1993-04-23 Mitsubishi Electric Corp 半導体装置
KR20040098539A (ko) * 2003-05-13 2004-11-20 로무 가부시키가이샤 반도체 칩의 제조 방법, 반도체 장치의 제조 방법, 반도체칩 및 반도체 장치
KR20090128105A (ko) * 2008-06-10 2009-12-15 삼성전자주식회사 반도체 칩, 반도체 패키지 및 반도체 칩의 제조 방법
US20100133696A1 (en) * 2008-12-02 2010-06-03 Ming-Fa Chen Isolation Structure for Protecting Dielectric Layers from Degradation

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7534722B2 (en) 2005-06-14 2009-05-19 John Trezza Back-to-front via process
KR100599088B1 (ko) 2005-06-20 2006-07-12 삼성전자주식회사 반도체 소자 패키지용 캡 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102200A (ja) * 1991-10-03 1993-04-23 Mitsubishi Electric Corp 半導体装置
KR20040098539A (ko) * 2003-05-13 2004-11-20 로무 가부시키가이샤 반도체 칩의 제조 방법, 반도체 장치의 제조 방법, 반도체칩 및 반도체 장치
KR20090128105A (ko) * 2008-06-10 2009-12-15 삼성전자주식회사 반도체 칩, 반도체 패키지 및 반도체 칩의 제조 방법
US20100133696A1 (en) * 2008-12-02 2010-06-03 Ming-Fa Chen Isolation Structure for Protecting Dielectric Layers from Degradation

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140041970A (ko) * 2012-09-25 2014-04-07 삼성전자주식회사 후면 본딩 구조체를 갖는 반도체 소자
US9449906B2 (en) 2012-10-15 2016-09-20 Micron Technology, Inc. Devices, systems, and methods related to forming through-substrate vias with sacrificial plugs
KR20150115329A (ko) * 2014-04-03 2015-10-14 삼성전자주식회사 반도체 소자 및 반도체 패키지

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