以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Aから成る」、「Aよりなる」、「Aを有する」、「Aを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Si(Silicon)単結晶ウエハを主とするが、それのみではなく、SOI(Silicon On Insulator)ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、実施の形態を図面に基づいて詳細に説明する。
(本発明者らによって検討されたTSV技術)
本実施の形態によるTSV技術を採用した半導体装置がより明確となると思われるため、本発明者らが比較検討を行った半導体装置における課題について説明する。
まず、本発明者らが検討を行ったビア・ミドル方式による貫通電極の製造工程の一例をを図23を用いて簡単に説明する。図23は、貫通電極の製造工程を説明する半導体装置の要部断面図である。
例えば単結晶シリコン(Si)から成る半導体基板(ウエハと称する平面略円形状の半導体の薄板)SWを用意する。図示は省略するが、半導体基板SWの主面(表面、第1主面)S1に複数の半導体素子を形成する。そして、これら複数の半導体素子を覆うように、半導体基板SWの主面S1上に層間絶縁膜ILDを形成する。
次に、レジストパターンをマスクとしたドライエッチングにより、貫通電極を形成する領域(複数の半導体素子が形成されていない領域)に、層間絶縁膜ILD及び半導体基板SWを順次加工してビア(貫通穴、接続孔、開口部)VIを形成する。その後、ビアVIの内部に、酸化シリコン(SiO2)から成る絶縁膜I1及びタンタル(Ta)等から成るバリアメタル膜BMを介して、銅(Cu)めっき膜を埋め込み、銅(Cu)膜から成る貫通電極TEを形成する。
次に、第1層目の配線M1、及び第1層目の配線M1と同一層であり、貫通電極TEに接続する接続パッドMCを形成する。その後、第2層目の配線M2及びさらに上層の配線を形成した後、最上層の配線に接続して銅(Cu)バンプCBを形成し、銅(Cu)バンプCBに接続して外部端子SBを形成する。
次に、半導体基板SWの主面S1と反対側である裏面(第2主面)S2を研削、研磨またはエッチバックする。これにより、半導体基板SWの厚さを薄くし、さらに半導体基板SWの裏面S2から、絶縁膜I1及びバリアメタル膜BMに覆われた貫通電極TEの底部を突出させる。続いて、半導体基板SWの裏面S2から突出した、絶縁膜I1及びバリアメタル膜BMに覆われた貫通電極TEの底部を覆うように、半導体基板SWの裏面S2上に絶縁膜I2を形成する。
次に、CMP(Chemical Mechanical Polishing)法により、貫通電極TEの底部を覆う絶縁膜I2、絶縁膜I1及びバリアメタル膜BMを研磨して、貫通電極TEの下面を露出させる。
<課題1>
半導体基板SWに、その主面S1から主面S1と反対側の裏面S2へ貫通する貫通電極TEを形成すると、貫通電極TEを構成する銅(Cu)と半導体基板SWを構成するシリコン(Si)との熱膨張係数の違いにより、貫通電極TE周辺の半導体基板SWに歪が生じる。そのため、半導体素子が配置できる領域が制限される。例えば口径が5μmのビアVIを半導体基板SWに形成した場合、そのビアVIの外周から1μm程度の範囲が半導体素子の配置が制限される領域(キープ・アウト・ゾーン)となる。この半導体素子の配置が制限される領域(キープ・アウト・ゾーン)は、ビアVIの口径が大きくなる従い、すなわち、ビアVIの内部に埋め込まれる銅(Cu)の体積が増加するに従い広くなる。
また、貫通電極TEの直上には、貫通電極TEと接続する接続パッドMCが配置されることから、複数の信号配線を配置することができない。そのため、配線レイアウトに制約が生じる。
半導体素子の配置が制限される領域(キープ・アウト・ゾーン)を狭める、または複数の信号配線を配置できる領域を広げるためには、ビアVIの口径を小さくして、貫通電極TEの体積を小さくすればよい。しかし、ビアVIの深さが同じである場合、口径の小さいビアVIは口径の大きいビアVIと比べて、半導体基板SWに形成するビアVIのアスペクト比(ビアの深さ/ビアの口径)が高くなる。そのため、ビアVIの口径を小さくすると、ビアVIの内部に銅(Cu)めっき膜が埋設され難いという問題が生じる。
<課題2>
半導体基板SWの裏面S2を加工して、半導体基板SWの厚さを薄くする際、貫通電極TEの下面を覆う絶縁膜I1の一部が除去されて、貫通電極TEの下面が露出することが懸念された。貫通電極TEの下面が露出すると、貫通電極TEを構成する銅(Cu)が半導体基板SWの裏面S2から半導体基板SW内へ拡散する。その結果、銅(Cu)汚染によって半導体基板SWの主面S1に形成されている半導体素子の動作特性が変動してしまう。
<課題3>
また、本発明者らはビアラスト・ビアバック方式(半導体基板の主面側に半導体素子及び多層配線を形成した後に、半導体基板の裏面側から半導体基板にビアを形成し、ビアの内部に貫通電極を埋設する方式)による貫通電極の製造工程についても検討した。
しかし、半導体基板に上記ビアを形成する際に、半導体基板の主面側に形成されている多層配線がエッチングされてしまう危険性がある。
以上、説明したように、TSV技術を採用した半導体装置では、貫通電極が配置されたことで制約を受ける半導体素子の形成領域及び配線の配置領域を最小にする必要がある。また、貫通電極の製造工程において発生する銅(Cu)汚染等の問題を回避する必要がある。
なお、前述の特許文献1のように、単に小径プラグと大径プラグとから貫通電極を構成しただけでは、特に、貫通電極周辺のシリコン(Si)基板に生じる歪に起因したキープ・アウト・ゾーンの問題を回避することは難しいことが、本発明者らの検討により明らかとなった。
(実施の形態1)
≪半導体装置≫
本実施の形態1によるTSVを備える半導体装置を図1及び図2を用いて説明する。図1は半導体装置の要部断面図、図2は半導体装置の要部裏面図である。
半導体装置(半導体チップ)には、電界効果トランジスタ、抵抗素子及び容量素子等の種々の半導体素子が形成された領域(以下、素子形成領域(第2領域)と言う)と、複数の貫通電極が形成された領域(以下、TSV形成領域(第1領域)と言う)とが互いに異なる領域に設けられている。図1には、素子形成領域に形成された種々の半導体素子のうち、電界効果トランジスタを代表するnチャネル型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)を例示する。また、以下の説明においては、nチャネル型のMISFETをnMISFETと略す。
まず、素子形成領域に形成されたnMISFETの構成について図1を用いて説明する。
図1に示すように、素子形成領域の半導体基板SWの主面(表面、第1主面)S1には、分離溝の内部に絶縁膜が埋め込まれた分離部IRが形成されており、その分離部IRによってnMISFETが形成される活性領域が規定されている。半導体基板SWの厚さは、例えば50μm程度である。半導体基板SWの主面S1にはp型ウェルPWが形成されており、そのp型ウェルPWが形成された領域にnMISFETが形成されている。半導体基板SWの主面S1上にはnMISFETのゲート絶縁膜GIを介してゲート電極GEが形成されている。ゲート絶縁膜GIは、例えば熱酸化法により形成された酸化シリコン(SiO2)から成り、ゲート電極GEは、例えばCVD(Chemical Vapor Deposition)法により形成された多結晶シリコン(Si)から成る。
nMISFETのゲート電極GEの側面にはサイドウォールSLが形成されている。このサイドウォールSLは、例えば酸化シリコン(SiO2)または窒化シリコン(Si3N4)から成る。また、nMISFETのゲート電極GEの両側のp型ウェルPWにはチャネル領域を挟んでソース・ドレインとして機能するn型半導体領域SDが形成されている。
さらに、nMISFETはストッパ絶縁膜SIF及び層間絶縁膜ILD1によって覆われている。ストッパ絶縁膜SIFは、例えば窒化シリコン(Si3N4)から成る。また、層間絶縁膜ILD1は、例えば酸化シリコン(SiO2)から成り、その表面は平坦化されている。ストッパ絶縁膜SIF及び層間絶縁膜ILD1にはゲート電極GEに達する接続孔(図示は省略)及びn型半導体領域SDに達する接続孔CNが形成されている。接続孔CNは柱状であり、その径は、第1層目の配線M1の線幅と同じか、またはそれよりも小さく設定され、例えば0.06μm程度である。接続孔CNの内部には、バリアメタル膜BPを介して金属から成る接続電極(プラグ)CEが形成されている。
接続電極CE上には、例えば銅(Cu)膜を主導体とする第1層目の配線M1が、接続電極CEに接続してシングルダマシン(Single Damascene)法により形成されている。すなわち、第1層目の配線M1は、接続電極CE及び層間絶縁膜ILD1上に堆積された層間絶縁膜ILD2に配線形成用の溝TRaを形成し、その内部に銅(Cu)膜を埋め込むことによって形成されている。配線形成用の溝TRaの内壁と銅(Cu)膜との間にはバリアメタル膜が形成されている。第1層目の配線M1の線幅は、例えば0.1μm程度である。
さらに、第1層目の配線M1上には、例えば銅(Cu)膜を主導体とする第2層目の配線M2が、接続部材を介して第1層目の配線M1に接続してデュアルダマシン(Dual Damascene)法により形成されている。すなわち、第2層目の配線M2は、第1層目の配線M1及び層間絶縁膜ILD2上に堆積された層間絶縁膜ILD3に配線形成用の溝TAを形成し、さらに、配線形成用の溝TAと第1層目の配線M1とを繋ぐ部分に接続孔TBを形成し、これらの内部に銅(Cu)膜を埋め込むことによって形成されている。接続孔TBの内部には第2層目の配線M2と一体に形成される接続部材が形成されている。配線形成用の溝TA及び接続孔TBのそれぞれの内壁と銅(Cu)膜との間にはバリアメタル膜が形成されている。なお、第2層目の配線M2は、第1層目の配線M1と同様に、シングルダマシン法により形成してもよい。
さらに、第2層目の配線M2上には、上層の配線が形成され、最上層の配線(実施の形態1では第6層目の配線M6)を覆うように絶縁膜IL及び封止樹脂RSが形成されている。これら絶縁膜IL及び封止樹脂RSには、第6層目の配線M6に達する開口部VOが形成されており、この開口部VOの内部に、第6層目の配線M6に接続して銅(Cu)バンプCBが形成され、さらに銅(Cu)バンプCBに接続して半球状の外部端子(はんだボール)SBが形成されている。
なお、実施の形態1では、6層の配線(配線M1〜配線M6)を例示したが、これに限定されるものではない。5層以下の配線または7層以上の配線であってもよく、最上層の配線に接続して上記銅(Cu)バンプCB及び外部端子SBが形成される。
次に、TSV形成領域に形成されたTSVの構成について図1及び図2を用いて説明する。
図1に示すように、TSV形成領域の半導体基板SW、ストッパ絶縁膜SIF及び層間絶縁膜ILD1には、これらを厚さ方向に貫通するビア(貫通穴、接続孔、開口部)が形成されている。
このビアは、小径ビア(貫通穴、接続孔、開口部;第1ビア)VI1と、小径ビアVI1の口径(径、内径)よりも大きい口径を有する大径ビア(貫通穴、接続孔、開口部;第2ビア)VI2とから構成され、半導体基板SWの主面S1側に小径ビアVI1が配置され、半導体基板SWの裏面(第2主面)S2側に大径ビアVI2が配置されている。すなわち、小径ビアVI1は、層間絶縁膜ILD1及びストッパ絶縁膜SIFのそれぞれの上面から下面へ貫通し、さらに半導体基板SWの主面S1から所定の深さに形成されており、大径ビアVI2は半導体基板SWの裏面S2から所定の深さに形成されている。
小径ビアVI1の口径(第1口径)は、例えば2μm程度、その深さは、例えば10μm程度である。大径ビアVI2の口径(第2口径)は、例えば10μm程度、その深さは、例えば43μm程度である。
また、小径ビアVI1の側面には、例えば酸化シリコン(SiO2)から成る第1絶縁膜IF1が形成されている。さらに、小径ビアVI1の内部には、バリアメタル膜BM1を介して銅(Cu)めっき膜から成る小径貫通電極(第1貫通電極)TE1が形成されている。第1絶縁膜IF1は、小径貫通電極TE1からの金属汚染を防止する保護膜として機能し、小径貫通電極TE1と半導体基板SWとを絶縁分離する機能も果たす。第1絶縁膜IF1の厚さは、例えば0.1μm程度である。バリアメタル膜BM1は、例えばタンタル(Ta)膜であり、その厚さは、例えば10nm程度である。
また、大径ビアVI2の側面には、例えば酸化シリコン(SiO2)から成る第2絶縁膜IF2が形成されている。さらに、大径ビアVI2の内部には、バリアメタル膜BM2を介して銅(Cu)めっき膜から成る大径貫通電極(第2貫通電極)TE2が形成されている。第2絶縁膜IF2は、大径貫通電極TE2からの金属汚染を防止する保護膜として機能し、大径貫通電極TE2と半導体基板SWとを絶縁分離する機能も果たす。第2絶縁膜IF2の厚さは、例えば0.2μm程度である。バリアメタル膜BM2は、例えばタンタル(Ta)膜であり、その厚さは、例えば25nm程度である。
小径貫通電極TE1の下面(半導体基板SWの裏面S2側の面)は、大径ビアVI2の底面よりも、半導体基板SWの裏面S2側に位置している。すなわち、小径貫通電極TE1の一部が大径ビアVI2内に突き出ている。
バリアメタル膜BM1,BM2としてタンタル(Ta)膜を例示したが、これに限定されるものではなく、例えばチタン(Ti)膜、コバルト(Co)膜、ルテニウム(Ru)膜、窒化チタン(TiN)膜または窒化タンタル(TaN)膜等を用いることもできる。
貫通電極は小径貫通電極TE1と大径貫通電極TE2とから構成され、小径貫通電極TE1の下面(半導体基板SWの裏面S2側の面)と大径貫通電極TE2の上面(半導体基板SWの主面S1側の面)とは、バリアメタル膜BM1,BM2を介して電気的に接続されている。
しかし、半導体基板SWの主面S1と平行する面における小径貫通電極TE1の平面面積及び径(第1径)はそれぞれ、半導体基板SWの主面S1と平行する面における大径貫通電極TE2の平面面積及び径(第2径)よりも小さい。そして、平面視において小径貫通電極TE1は大径貫通電極TE2の内側に配置されており、平面視において小径貫通電極TE1の中心位置(図1に一点破線で示す中心1)と大径貫通電極TE2の中心位置(図1に一点破線で示す中心2)とは一致していない。すなわち、平面視において小径貫通電極TE1の中心位置は大径貫通電極TE2の中心位置から離れている。
前述したように、小径貫通電極TE1及び大径貫通電極TE2を構成する銅(Cu)と半導体基板SWを構成するシリコン(Si)との熱膨張係数の違いにより、小径貫通電極TE1及び大径貫通電極TE2の周辺の半導体基板SWには歪が生じる。しかし、半導体基板SWの主面S1側には、大径貫通電極TE2よりも径が小さい、すなわち体積が小さい小径貫通電極TE1を形成している。これにより、半導体基板SWの主面S1側にも大径貫通電極TE2を形成した場合と比べて(前述の図23参照)、半導体基板SWの主面S1側においては歪が発生する範囲が小さくなり、また、貫通電極が占有する領域が小さくなる。
従って、実施の形態1では、半導体基板SWの歪の影響を受ける領域(半導体素子の配置が制限される領域(キープ・アウト・ゾーン))が小さくなるので、半導体基板SWの歪の影響を受ける領域が小さくなった領域分ほど、半導体素子が配置できる領域を大きくすることができる。さらに、小径貫通電極TE1を形成する位置は、大径貫通電極TE2に接続できる範囲において調整できるので、半導体素子の配置に合わせて小径貫通電極TE1の位置を設定することができる。よって、半導体素子の高集積化が可能となり、半導体素子の配置の自由度も高くなる。
また、半導体基板SWの主面S1側において貫通電極(小径貫通電極TE1)が占有する領域が小さくなることは、それに接続される接続パッドMCの平面面積も小さくできるので、第1層目の配線M1が配置できる領域が大きくなり、第1層目の配線M1の配置の自由度が高くなる。
小径貫通電極TE1の上面(半導体基板SWの主面S1側の面)は、第1層目の配線M1と同一層である接続パッドMCとバリアメタル膜を介して接続している。接続パッドMCは、層間絶縁膜ILD2に接続パッド形成用の溝TRbを形成し、その内部に銅(Cu)膜を埋め込むことによって形成されている。
実施の形態1では、貫通電極(小径貫通電極TE1)の上面が接続する層として、接続パッドMCを例示しているが、これに限定されるものではなく、第1層目の配線M1と同一層からなる配線(例えばストライプ状または格子状に形成された配線)であってもよい。
半導体基板SWの裏面S2には、絶縁膜(第3絶縁膜)IF3が形成されている。この絶縁膜IF3は、半導体基板SWの裏面S2からの金属汚染を防止する保護膜としても機能する。絶縁膜IF3は、例えば窒化シリコン(Si3N4)膜、酸化シリコン(SiO2)膜、または窒化シリコン(Si3N4)膜と酸化シリコン(SiO2)膜の積層膜である。
さらに、半導体基板SWの裏面S2には、大径貫通電極TE2の下面(半導体基板SWの裏面S2側の面)が露出している。この大径貫通電極TE2の下面に接続して、バリアメタル膜BM3が形成されており、このバリアメタル膜BM3に接続して銅(Cu)シート層CS及び裏面バンプRBが形成されている。バリアメタル膜BM3は、例えばチタン(Ti)膜、タンタル(Ta)膜、コバルト(Co)膜、ルテニウム(Ru)膜、窒化チタン(TiN)膜または窒化タンタル(TaN)膜等である。また、裏面バンプRBは、銅(Cu)シート層CS側から銅(Cu)、ニッケル(Ni)及びAu(金)が順次成膜された積層膜から成る。
小径貫通電極TE1と大径貫通電極TE2とから成る貫通電極TEが複数形成される領域の大きさは、メモリなど汎用品との接続を保つため、規格によって定められる。例えば図2に示すように、縦6mm×横6mmのサイズの半導体チップ(半導体装置)SCでは、半導体チップSCの中央部に、貫通電極が40μmピッチで縦に50個、横に6個配置されたTSV形成領域ATSVが4つ配置されている。すなわち、半導体チップSCの中央部が複数の貫通電極が形成されるTSV形成領域ATSVであり、それ以外の領域が複数の半導体素子が形成される素子形成領域となる。なお、図2には、半導体チップSCの中央部にTSV形成領域ATSVを設けたが、中央部に限定されるものではない。
また、TSV形成領域ATSVに形成される複数の貫通電極を全て平面視において小径貫通電極TE1の中心位置と大径貫通電極TE2の中心位置とが重ならない貫通電極で構成しなくてもよい。すなわち、TSV形成領域ATSVに形成される複数の貫通電極の全部の貫通電極を、平面視において小径貫通電極TE1の中心位置と大径貫通電極TE2の中心位置とが重ならない貫通電極で構成してもよい。あるいは、TSV形成領域ATSVに形成される複数の貫通電極のうちの一部の貫通電極を、平面視において小径貫通電極TE1の中心位置と大径貫通電極TE2の中心位置とが重ならない貫通電極で構成し、他部の貫通電極を、平面視において小径貫通電極TE1の中心位置と大径貫通電極TE2の中心位置とが重なる貫通電極で構成してもよい。
≪半導体装置の製造方法≫
次に、本実施の形態1によるTSV技術を採用した半導体装置の製造方法について図3〜図17を用いて工程順に説明する。図3〜図17は、半導体装置の製造工程中の半導体装置の要部断面図であり、素子形成領域の一部及びTSV形成領域の一部を示している。また、図3〜図17の素子形成領域には、半導体素子としてnMISFETを例示する。また、半導体装置には、例えば100個以上の貫通電極が形成されるが、便宜上、図3〜図17には小径貫通電極及び大径貫通電極から成る1個の貫通電極及びその周辺部を記載する。
<半導体素子の形成工程>
まず、図3に示すように、例えば単結晶シリコン(Si)から成る半導体基板(ウエハと称する平面略円形状の半導体の薄板)SWを用意する。半導体基板SWの厚さ(第1厚さ)は、例えば700μm程度である。次に、半導体基板SWの主面(表面、第1主面)の素子分離領域に絶縁膜から成る分離部IRを形成する。続いて、nMISFETが形成される領域の半導体基板SWにp型の導電性を示す不純物をイオン注入してp型ウェルPWを形成する。
次に、半導体基板SWの主面にnMISFETのゲート絶縁膜GIを形成した後、ゲート絶縁膜GI上にnMISFETのゲート電極GEを形成する。続いて、ゲート電極GEの側面にサイドウォールSLを形成した後、ゲート電極GEの両側のp型ウェルPWにn型の導電性を示す不純物をイオン注入し、nMISFETのソース・ドレインとして機能するn型半導体領域SDをゲート電極GE及びサイドウォールSLに対して自己整合的に形成する。
次に、半導体基板SWの主面上にストッパ絶縁膜SIF及び層間絶縁膜ILD1を順次形成する。ストッパ絶縁膜SIFは層間絶縁膜ILD1を加工する際にエッチングストッパとなる膜であり、層間絶縁膜ILD1に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜SIFは、例えば窒化シリコン(Si3N4)膜であり、層間絶縁膜ILD1は、例えば酸化シリコン(SiO2)膜である。
次に、レジストパターンをマスクとしたドライエッチングにより、層間絶縁膜ILD1及びストッパ絶縁膜SIFを順次加工して素子形成領域に接続孔CNを形成する。接続孔CNはn型半導体領域SD上及びゲート電極GE上などのnMISFETを動作させるために電圧印加を必要とする部分に形成する。
次に、半導体基板SWの主面上に、例えばスパッタリング法によりバリアメタル膜BPを形成する。バリアメタル膜BPは、例えばチタン(Ti)膜、タンタル(Ta)膜、窒化チタン(TiN)膜または窒化タンタル(TaN)膜等であり、その厚さは、例えば0.1μm程度である。続いて、バリアメタル膜BP上に、例えばCVD法またはスパッタリング法によりタングステン(W)膜を形成する。続いて、接続孔CNの内部以外の領域のタングステン(W)膜及びバリアメタル膜BPをCMP法により除去して、接続孔CNの内部にタングステン(W)膜から成る接続電極(プラグ)CEを形成する。
<小径貫通電極の形成工程>
次に、図4に示すように、レジストパターンをマスクとして、TSV形成領域の層間絶縁膜ILD1、ストッパ絶縁膜SIF及び半導体基板SWを順次エッチングして、層間絶縁膜ILD1、ストッパ絶縁膜SIF及び半導体基板SWに小径ビア(貫通穴、接続孔、開口部;第1ビア)VI1を形成する。小径ビアVI1の口径(径、内径;第1口径)は、例えば2μm程度、その深さは、例えば10μm程度である。
次に、図5に示すように、小径ビアVI1の底面及び側面を含む半導体基板SWの主面上に第1絶縁膜IF1を形成する。第1絶縁膜IF1は、例えばプラズマCVD法により形成される酸化シリコン(SiO2)膜であり、その厚さは、例えば0.1μm程度である。
次に、図6に示すように、半導体基板SWの主面上(第1絶縁膜IF1上)にバリアメタル膜BM1を形成した後、バリアメタル膜BM1上に銅(Cu)のシード層(図示は省略)を形成し、さらに電解めっき法を用いてシード層上に銅(Cu)めっき膜CP1を形成する。小径ビアVI1の口径は、例えば2μm程度と比較的小さいが、そのアスペクト比は5程度であるので、小径ビアVI1の内部に電解めっき法により銅(Cu)めっき膜CP1を埋め込むことができる。バリアメタル膜BM1は、例えばチタン(Ti)膜、タンタル(Ta)膜、コバルト(Co)膜、ルテニウム(Ru)膜、窒化チタン(TiN)膜または窒化タンタル(TaN)膜等であり、その厚さは、例えば10nm程度である。
次に、図7に示すように、小径ビアVI1の内部以外の領域の銅(Cu)めっき膜CP1、シード層、バリアメタル膜BM1及び第1絶縁膜IF1をCMP法により除去して、小径ビアVI1の内部に銅(Cu)膜から成る小径貫通電極(第1貫通電極)TE1を形成する。
<多層配線及び外部端子の形成工程>
次に、図8に示すように、半導体基板SWの主面側に第1層目の配線M1、接続パッドMC、第2層目の配線M2、銅(Cu)バンプCB及び外部端子(はんだボール)SBを順次形成する。
まず、シングルダマシン法により素子形成領域に第1層目の配線M1を形成し、TSV形成領域に接続パッドMCを形成する。
半導体基板SWの主面上に層間絶縁膜ILD2を形成する。層間絶縁膜ILD2は、例えばプラズマCVD法により形成される酸化シリコン(SiO2)膜である。続いて、レジストパターンをマスクとして、層間絶縁膜ILD2をドライエッチングして、素子形成領域の第1層目の配線M1が形成される領域に、層間絶縁膜ILD2の上面から下面に貫通し、接続電極CEに達する配線形成用の溝TRaを形成する。同時に、TSV形成領域の接続パッドMCが形成される領域に、層間絶縁膜ILD2の上面から下面に貫通し、小径貫通電極TE1に達する接続パッド形成用の溝TRbを形成する。
続いて、半導体基板SWの主面上にバリアメタル膜B1を形成する。バリアメタル膜B1は、例えばチタン(Ti)膜、タンタル(Ta)膜、窒化チタン(TiN)膜または窒化タンタル(TaN)膜等である。続いて、CVD法またはスパッタリング法によりバリアメタル膜B1上に銅(Cu)のシード層(図示は省略)を形成し、さらに電解めっき法を用いてシード層上に銅(Cu)めっき膜(図示は省略)を形成する。この銅(Cu)めっき膜によって配線形成用の溝TRaの内部及び接続パッド形成用の溝TRbの内部を埋め込む。
続いて、配線形成用の溝TRaの内部及び接続パッド形成用の溝TRbの内部以外の領域の銅(Cu)めっき膜、シード層及びバリアメタル膜B1をCMP法により除去する。これにより、配線形成用の溝TRaの内部に、銅(Cu)膜から成る第1層目の配線M1を形成する。同時に、接続パッド形成用の溝TRbの内部に、銅(Cu)膜から成る接続パッドMCを形成する。なお、実施の形態1では、第1層目の配線M1及び接続パッドMCを構成する銅(Cu)膜を電解めっき法により形成したが、CVD法、スパッタリング法またはスパッタリフロー法等により形成してもよい。
次に、デュアルダマシン法により素子形成領域及びTSV形成領域に第2層目の配線M2を形成する。
半導体基板SWの主面上に、例えばプラズマCVD法により層間絶縁膜ILD3を形成する。層間絶縁膜ILD3は、その下層の層間絶縁膜ILD2、第1層目の配線M1及び接続パッドMCのそれぞれの表面形状に倣って形成されるが、これらの表面はほぼ平坦であることから、層間絶縁膜ILD3の表面もほぼ平坦である。続いて、レジストパターンをマスクとして、層間絶縁膜ILD3をドライエッチングして、第2層目の配線M2が形成される領域に配線形成用の溝TAを形成する。さらに、配線形成用の溝TAと第1層目の配線M1とを繋ぐ部分に第1層目の配線M1に達する接続孔TBを形成する。同時に、配線形成用の溝TAと接続パッドMCとを繋ぐ部分に接続パッドMCに達する接続孔TBを形成する。
続いて、半導体基板SWの主面上にバリアメタル膜B2を形成した後、バリアメタル膜B2上に銅(Cu)のシード層(図示は省略)を形成し、さらに電解めっき法を用いてシード層上に銅(Cu)めっき膜(図示は省略)を形成する。バリアメタル膜B2は、例えばチタン(Ti)膜、タンタル(Ta)膜、窒化チタン(TiN)膜または窒化タンタル(TaN)膜等の単層膜、あるいはこれら膜の幾つかを積層した積層膜である。
続いて、配線形成用の溝TA及び接続孔TBの内部以外の領域の銅(Cu)めっき膜、シード層及びバリアメタル膜B2をCMP法により除去して、配線形成用の溝TAの内部に銅(Cu)膜から成る第2層目の配線M2を形成し、接続孔TBの内部に第2層目の配線M2と一体に形成される接続部材を形成する。
その後、前述の第1層目の配線M1または第2層目の配線M2と同様にして、さらに上層の配線を形成するが、ここでの説明は省略する。
次に、銅(Cu)バンプCB及び外部端子(はんだボール)SBを形成する。
半導体基板SWの主面側に、最上層の配線(例えば前述の図1に示す第6層目の配線M6)を覆うように、絶縁膜(図示は省略)及び封止樹脂RSを形成する。続いて、絶縁膜及び封止樹脂RSに、最上層の配線に達する開口部VOを形成した後、電解めっき法を用いて、この開口部VOを埋め込むように銅(Cu)バンプCBを形成する。
続いて、開口部VOから露出した銅(Cu)バンプCBに外部端子(はんだボール)SBを接続する。外部端子SBは、例えばボール状のはんだ剤をボール供給法で供給した後、熱処理を施すことによって形成される。
<大径貫通電極の形成工程>
次に、図9に示すように、半導体基板SWの主面側に、接着層CLを介してガラス支持体GHを貼り付ける。
次に、図10に示すように、半導体基板SWの主面と反対側である裏面(第2主面)を研削、研磨またはエッチバックして、半導体基板SWの厚さ(第2厚さ)を、例えば50μm以下とする。このときは、半導体基板SWの裏面から小径貫通電極TE1は突出しない。
次に、半導体基板SWの裏面上に絶縁膜(図1に符号IF3で示す第3絶縁膜)、例えば窒化シリコン(Si3N4)膜IN及び酸化シリコン(SiO2)膜IOを順次形成する。この成膜は、ガラス支持体GHを接着している接着層CLの耐熱温度以下で行う必要があるため、窒化シリコン(Si3N4)膜IN及び酸化シリコン(SiO2)膜IOは、例えばプラズマCVD法またはガス・クラスタ・イオンビーム法等で形成される。
次に、図11に示すように、レジストパターンをマスクとして、半導体基板SWの裏面側から、TSV形成領域の酸化シリコン(SiO2)膜IO、窒化シリコン(Si3N4)膜IN及び半導体基板SWを順次エッチングして、半導体基板SWに大径ビア(貫通穴、接続孔、開口部;第2ビア)VI2を形成する。大径ビアVI2の口径(径、内径;第2口径)は、例えば10μm程度、その深さは、例えば43μm程度である。
このとき、大径ビアVI2の底面の一部から、第1絶縁膜IF1及びバリアメタル膜BM1に覆われた小径貫通電極TE1の一部が突出する。すなわち、小径貫通電極TE1の下面が、大径ビアVI2の底面より半導体基板SWの裏面側に位置する。また、平面視において小径ビアVI1の中心位置と大径ビアVI2の中心位置とは一致していない。すなわち、平面視において小径ビアVI1の中心位置は大径ビアVI2の中心位置から離れている。
次に、図12に示すように、大径ビアVI2の底面及び側面、ならびに大径ビアVI2の底面から露出している小径貫通電極TE1の一部(第1絶縁膜IF1及びバリアメタル膜BM1に覆われている)を覆うように、半導体基板SWの裏面上に第2絶縁膜IF2を形成する。第2絶縁膜IF2は、例えばプラズマTEOS(Tetra Ethyl Ortho Silicate)膜であり、その厚さは、例えば0.2μm程度である。
次に、図13に示すように、小径貫通電極TE1の下面を覆う第1絶縁膜IF1及び第2絶縁膜IF2を除去して、小径貫通電極TE1の下面を覆うバリアメタル膜BM1を露出させる。
次に、図14に示すように、大径ビアVI2の底面及び側面、ならびに大径ビアVI2の底面から露出している小径貫通電極TE1の一部(バリアメタル膜BM1に覆われている)を覆うように、半導体基板SWの裏面上にバリアメタル膜BM2を形成する。続いて、バリアメタル膜BM2上に銅(Cu)のシード層(図示は省略)を形成し、さらに電解めっき法を用いてシード層上に銅(Cu)めっき膜CP2を形成する。バリアメタル膜BM2は、例えばチタン(Ti)膜、タンタル(Ta)膜、コバルト(Co)膜、ルテニウム(Ru)膜、ニッケル(Ni)膜、窒化チタン(TiN)膜または窒化タンタル(TaN)膜等の単層膜、あるいはこれらの積層膜である。ここでは、バリアメタル膜BM2を用いた場合の実施の形態1を記載しているが、バリアメタル膜BM2に代えて、半導体基板SWへの銅(Cu)拡散防止性能を有する絶縁膜、例えば窒化シリコン(Si3N4)膜などを用いても良い。
次に、図15に示すように、大径ビアVI2の内部以外の領域の銅(Cu)めっき膜CP2、シード層及びバリアメタル膜BM2をCMP法により除去して、大径ビアVI2の内部に銅(Cu)膜から成る大径貫通電極TE2を形成する。この際、半導体基板SWの裏面には窒化シリコン(Si3N4)膜INが形成されているので、半導体基板SWの裏面が露出することはない。よって、大径貫通電極TE2を構成する銅(Cu)の半導体基板SW内への拡散を防止することができて、銅(Cu)汚染による半導体素子の動作特性の変動を抑えることができる。
次に、図16に示すように、大径貫通電極TE2の下面に接続して、バリアメタル膜BM3、銅(Cu)シート層CS及び裏面バンプRBを形成する。バリアメタル膜BM3は、例えばチタン(Ti)膜、タンタル(Ta)膜、コバルト(Co)膜、ルテニウム(Ru)膜、窒化チタン(TiN)膜または窒化タンタル(TaN)膜等である。また、裏面バンプRBは、銅(Cu)シート層CS側から銅(Cu)、ニッケル(Ni)及びAu(金)が順次成膜された積層膜から成る。
次に、図17に示すように、ガラス支持体GH及び接着層CLを除去する。その後、半導体素子、貫通電極TE等が形成された半導体基板SWをダイシングラインに沿ってダイシングして、半導体装置を個々に分割する。以上の工程により、半導体装置が略完成する。
このように、実施の形態1によれば、貫通電極を小径貫通電極TE1と大径貫通電極TE2とから構成し、半導体基板SWの主面側に小径貫通電極TE1を配置することにより、以下の効果を得ることができる。
半導体基板SWの歪の影響を受ける領域(半導体素子の配置が制約される領域(キープ・アウト・ゾーン))が小さくなるので、半導体基板SWの歪の影響を受ける領域が小さくなった領域分ほど、半導体素子が配置できる領域が大きくなる。さらに、小径貫通電極TE1を形成する位置は、大径貫通電極TE2に接続できる範囲において調整できるので、半導体素子の配置に合わせて小径貫通電極TE1の位置を設定することができる。よって、半導体素子の高集積化が可能となり、半導体素子の配置の自由度も高くなる。
また、半導体基板SWの主面側の貫通電極(小径貫通電極TE1)が占有する領域が小さくなることは、それに接続される接続パッドMCの平面面積も小さくなるので、第1層目の配線M1が配置できる領域が大きくなり、第1層目の配線M1の配置の自由度も高くなる。
また、大径貫通電極TE2を形成する際、半導体基板SWの裏面は常に絶縁膜(窒化シリコン(Si3N4)膜IN等)により覆われているので、半導体基板SWの裏面が露出することがない。よって、大径貫通電極TE2を構成する銅(Cu)が半導体基板SWの裏面から半導体基板SW内へ拡散することがなく、銅(Cu)汚染による半導体素子の動作特性の変動を防止することができる。
また、大径貫通電極TE2を埋設する大径ビアVI2は、半導体基板SWの裏面から主面へ向かって形成されるが、大径ビアVI2の底面は、半導体基板SWの主面には達しないことから、半導体基板SWの主面側に形成されている多層の配線をエッチングする危険性はない。
≪第1変形例≫
実施の形態1の第1変形例による貫通電極を図18を用いて説明する。図18(a)及び(b)はそれぞれ小径貫通電極及び大径貫通電極の配置を説明する要部平面図である。
前述の図1に示した半導体装置では、1個の小径貫通電極TE1と1個の大径貫通電極TE2とから1個の貫通電極を構成したが、これに限定されるものではない。1個の大径貫通電極と複数の小径貫通電極とから1個の貫通電極を構成してもよい。
図18(a)には、2個の小径貫通電極TE1aと1個の大径貫通電極TE2aとから構成される1個の貫通電極TEaを例示する。平面視において小径貫通電極TE1aの径は大径貫通電極TE2aの径よりも小さく、小径貫通電極TE1aは大径貫通電極TE2aの内側に位置している。また、小径貫通電極TE1aの中心位置と大径貫通電極TE2aの中心位置とは一致していない。すなわち、平面視において小径貫通電極TE1aの中心位置は大径貫通電極TE2aの中心位置から離れている。
図18(b)には、3個の小径貫通電極TE1bと1個の大径貫通電極TE2bとから構成される1個の貫通電極TEbを例示する。平面視において小径貫通電極TE1bの径は大径貫通電極TE2bの径よりも小さく、小径貫通電極TE1bは大径貫通電極TE2bの内側に位置している。また、小径貫通電極TE1bの中心位置と大径貫通電極TE2bの中心位置とは一致していない。すなわち、平面視において小径貫通電極TE1bの中心位置は大径貫通電極TE2bの中心位置から離れている。
このように、複数の小径貫通電極TE1a,TE1bを形成することにより、1個の小径貫通電極を形成した場合よりも、貫通電極TEa,TEbの電気抵抗を低減することができる。
≪第2変形例≫
実施の形態1の第2変形例による貫通電極を図19を用いて説明する。図19は貫通電極の要部断面図である。
前述の図1に示した半導体装置では、層間絶縁膜ILD1、ストッパ絶縁膜SIF及び半導体基板SWに形成された小径ビアVI1に埋設した小径貫通電極TE1と、半導体基板SWに形成された大径ビアVI2に埋設した大径貫通電極TE2とから貫通電極を構成したが、これに限定されるものではない。
例えば図19に示すように、半導体基板SWに形成された小径ビアVI1cに埋設した小径貫通電極TE1cと、半導体基板SWに形成された大径ビアVI2に埋設した大径貫通電極TE2とから貫通電極を構成してもよい。この場合は、層間絶縁膜ILD1及びストッパ絶縁膜SIFに形成された接続孔CNに埋設した接続電極TE3によって、接続パッドMCと小径貫通電極TE1cとを電気的に接続する。
接続電極TE3は、層間絶縁膜ILD1及びストッパ絶縁膜SIFに形成され、平面視において第3径を有し、その一端はバリアメタル膜を介して接続パッドMCと接続し、その他端はバリアメタル膜BPを介して小径貫通電極TE1cと接続する。小径貫通電極TE1cは、半導体基板SWの主面側から半導体基板SWに形成され、平面視において第1径を有し、その一端はバリアメタル膜BPを介して接続電極TE3と接続し、その他端はバリアメタル膜BM1c,BM2を介して大径貫通電極TE2と接続する。また、大径貫通電極TE2は、半導体基板SWの裏面側から半導体基板SWに形成され、平面視において第2径を有し、その一端はバリアメタル膜BM1c,BM2を介して小径貫通電極TE1cと接続する。ここで、第2径よりも第1径は小さく、第1径よりも第3径は小さい。
小径貫通電極TE1c及び接続電極TE3は、例えば以下のように形成することができる。
まず、半導体基板SWの主面側に複数の半導体素子を形成する。
次に、半導体基板SWをエッチングして、半導体基板SWに小径ビア(貫通穴、接続孔、開口部;第1ビア)VI1cを形成する。続いて、小径ビアVI1cの底面及び側面を含む半導体基板SWの主面上に第1絶縁膜IF1cを形成した後、半導体基板SWの主面上(第1絶縁膜IF1c上)にバリアメタル膜BM1c、銅(Cu)のシード層及び銅(Cu)めっき膜を形成する。続いて、小径ビアVI1cの内部以外の領域の銅(Cu)めっき膜、シード層、バリアメタル膜BM1c及び第1絶縁膜IF1cを除去して、小径ビアVI1cの内部に銅(Cu)膜から成る小径貫通電極TE1cを形成する。
次に、半導体基板SWの主面上にストッパ絶縁膜SIF及び層間絶縁膜ILD1を順次形成する。続いて、層間絶縁膜ILD1及びストッパ絶縁膜SIFを順次エッチングして、素子形成領域及びTSV形成領域に接続孔CNを形成する。続いて、半導体基板SWの主面上にバリアメタル膜BP及びタングステン(W)膜を形成する。
次に、接続孔CNの内部以外の領域のタングステン(W)膜及びバリアメタル膜BPをCMP法により除去して、接続孔CNの内部にタングステン(W)膜から成る接続電極CEを素子形成領域に形成し、接続電極TE3をTSV形成領域に形成する。すなわち、接続電極TE3は、素子形成領域に形成されるnMISFETのゲート電極GE等と第1層目の配線M1とを電気的に接続する接続電極CEと同時に形成される。
このように、層間絶縁膜ILD1及びストッパ絶縁膜SIFに小径貫通電極TE1cを形成せずに、小径貫通電極TE1cの第2径よりも小さい第3径を有する接続電極TE3を形成し、この接続電極TE3を用いて接続パッドMCと小径貫通電極TE1cとを電気的に接続してもよい。これにより、層間絶縁膜ILD1、ストッパ絶縁膜SIF及び半導体基板SWに小径貫通電極TE1を形成した場合(前述の図1参照)よりも、層間絶縁膜ILD1及びストッパ絶縁膜SIFに占める貫通電極の領域が小さくなる。特に、接続電極TE3自体が占める領域が小さくなることは、接続電極TE3に接続される接続パッドMCの平面面積も小さくできるので、第1層目の配線M1が配置できる領域が大きくなり、第1層目の配線M1の配置の自由度が高くなる。
≪第3変形例≫
実施の形態1の第3変形例による貫通電極を図20を用いて説明する。図20は貫通電極の要部断面図である。
前述の図1に示した半導体装置では、小径貫通電極TE1、大径貫通電極TE2及び接続パッドMCを互いに異なる金属導電体で構成し、小径貫通電極TE1の一端をバリアメタル膜を介して接続パッドMCに接続し、上記一端と反対側の他端をバリアメタル膜BM1,BM2を介して大径貫通電極TE2に接続したが、これに限定されるものではない。
例えば図20に示すように、小径貫通電極TE1dと接続パッドMCdとを同一の金属導電体によって一体に形成してもよい。これにより、小径貫通電極TE1dは、素子形成領域に形成される第1層目の配線M1と同時に形成することができる。
小径貫通電極TE1d及び接続パッドMCdは、例えば以下のように形成することができる。
まず、半導体基板SWの主面側に複数の半導体素子を形成する。続いて、半導体基板SWの主面上にストッパ絶縁膜SIF及び層間絶縁膜ILD1を順次形成した後、ストッパ絶縁膜SIF及び層間絶縁膜ILD1を順次エッチングして、素子形成領域に接続孔CNを形成し、接続孔CNの内部に接続電極CEを形成する。
次に、半導体基板SWの主面上に層間絶縁膜ILD2を形成した後、素子形成領域の層間絶縁膜ILD2に配線形成用の溝TRaを形成し、TSV形成領域の層間絶縁膜ILD2に接続パッド形成用の溝TRbを形成する。さらに、接続パッド形成用の溝TRbの底面の一部から層間絶縁膜ILD1、ストッパ絶縁膜SIF及び半導体基板SWを順次エッチングして、小径ビアVI1を形成する。
次に、小径ビアVI1、配線形成用の溝TRa及び接続パッド形成用の溝TRbのそれぞれの底面及び側面を含む半導体基板SWの主面上に第1絶縁膜IF1dを形成した後、配線形成用の溝TRaの底面の第1絶縁膜IF1dを除去する。
次に、半導体基板SWの主面上(第1絶縁膜IF1d上)にバリアメタル膜BM1d、銅(Cu)のシード層及び銅(Cu)めっき膜を形成する。続いて、小径ビアVI1、配線形成用の溝TRa及び接続パッド形成用の溝TRbのそれぞれの内部以外の領域の銅(Cu)めっき膜、シード層、バリアメタル膜BM1d及び第1絶縁膜IF1dを除去する。これにより、配線形成用の溝TRaの内部に銅(Cu)膜から成る第1層目の配線M1を形成すると同時に、小径ビアVI1の内部に埋設された銅(Cu)膜から成る小径貫通電極TE1dと、接続パッド形成用の溝TRbの内部に埋設された銅(Cu)膜から成る接続パッドMCdとを一体に形成する。
このように、小径貫通電極TE1dを第1層目の配線M1及び接続パッドMCdと同時に形成することにより、小径ビアVI1に金属導電体を埋設する工程と、配線形成用の溝TRa及び接続パッド形成用の溝TRbに金属導電体を埋設する工程とを別々に行う製造方法よりも製造工程数を減らすことができる。
(実施の形態2)
本実施の形態2によるTSVを備える半導体装置を図21及び図22を用いて説明する。図21は実施の形態2によるTSV形成領域を平面視したときの小径貫通電極及び大径貫通電極の配置を説明する要部平面図である。図22は本発明者らによって比較検討されたTSV形成領域を平面視したときの小径貫通電極及び大径貫通電極の配置を説明する要部平面図である。
実際には、前述した実施の形態1の図2を用いて説明したように、半導体チップSCの中央部に配置されたTSV形成領域には、数百個(例えば50個×6個)の貫通電極が形成されている。しかし、図21及び図22では、便宜上、12個(4個×3個)の貫通電極を記載する。
図21に示すように、実施の形態2によるTSV形成領域ATSV1には、1個の小径貫通電極(ハッチングで示す領域)TE1と1個の大径貫通電極TE2とから構成される貫通電極が複数配置されている。そして、大径貫通電極TE2は互いに等間隔(例えば40μmピッチ)で整列して配置されており、平面視において小径貫通電極TE1の径は大径貫通電極TE2の径よりも小さく、平面視において小径貫通電極TE1は大径貫通電極TE2の内側に位置している。
しかし、TSV形成領域ATSV1において最も外側に位置する貫通電極では、平面視における小径貫通電極TE1の中心位置と大径貫通電極TE2の中心位置とは一致しておらず、小径貫通電極TE1の中心位置が、大径貫通電極TE2の中心位置からTSV形成領域ATSV1の外周と反対方向に移動している。なお、上記以外の貫通電極では、平面視における小径貫通電極TE1の中心位置と大径貫通電極TE2の中心位置とは一致している。
半導体素子の配置が制限される領域(キープ・アウト・ゾーン)KOZを図21に点線で示す。TSV形成領域ATSV1において最も外側に位置する貫通電極の小径貫通電極TE1が、TSV形成領域ATSV1の外周から離れる方向に配置されているので、半導体素子の配置が制限される領域(キープ・アウト・ゾーン)KOZも、TSV形成領域ATSV1の内側へ移動する。
比較例として、図22に、平面視において小径貫通電極TE1の中心位置と大径貫通電極TE2の中心位置とが一致した貫通電極が全領域に配置されたTSV形成領域ATSV2を示す。TSV形成領域ATSV2の大径貫通電極TE2の配置は、図21に示したTSV形成領域ATSV1の大径貫通電極TE2の配置と同じであるが、TSV形成領域ATSV2では、半導体素子の配置が制限される領域(キープ・アウト・ゾーン)KOZが、大径貫通電極TE2と同心円状に広がっている。そのため、TSV形成領域ATSV2は、大径貫通電極TE2と同心円状に広がる半導体素子の配置が制限される領域(キープ・アウト・ゾーン)KOZも含めた領域となる。
図21に、図22に示したTSV形成領域ATSV2を一点破線で示す。実施の形態2によるTSV形成領域ATSV1の平面面積が、TSV形成領域ATSV2の平面面積よりも小さいことが分かる。
このように、実施の形態2では、TSV形成領域ATSV1の最も外側に位置する貫通電極の小径貫通電極TE1をTSV形成領域ATSV1の外周から離れる方向に配置することにより、半導体素子の配置が制限される領域(キープ・アウト・ゾーン)KOZをTSV形成領域ATSV1の内側へ移動させることができる。これにより、TSV形成領域ATSV1の平面面積は小さくなり、その平面面積が減少した領域を素子形成領域とすることができるので、半導体素子の高集積化、または半導体チップの小型化が可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。