KR101397667B1 - 반도체 소자용 배선 및 그 배선의 형성 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자용 배선을 형성하는 방법은 실리콘 기판의 제1면을 선택적으로 식각하여 소정의 패턴을 형성하는 단계, 상기 소정의 패턴이 형성된 부분을 포함하는 상기 제1면의 선택된 영역을 금속층으로 코팅하는 단계, 식각된 부분을 채우고 상기 코팅된 금속층을 덮도록, 상기 제1면에 유기물을 형성하는 단계, 상기 유기물에 비아 홀을 형성하고, 상기 비아 홀을 통해서 금속 배선으로 상기 코팅된 금속층과 연결하는 단계, 그리고 식각된 부분에 형성된 금속층의 일부가 제거되도록 상기 제1면과 대응되는 제2면을 갈아내는 단계를 포함한다.

Description

반도체 소자용 배선 및 그 배선의 형성 방법{LINE OF SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING LINE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자용 배선 및 그 배선의 형성 방법에 관한 것이다.
포토레지스트(Photoresist, 이하 PR)와 전기 도금을 이용해 형성하는 금속 배선은 PR의 최대 두께 한계와 단차비 한계로 인해 고단차비의 특성을 갖는 두꺼운 금속 배선 형성에 한계가 있다.
그리고, 반도체 소자에서는, 기판 표면에 형성된 구조체의 두께 증가로 인해 전체적인 모듈의 두께를 증가 시키는 문제점이 있다.
최근에는 두꺼운 금속 신호선을 형성하기 위해서 관통 실리콘 비아(Through Silicon Via, TSV) 구조를 갖는 인덕터(inductor)에 대한 구조가 제안되었다.
그러나, 이 경우 비아(via)를 모두 금속으로 채워야 하는 공정상의 어려움이 있고, 신호선 사이에 존재하는 높은 유전율 및 실리콘(silicon)의 손실(lossy) 특성은 상대적으로 인덕터의 성능을 떨어트리는 문제가 있다.
특히, 반도체 소자에 사용되는 고집적 박막 인덕터는 10 um 이하의 금속 두께로 제작되고 있으며, 면적의 제한으로 인해 제한된 배선 폭(width)으로 설계되고 있다. 따라서, 반도체 소자용 인덕터는 얇은 금속 두께와 제한된 배선 폭으로 인해 고품질 특성을 구현하는 데에 한계가 있다.
본 발명은 전기적 성능이 향상된 반도체 소자용 인덕터 및 전송선로와, 이를 형성하는 방법을 제공하고자 한다.
본 발명의 일 양태에 따른 반도체 소자용 배선 형성 방법은 반도체 소자용 배선을 형성하는 방법에서, 실리콘 기판의 제1면을 선택적으로 식각하여 소정의 패턴을 형성하는 단계, 상기 소정의 패턴이 형성된 부분을 포함하는 상기 제1면의 선택된 영역을 금속층으로 코팅하는 단계, 식각된 부분을 채우고 상기 코팅된 금속층을 덮도록, 상기 제1면에 유기물을 형성하는 단계, 상기 유기물에 비아 홀을 형성하고, 상기 비아 홀을 통해서 금속 배선으로 상기 코팅된 금속층과 연결하는 단계, 그리고 식각된 부분에 형성된 금속층의 일부가 제거되도록 상기 제1면과 대응되는 제2면을 갈아내는 단계를 포함한다.
상기 금속 배선을 연결하는 단계는, 상기 금속 배선을 보호하도록, 상기 금속 배선이 형성된 상기 제1면에 보호막을 형성하는 단계를 포함할 수 있다.
상기 금속층으로 코팅하는 단계는, 인접한 금속층이 서로 붙지 않게 하고, 고주파 신호의 스킨 뎁스(skin depth)를 고려하여 금속층을 코팅할 수 있다.
상기 제2면을 갈아내는 단계는, 식각된 부분의 바닥면에 형성된 금속층은 전부 제거하고, 식각된 부분의 벽면에 형성된 금속층은 일부가 유지되도록 갈아낼 수 있다.
본 발명의 일 양태에 따른 반도체 소자용 배선은 반도체 소자용 배선에서, 실리콘 기판의 제1면에 형성된 금속층을 포함하며, 상기 제1면과 대응되는 상기 실리콘 기판의 제2면을 갈아내 식각된 부분에 형성된 상기 금속층의 일부가 제거된 금속 패턴, 상기 금속층이 코팅된 상기 제1면에 형성된 유기물을 관통하는 비아홀, 그리고 상기 비아홀을 통해 상기 금속층과 연결되는 금속 배선을 포함한다.
상기 금속 패턴은, 상기 실리콘 기판의 제1면에 식각된 부분의 측면에 형성된 금속층 벽을 포함할 수 있다.
상기 금속 패턴은, 상기 실리콘 기판의 제1면을 나선 형태로 식각된 나선 패턴에 금속층이 코팅되어 형성되며, 상기 나선 패턴에 코팅된 금속층이 인덕터를 형성할 수 있다.
상기 금속 패턴은, 상기 스트립 형태로 식각된 복수의 스트립 패턴에 금속층이 코팅되어 형성되며, 상기 복수의 스트립 패턴에 코팅된 각각의 금속층이 신호선 또는 접지선에 연결되어 전송 선로를 형성할 수 있다.
본 발명의 실시예에 따르면 수직으로 식각된 부분에 금속층을 코팅하여 기존배선에 비해 수배이상 넓은 선폭을 가진 배선을 동일 면적에서 형성함으로써, 전기적 성능이 향상되고 차폐 성능이 우수한 반도체 소자용 배선을 제공한다.
그리고, 본 발명은 3차원 구조의 넓은 선폭을 가진 배선을 실리콘 기판에 내장하여 반도체 소자용 인덕터 및 전송선로의 저항을 감소시킴으로써, 고출력 반도체 소자를 형성할 수 있는 환경을 제공한다.
도 1은 본 발명의 한 실시예에 따른 반도체 소자용 배선 형성 방법을 설명하는 흐름도이다.
도 2는 본 발명의 한 실시예에 따라 인덕터 형성을 위한 나선 패턴이 형성된 실리콘 기판의 사시도이다.
도 3은 도 2에 따른 실리콘 기판의 평면도와 도 2의 A-B 절단선을 따라 절단한 단면을 도시한 단면도이다.
도 4는 도 2에 따른 실리콘 기판에 유기물을 도포하고, 비아 홀을 형성한 단면도이다.
도 5는 도 4에 따른 실리콘 기판의 비아 홀에 금속 배선을 형성한 단면도이다.
도 6은 도 5에 따른 실리콘 기판의 제2면을 갈아내고, 보호막을 형성한 단면도이다.
도 7은 도 6에 따라 형성된 인덕터 내의 금속층이 도시된 투명평면도이다.
도 8은 본 발명의 한 실시예에 따라 형성된 도 7의 C부분 저항과 종래방식에 따른 저항을 비교하는 도면이다.
도 9는 본 발명의 다른 실시예에 따라 형성된 전송선로의 금속층이 도시된 투명평면도이다.
도 10은 도 9에 따른 실리콘 기판의 D-E 절단선을 따라 절단한 단면을 도시한 단면도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "…부", "…모듈" 의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이하, 도면을 참조로 하여 본 발명의 실시예에 따른 반도체 소자용 배선 및 그 배선 형성 방법에 대하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 소자용 배선 형성 방법을 설명하는 흐름도이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 반도체 소자용 배선 형성 방법은 실리콘 기판의 제1면을 선택적으로 식각하여 소정의 패턴을 형성한다(S100). 여기서, 소정의 패턴은 반도체 소자의 용도에 따라 다양한 형태로 변형이 가능하다.
예를 들어, 상기 패턴의 형태는 본 발명의 실시예에 따라, 반도체 소자용 인덕터를 형성하기 위해서 나선(spiral) 형태의 패턴을 형성하거나, 반도체 소자용 전송선로를 형성하기 위해서 스트립(strip) 형태의 패턴을 형성할 수 있다.
그리고, 반도체 소자용 배선 형성 방법은 실리콘 기판의 제1면의 선택된 영역을 금속층으로 코팅한다(S110). 여기서, 선택된 영역은 패턴이 형성된 부분을 포함한다. 그리고, 금속층은 스퍼터링(sputtering) 방식과 전기 도금 방식을 통해 코팅된다. 또한, 금속층은 전면 증착 및 식각 방식을 통해서 코팅하는 것도 가능하다.
이때, 금속층의 두께는 인접한 금속층 간에 서로 붙지 않게 형성된다. 예를 들어, 금속층은 식각된 공간의 절반 미만의 두께로 코팅된다. 그리고, 고주파용의 경우, 금속층은 스킨 뎁스(skin depth)를 고려해 수 마이크로미터 이내의 두께로 형성될 수 있다.
그리고, 반도체 소자용 배선 형성 방법은 선택적으로 식각된 부분을 채우면서 코팅된 금속층을 덮을 수 있도록, 금속층이 코팅된 실리콘 기판의 제1면에 유기물(organic)을 형성한다(S120). 유기물은 유기물 적층(organic lamination) 기술을 적용하여 형성되며, 스핀 코팅(spin coating) 방식 등과 같이 다양한 방식을 통해 형성할 수도 있다.
그리고 나서, 반도체 소자용 배선 형성 방법은 유기물이 형성된 제1면에 비아(via) 홀과 금속 배선을 형성한다(S130). 이때, 금속 배선은 비아 홀을 통해 유기물 아래의 코팅된 금속층과 연결된다.
또한, 반도체 소자용 배선 형성 방법은 실리콘 기판의 제1면과 대응되는 실리콘 기판의 제2면을 갈아내(backgrinding 또는 wafer thinning) 식각된 부분에 형성된 금속층의 일부를 제거한다(S140). 이때, 식각된 부분의 바닥면에 형성된 금속층은 전부 제거되고, 식각된 부분의 벽면에 형성된 금속층은 일부가 유지되도록 실리콘 기판의 제2면을 갈아낸다. 따라서, 코팅된 금속층은 식각된 부분의 벽면에 형성된 금속층이 유지되면서, 소정의 패턴으로 분리된다.
그리고, 본 발명의 한 실시예에 따른 반도체 소자용 배선 형성 방법은 금속 배선을 보호할 수 있도록, 금속 배선이 형성된 부분에 보호막(passivation layer)을 형성할 수 있다.
도 2는 본 발명의 한 실시예에 따라 인덕터 형성을 위한 나선 패턴이 형성된 실리콘 기판의 사시도이며, 도 3은 도 2에 따른 실리콘 기판의 평면도와 도 2의 A-B 절단선을 따라 절단한 단면을 도시한 단면도이다.
도 2를 참조하면, 실리콘 기판(10)의 상부 면인 제1면(10a)을 수직으로 식각하여 3차원 구조의 나선 형태의 패턴(12)을 형성한다.
그리고, 식각된 부분(14)을 포함하는 제1면(10a)의 선택된 영역에 금속층(20)을 코팅된다. 여기서, 나선 형태의 패턴(12)에 코팅된 금속층(20)은 반도체 소자용 인덕터의 배선을 형성하게 된다.
따라서, 도 3의 A-B 절단선을 따라 절단한 단면을 보면, 식각된 부분(14)이 형성되고, 그 위에 금속층(20)으로 코팅됨을 보여준다. 이때, 금속층(20)은 인접한 금속층 간에 서로 붙지 않게 형성된다.
도 4는 도 2에 따른 실리콘 기판에 유기물을 도포하고, 비아 홀을 형성한 단면도이며, 도 5는 도 4에 따른 실리콘 기판의 비아 홀에 금속 배선을 형성한 단면도이다.
도 4를 참조하면, 금속층(20)이 코팅된 실리콘 기판의 제1면(10a)에는 유기물(30)이 도포된다. 여기서, 도포된 유기물(30)은 실리콘 기판의 제1면(10a)의 식각된 부분(14)을 채우면서 코팅된 금속층(20)을 덮는다.
그리고, 본 발명의 실시예는 도포된 유기물(30)에 복수의 비아 홀(32)을 형성한다. 이때, 각각의 비아 홀(32)은 금속층(20)부분까지 형성된다.
도 5를 참조하면, 본 발명의 실시예는 비아 홀(32)에 금속 배선(40)을 형성한다. 그리고, 금속 배선(40)은 비아 홀(32)을 통해서 코팅된 금속층(20)과 연결된다.
도 6은 도 5에 따른 실리콘 기판의 제2면을 갈아내고, 보호막을 형성한 단면도이다.
본 발명의 실시예는 실리콘 기판(10)의 하부 면인 제2면(10b)의 일부를 제3면(10c)까지 갈아내어, 코팅된 금속층(20)의 일부를 제거한다.
여기서, 본 발명의 실시예는 식각된 부분(14)의 바닥면에 코팅된 금속층(20)이 전부 제거되고, 식각된 부분(14)의 벽면에 코팅된 금속층(20)의 일부가 남아 있도록 갈아낸다.
따라서, 도 6을 참고하면, 식각된 부분(14)의 바닥면에 코팅된 금속층(20)이 제거되어 금속층(20)이 단면도 상에서 분리되고, 식각된 부분(14)의 벽면에 코팅된 금속층(20)이 유지되어 나선 패턴을 형성한다.
그리고, 본 발명의 일시예는 금속 배선(40)을 보호할 수 있도록 도 6과 같은보호막(50)을 형성할 수 있다.
도 7은 도 6에 따라 형성된 인덕터 내의 금속층이 도시된 투명평면도이다.
금속 배선(40)은 나선 패턴의 시작부분과 끝부분에 형성된 금속층(20)에 각각 연결된다. 여기서, 금속층(20) 위에는 유기물(30)이 도포되어 있다.
따라서, 본 발명의 실시예는 도 7에서와 같은 나선 패턴의 금속층(20)을 형성할 수 있다. 그리고, 나선 패턴으로 형성된 금속층(20)은 도 6에서와 같이 식각된 부분(14)의 벽면까지 형성되어 있으므로, 넓은 선폭을 갖는다.
도 8은 본 발명의 한 실시예에 따라 형성된 도 7의 C부분 저항과 종래방식에 따른 저항을 비교하는 도면이다.
본 발명의 한 실시예에 따른 반도체 소자용 배선은 종래방식으로 형성된 배선과 비교해서 동일 면적에서 향상되는 DC 저항이 감소되는 효과를 나타낸다.
도 8의 (a)와 같이, 종래방식에 따른 배선의 선폭은 x이지만, 본 발명의 한 실시예에 따라 형성된 도 7의 C부분의 선 폭(W)는 아래의 수학식 1과 같이 나타낼 수 있다.
Figure 112013036756386-pat00001
여기서, x는 나선 패턴의 상부면에 코팅된 금속층의 길이이며, y는 나선 패턴의 벽면에 코팅된 금속층의 길이이다. 그리고, n은 x와 y의 길이 비를 나타내는 단차비이다.
그리고, 종래방식에 따른 저항(R)과 본 발명의 실시예에 따른 C부분 저항(R')과의 관계는 아래의 수학식 2와 같이 표현할 수 있다.
Figure 112013036756386-pat00002
따라서, C부분 저항(R')은, 단차비(n)가 증가함에 따라, 종래방식의 저항(R)에 비해 1/(2n+1)배 만큼 감소한다. 예를 들어, 단차비(n)가 2인 경우, 약 5배의 저항 감소 효과를 갖는다.
이와 같이, 본 발명의 한 실시예에 따른 반도체 소자용 배선은 동일 면적에서 넓은 선폭을 구현해 저항을 감소시킴으로써, 고품질 계수 및 낮은 전기적 손실을 갖는 인덕터 및 전송선로를 구현할 수 있다.
도 9는 본 발명의 다른 실시예에 따라 형성된 전송선로의 금속층이 도시된 투명평면도이며, 도 10은 도 9에 따른 실리콘 기판의 D-E 절단선을 따라 절단한 단면을 도시한 단면도이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자용 배선은 스트립 형태의 패턴을 갖도록 제1면(10a)의 일부분(14)을 식각 함으로써, 반도체 소자용 전송 선로를 형성할 수 있다.
스트립 형태로 식각된 패턴들에는 금속층(20)들이 코팅된다. 여기서, 금속층(20a, 20b)은 신호선에 연결되고, 금속층(20c, 20d)는 접지선(ground)에 연결될 수 있다.
도 10에서와 같이, 전송선로는 제3면(10c)까지 갈아내 식각된 부분(14)의 바닥면에 코팅된 금속층이 제거되어 단면도 상에서 금속층(20a, 20b, 20c, 20d)들로 분리되고, 식각된 부분(14)의 벽면에 코팅된 금속층이 남에 있다.
따라서, 본 발명의 다른 실시예에 따른 반도체 소자용 배선은 차폐 구조를 갖는 고성능의 고주파용 전송선로를 형성한다. 즉, 도 9와 같은 배선 구조는 신호선과 접지선을 스트립 형태로 배치하여, 고주파에서 전기적 손실이 적고 차폐 성능이 우수한 전송선로를 구현할 수 있다.
이와 같이, 본 발명의 실시예는 수직으로 식각된 부분에 금속층을 코팅하여 기존배선에 비해 수배이상 넓은 선폭을 가진 배선을 동일 면적에서 형성함으로써, 전기적 성능이 향상되고 차폐 성능이 우수한 반도체 소자용 배선을 제공한다.
그리고, 본 발명의 실시예는 수직 식각된 구조 표면에 금속을 코팅하는 방식으로 실리콘 기판 외부로 튀어 나오는 구조 없이 기판 내부에 내장되는 구조로 추가적인 기판 두께 증가가 발생되지 않는다.
그리고, 본 발명의 실시예는 3차원 구조의 넓은 선폭을 가진 배선을 실리콘 기판에 내장하여 반도체 소자용 인덕터 및 전송선로의 저항을 감소시킴으로써, 고출력 반도체 소자를 형성할 수 있는 환경을 제공한다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 실리콘 기판 20: 금속층
30: 유기물 32: 비아 홀
40: 금속 배선 50: 보호막

Claims (8)

  1. 반도체 소자용 배선을 형성하는 방법에서,
    실리콘 기판의 제1면을 선택적으로 식각하여 소정의 패턴을 형성하는 단계,
    상기 소정의 패턴이 형성된 부분을 포함하는 상기 제1면의 선택된 영역을 금속층으로 코팅하는 단계,
    식각된 부분을 채우고 상기 코팅된 금속층을 덮도록, 상기 제1면에 유기물을 형성하는 단계,
    상기 유기물에 비아 홀을 형성하고, 상기 비아 홀을 통해서 금속 배선으로 상기 코팅된 금속층과 연결하는 단계, 그리고
    식각된 부분에 형성된 금속층의 일부가 제거되도록 상기 제1면과 대응되는 제2면을 갈아내는 단계
    를 포함하는 반도체 소자용 배선 형성 방법.
  2. 제1항에서,
    상기 금속 배선을 연결하는 단계는,
    상기 금속 배선을 보호하도록, 상기 금속 배선이 형성된 상기 제1면에 보호막을 형성하는 단계를 포함하는 반도체 소자용 배선 형성 방법.
  3. 제1항에서,
    상기 금속층으로 코팅하는 단계는,
    인접한 금속층이 서로 붙지 않게 하고, 고주파 신호의 스킨 뎁스(skin depth)를 고려하여 금속층을 코팅하는 반도체 소자용 배선 형성 방법.
  4. 제1항에서,
    상기 제2면을 갈아내는 단계는,
    식각된 부분의 바닥면에 형성된 금속층은 전부 제거하고, 식각된 부분의 벽면에 형성된 금속층은 일부가 유지되도록 갈아내는 반도체 소자용 배선 형성 방법.
  5. 반도체 소자용 배선에서,
    선택적으로 식각되어 소정의 패턴을 갖는 제1면 상에 형성된 금속층을 포함하며, 상기 제1면과 대응되는 제2면을 갈아내 상기 제1면의 식각된 부분에 형성된 금속층의 일부가 제거된 실리콘 기판, 그리고
    상기 금속층을 덮도록 상기 제1면에 형성된 유기물을 관통하는 비아홀을 통해 상기 금속층과 연결되되, 금속층의 패턴 시작 부분 또는 패턴 끝 부분에 형성된 비아홀을 통해 금속층과 연결되는 금속 배선
    을 포함하는 반도체 소자용 배선.
  6. 제5항에서,
    상기 금속층은,
    상기 실리콘 기판의 제1면에 식각된 부분의 측면에 형성된 금속층 벽을 포함하는 반도체 소자용 배선.
  7. 제6항에서,
    상기 금속층은,
    상기 실리콘 기판의 제1면에서 나선 형태로 식각된 나선 패턴에 코팅되어 형성되며, 상기 나선 패턴에 코팅된 금속층이 인덕터를 형성하는 반도체 소자용 배선.
  8. 제6항에서,
    상기 금속층은,
    스트립 형태로 식각된 복수의 스트립 패턴에 코팅되어 형성되며, 상기 복수의 스트립 패턴에 코팅된 각각의 금속층이 신호선 또는 접지선에 연결되어 전송 선로를 형성하는 반도체 소자용 배선.

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