JPH08181141A - 配線形成法 - Google Patents
配線形成法Info
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- JPH08181141A JPH08181141A JP33574594A JP33574594A JPH08181141A JP H08181141 A JPH08181141 A JP H08181141A JP 33574594 A JP33574594 A JP 33574594A JP 33574594 A JP33574594 A JP 33574594A JP H08181141 A JPH08181141 A JP H08181141A
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- layer
- conductive material
- wiring
- material layer
- polishing
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Abstract
(57)【要約】
【目的】 平坦な配線を簡単に形成する。
【構成】 半導体基板１０の表面を覆う絶縁膜１２に接
続孔及び配線溝を設けた後、基板上面にＡｌ等の第１の
導電材層を形成し、該導電材層にＣＭＰ（化学機械研
磨）処理を施して該導電材層の一部１４Ａを接続孔及び
配線溝の内部に残存させる。そして、基板上面にＷ等の
第２の導電材層を形成した後、該導電材層にＣＭＰ処理
を施して該導電材層の一部１６Ａを接続孔及び配線溝の
内部に残存させる。この結果、残存部１４Ａ，１６Ａか
らなる平坦な配線を簡単に得ることができる。この方法
は、多層配線形成にも応用可能である。
続孔及び配線溝を設けた後、基板上面にＡｌ等の第１の
導電材層を形成し、該導電材層にＣＭＰ（化学機械研
磨）処理を施して該導電材層の一部１４Ａを接続孔及び
配線溝の内部に残存させる。そして、基板上面にＷ等の
第２の導電材層を形成した後、該導電材層にＣＭＰ処理
を施して該導電材層の一部１６Ａを接続孔及び配線溝の
内部に残存させる。この結果、残存部１４Ａ，１６Ａか
らなる平坦な配線を簡単に得ることができる。この方法
は、多層配線形成にも応用可能である。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＰ（化学機械研
磨）等の研磨処理を用いる配線形成法に関し、特に配線
溝を覆うＡｌ等の導電材層にＣＭＰ処理を施した後Ｗ等
の導電材層を形成してこれにＣＭＰ処理を施すことによ
り平坦な配線を簡単に得られるようにしたものである。
磨）等の研磨処理を用いる配線形成法に関し、特に配線
溝を覆うＡｌ等の導電材層にＣＭＰ処理を施した後Ｗ等
の導電材層を形成してこれにＣＭＰ処理を施すことによ
り平坦な配線を簡単に得られるようにしたものである。
【０００２】
【従来の技術】従来、ＣＭＰ処理を用いる配線形成法と
しては、図８に示すものが知られている。すなわち、半
導体基板の表面を覆う絶縁膜１に所望の配線パターンに
従って配線溝を形成した後、基板上面にＡｌ（アルミニ
ウム）又はＷ（タングステン）等の導電材層２Ａを堆積
し、ＣＭＰ処理により導電材層２Ａを上方から除去して
配線溝内に層２Ａの一部２を配線層として残存させる。
しては、図８に示すものが知られている。すなわち、半
導体基板の表面を覆う絶縁膜１に所望の配線パターンに
従って配線溝を形成した後、基板上面にＡｌ（アルミニ
ウム）又はＷ（タングステン）等の導電材層２Ａを堆積
し、ＣＭＰ処理により導電材層２Ａを上方から除去して
配線溝内に層２Ａの一部２を配線層として残存させる。
【０００３】一方、他の配線形成法としては、図９，１
０に示すものも知られている（例えば、米国特許第５，
２６２，３５４号参照）。すなわち、スパッタ法等によ
り絶縁膜１の上に配線溝内のＡｌ層２から分離するよう
にＡｌ層２Ａを形成した後、配線溝及びＡｌ層２，２Ａ
を覆ってＷ層３Ａを形成する（図９）。そして、ＣＭＰ
処理によりＷ層３Ａ及びＡｌ層２Ａを上方から除去して
配線溝内にＷ層３Ａの一部３を残存させる（図１０）。
Ａｌ層２及びＷ層３の積層が配線層として用いられる。
０に示すものも知られている（例えば、米国特許第５，
２６２，３５４号参照）。すなわち、スパッタ法等によ
り絶縁膜１の上に配線溝内のＡｌ層２から分離するよう
にＡｌ層２Ａを形成した後、配線溝及びＡｌ層２，２Ａ
を覆ってＷ層３Ａを形成する（図９）。そして、ＣＭＰ
処理によりＷ層３Ａ及びＡｌ層２Ａを上方から除去して
配線溝内にＷ層３Ａの一部３を残存させる（図１０）。
Ａｌ層２及びＷ層３の積層が配線層として用いられる。
【０００４】
【発明が解決しようとする課題】図８の方法によると、
層２ＡとしてＡｌ層を用いた場合、ＣＭＰ処理の際にデ
ィッシング（過剰研磨）部Ｄが生じやすく、平坦性が損
われることが多い。また、層２ＡとしてＷ層を用いた場
合には、ディッシング部Ｄの発生を抑制できるものの、
配線抵抗が増大するのを免れない。
層２ＡとしてＡｌ層を用いた場合、ＣＭＰ処理の際にデ
ィッシング（過剰研磨）部Ｄが生じやすく、平坦性が損
われることが多い。また、層２ＡとしてＷ層を用いた場
合には、ディッシング部Ｄの発生を抑制できるものの、
配線抵抗が増大するのを免れない。
【０００５】一方、図９，１０の方法によると、硬質の
Ｗ層３を設けたので、ディッシング部の発生を抑制する
ことができると共に、低抵抗のＡｌ層２を設けたので、
配線の低抵抗化を達成することができる。しかしなが
ら、Ｗ層３Ａに比べてＡｌ層２Ａの研磨速度が大きいた
め、Ａｌ層２ＡとＷ層３Ａとの積層を均一に研磨するの
が容易でなく、絶縁膜１の過剰研磨を防ぐためにストッ
パ層を設ける必要がある。
Ｗ層３を設けたので、ディッシング部の発生を抑制する
ことができると共に、低抵抗のＡｌ層２を設けたので、
配線の低抵抗化を達成することができる。しかしなが
ら、Ｗ層３Ａに比べてＡｌ層２Ａの研磨速度が大きいた
め、Ａｌ層２ＡとＷ層３Ａとの積層を均一に研磨するの
が容易でなく、絶縁膜１の過剰研磨を防ぐためにストッ
パ層を設ける必要がある。
【０００６】また、図８又は図９，１０のいずれの方法
においても、１回のＣＭＰ処理による研磨量が多いた
め、ウエハ面内で研磨の均一性を確保するのが容易でな
く、このこともストッパ層の必要性を高めている。スト
ッパ層を設けると、工程数が増大する。
においても、１回のＣＭＰ処理による研磨量が多いた
め、ウエハ面内で研磨の均一性を確保するのが容易でな
く、このこともストッパ層の必要性を高めている。スト
ッパ層を設けると、工程数が増大する。
【０００７】この発明の目的は、平坦な配線を簡単に得
ることができる新規な配線形成法を提供することにあ
る。
ることができる新規な配線形成法を提供することにあ
る。
【０００８】
【課題を解決するための手段】この発明に係る配線形成
法は、基板の表面を覆う絶縁膜に所望の配線パターンに
従って配線溝を形成する工程と、前記絶縁膜の上に前記
配線溝を覆って第１の導電材層を形成する工程と、前記
絶縁膜が露呈されるまで前記第１の導電材層を研磨して
該導電材層の一部を前記配線溝の内部に残存させる工程
と、前記絶縁膜の上に前記第１の導電材層の残存部及び
前記配線溝を覆って第２の導電材層を前記配線溝内で前
記絶縁膜の表面レベルより厚くなるように形成する工程
と、前記絶縁膜が露呈されるまで前記第２の導電材層を
研磨して該導電材層の一部を前記配線溝の内部に残存さ
せる工程とを含み、前記第１の導電材層の残存部と前記
第２の導電材層の残存部との積層を配線層として用いる
ことを特徴とするものである。
法は、基板の表面を覆う絶縁膜に所望の配線パターンに
従って配線溝を形成する工程と、前記絶縁膜の上に前記
配線溝を覆って第１の導電材層を形成する工程と、前記
絶縁膜が露呈されるまで前記第１の導電材層を研磨して
該導電材層の一部を前記配線溝の内部に残存させる工程
と、前記絶縁膜の上に前記第１の導電材層の残存部及び
前記配線溝を覆って第２の導電材層を前記配線溝内で前
記絶縁膜の表面レベルより厚くなるように形成する工程
と、前記絶縁膜が露呈されるまで前記第２の導電材層を
研磨して該導電材層の一部を前記配線溝の内部に残存さ
せる工程とを含み、前記第１の導電材層の残存部と前記
第２の導電材層の残存部との積層を配線層として用いる
ことを特徴とするものである。
【０００９】
【作用】この発明の方法によると、第１及び第２の導電
材層に別々に研磨処理を施すので、各研磨処理での研磨
量が少なく、ウエハ面内で研磨の均一性を確保しやす
い。また、研磨速度の異なる複数層の積層を研磨するの
ではないため、研磨条件の設定が容易であり、研磨の制
御性が良好である。従って、ストッパ層を設けなくても
簡単に平坦な配線を得ることができる。
材層に別々に研磨処理を施すので、各研磨処理での研磨
量が少なく、ウエハ面内で研磨の均一性を確保しやす
い。また、研磨速度の異なる複数層の積層を研磨するの
ではないため、研磨条件の設定が容易であり、研磨の制
御性が良好である。従って、ストッパ層を設けなくても
簡単に平坦な配線を得ることができる。
【００１０】
【実施例】図１〜５は、この発明の一実施例に係る配線
形成法を示すもので、各々の図に対応する工程（１）〜
（５）を順次に説明する。
形成法を示すもので、各々の図に対応する工程（１）〜
（５）を順次に説明する。
【００１１】（１）例えばシリコンからなる半導体基板
１０の表面に、不純物ドープ領域等の被接続部を覆って
シリコンオキサイド等の絶縁膜１２を周知のＣＶＤ（ケ
ミカル・ベーパー・テポジション）法等により形成す
る。そして、絶縁膜１２には、ホトリソグラフィ及びド
ライエッチング処理により被接続部につながる接続孔１
２ａとこの接続孔１２ａにつながる配線溝１２ｂとを順
次に形成する。また、配線溝１２ｂの形成と同時に、接
続孔１２ａにはつながらない配線溝１２ｃも形成する。
１０の表面に、不純物ドープ領域等の被接続部を覆って
シリコンオキサイド等の絶縁膜１２を周知のＣＶＤ（ケ
ミカル・ベーパー・テポジション）法等により形成す
る。そして、絶縁膜１２には、ホトリソグラフィ及びド
ライエッチング処理により被接続部につながる接続孔１
２ａとこの接続孔１２ａにつながる配線溝１２ｂとを順
次に形成する。また、配線溝１２ｂの形成と同時に、接
続孔１２ａにはつながらない配線溝１２ｃも形成する。
【００１２】（２）次に、絶縁膜１２の上には、接続孔
１２ａ、配線溝１２ｂ及び配線溝１２ｃを覆って第１の
導電材層１４を形成する。この場合、導電材層１４の厚
さｙは、図６（Ａ）に示すように配線溝の深さｘより薄
くてもよく、あるいは図７（Ａ）に示すように配線溝の
深さｘより厚くてもよく、任意に選定可能である。
１２ａ、配線溝１２ｂ及び配線溝１２ｃを覆って第１の
導電材層１４を形成する。この場合、導電材層１４の厚
さｙは、図６（Ａ）に示すように配線溝の深さｘより薄
くてもよく、あるいは図７（Ａ）に示すように配線溝の
深さｘより厚くてもよく、任意に選定可能である。
【００１３】（３）次に、ＣＭＰ処理により絶縁膜１２
が露呈されるまで導電材層１４を上方から除去し、層１
４の部分１４Ａ，１４Ａ’を接続孔及び配線溝の内部に
残存させる。このとき，ＣＭＰ処理では、配線溝内に残
存する導電層１４Ａ，１４Ａ’の上部に凹部又はディッ
シング部が生ずる。例えば、図６（Ａ）に示すように導
電材層１４を形成した場合は、図６（Ｂ）に示すように
導電材層１４Ａの上部に凹部が生じ、図７（Ａ）に示す
ように導電材層１４を形成した場合は、図７（Ｂ）に示
すように導電材層１４Ａの上部にディッシング部が生ず
る。このようなディッシング部は、導電材層１４として
Ａｌ等の軟質材を用いたときに発生しやすい。
が露呈されるまで導電材層１４を上方から除去し、層１
４の部分１４Ａ，１４Ａ’を接続孔及び配線溝の内部に
残存させる。このとき，ＣＭＰ処理では、配線溝内に残
存する導電層１４Ａ，１４Ａ’の上部に凹部又はディッ
シング部が生ずる。例えば、図６（Ａ）に示すように導
電材層１４を形成した場合は、図６（Ｂ）に示すように
導電材層１４Ａの上部に凹部が生じ、図７（Ａ）に示す
ように導電材層１４を形成した場合は、図７（Ｂ）に示
すように導電材層１４Ａの上部にディッシング部が生ず
る。このようなディッシング部は、導電材層１４として
Ａｌ等の軟質材を用いたときに発生しやすい。
【００１４】（４）次に、絶縁膜１２の上には、接続孔
及び配線溝を覆って第２の導電材層１６を形成する。こ
の場合、導電材層１６は、接続孔内及び配線溝内で絶縁
膜１２の表面レベルＬ0 より厚くなるように形成する。
及び配線溝を覆って第２の導電材層１６を形成する。こ
の場合、導電材層１６は、接続孔内及び配線溝内で絶縁
膜１２の表面レベルＬ0 より厚くなるように形成する。
【００１５】（５）この後、ＣＭＰ処理により絶縁膜１
２が露呈されるまで導電材層１６を上方から除去し、層
１６の部分１６Ａ，１６Ａ’を接続孔及び配線溝の内部
に残存させる。この結果、導電材層１４Ａ，１６Ａの積
層からなる平坦な配線層が得られると共に、導電材層１
４Ａ’，１６Ａ’の積層からなる平坦な配線が得られ
る。
２が露呈されるまで導電材層１６を上方から除去し、層
１６の部分１６Ａ，１６Ａ’を接続孔及び配線溝の内部
に残存させる。この結果、導電材層１４Ａ，１６Ａの積
層からなる平坦な配線層が得られると共に、導電材層１
４Ａ’，１６Ａ’の積層からなる平坦な配線が得られ
る。
【００１６】上記した実施例において、導電材層１４，
１６は、同じ材料からなるものでも、異なる材料からな
るものでもよい。一例として、導電材層１４は、Ａｌ，
Ｃｕ等の低抵抗性の材料で構成すると共に、導電材層１
６は、Ｗ等の硬質の材料で構成すると、配線の低抵抗化
とディッシング防止とを共に達成することができる。
１６は、同じ材料からなるものでも、異なる材料からな
るものでもよい。一例として、導電材層１４は、Ａｌ，
Ｃｕ等の低抵抗性の材料で構成すると共に、導電材層１
６は、Ｗ等の硬質の材料で構成すると、配線の低抵抗化
とディッシング防止とを共に達成することができる。
【００１７】上記した実施例によれば、導電材層１４，
１６にそれぞれ独立してＣＭＰ処理を施すので、各ＣＭ
Ｐ処理での研磨量を従来技術より低減できると共に各Ｃ
ＭＰ処理毎に研磨条件を設定でき、研磨の制御性が大幅
に向上する。従って、ストッパ層を設けなくても簡単に
平坦な配線が得られる。
１６にそれぞれ独立してＣＭＰ処理を施すので、各ＣＭ
Ｐ処理での研磨量を従来技術より低減できると共に各Ｃ
ＭＰ処理毎に研磨条件を設定でき、研磨の制御性が大幅
に向上する。従って、ストッパ層を設けなくても簡単に
平坦な配線が得られる。
【００１８】また、接続孔１２ａとこの接続孔１２ａに
つながる配線溝１２ｂとを形成し、層間接続部と配線を
同時に形成することで接続不良の防止及び工程数の低減
が可能となる。
つながる配線溝１２ｂとを形成し、層間接続部と配線を
同時に形成することで接続不良の防止及び工程数の低減
が可能となる。
【００１９】上記した配線形成法は、多層配線形成にも
応用することができる。このためには、図５の構造の上
面に層間絶縁膜を形成した後、この層間絶縁膜に図１に
示したように接続孔及び配線溝を形成し、さらに図２〜
５の処理を行なえばよい。
応用することができる。このためには、図５の構造の上
面に層間絶縁膜を形成した後、この層間絶縁膜に図１に
示したように接続孔及び配線溝を形成し、さらに図２〜
５の処理を行なえばよい。
【００２０】なお、この発明を実施するに際しては、接
続孔１２ａを設ける代りに、下層配線層から上方に突出
する層間接続層を設け、この後層間絶縁膜、配線溝、上
方配線層等を形成してもよい。この場合、配線溝内の上
方配線層は、層間接続層を介して下方配線層に接続され
る。
続孔１２ａを設ける代りに、下層配線層から上方に突出
する層間接続層を設け、この後層間絶縁膜、配線溝、上
方配線層等を形成してもよい。この場合、配線溝内の上
方配線層は、層間接続層を介して下方配線層に接続され
る。
【００２１】
【発明の効果】以上のように、この発明によれば、第１
及び第２の導電材層に別々に研磨処理を施すことで研磨
の制御性を向上させたので、平坦な配線を簡単に形成可
能となる効果が得られるものである。
及び第２の導電材層に別々に研磨処理を施すことで研磨
の制御性を向上させたので、平坦な配線を簡単に形成可
能となる効果が得られるものである。
【図１】 この発明の一実施例に係る配線形成法におけ
る接続孔及び配線溝の形成工程を示す基板断面図であ
る。
る接続孔及び配線溝の形成工程を示す基板断面図であ
る。
【図２】 図１の工程に続く導電材層形成工程を示す基
板断面図である。
板断面図である。
【図３】 図２の工程に続くＣＭＰ工程を示す基板断面
図である。
図である。
【図４】 図３の工程に続く導電材層形成工程を示す基
板断面図である。
板断面図である。
【図５】 図４の工程に続くＣＭＰ工程を示す基板断面
図である。
図である。
【図６】 図２の工程においてｘ＞ｙとした場合の研磨
状況を示す断面図である。
状況を示す断面図である。
【図７】 図２の工程においてｘ＜ｙとした場合の研磨
状況を示す断面図である。
状況を示す断面図である。
【図８】 従来の配線形成法におけるＣＭＰ工程を示す
断面図である。
断面図である。
【図９】 従来の他の配線形成法における導電材層形成
工程を示す断面図である。
工程を示す断面図である。
【図１０】 図９の工程に続くＣＭＰ工程を示す断面図
である。
である。
１０：半導体基板、１２：絶縁膜、１２ａ：接続孔、１
２ｂ，１２ｃ：配線溝、１４，１６：導電材層。
２ｂ，１２ｃ：配線溝、１４，１６：導電材層。
Claims (1)
- 【請求項１】基板の表面を覆う絶縁膜に所望の配線パタ
ーンに従って配線溝を形成する工程と、 前記絶縁膜の上に前記配線溝を覆って第１の導電材層を
形成する工程と、 前記絶縁膜が露呈されるまで前記第１の導電材層を研磨
して該導電材層の一部を前記配線溝の内部に残存させる
工程と、 前記絶縁膜の上に前記第１の導電材層の残存部及び前記
配線溝を覆って第２の導電材層を前記配線溝内で前記絶
縁膜の表面レベルより厚くなるように形成する工程と、 前記絶縁膜が露呈されるまで前記第２の導電材層を研磨
して該導電材層の一部を前記配線溝の内部に残存させる
工程とを含み、前記第１の導電材層の残存部と前記第２
の導電材層の残存部との積層を配線層として用いること
を特徴とする配線形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33574594A JPH08181141A (ja) | 1994-12-21 | 1994-12-21 | 配線形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33574594A JPH08181141A (ja) | 1994-12-21 | 1994-12-21 | 配線形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181141A true JPH08181141A (ja) | 1996-07-12 |
Family
ID=18292003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33574594A Pending JPH08181141A (ja) | 1994-12-21 | 1994-12-21 | 配線形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181141A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999009593A1 (en) * | 1997-08-19 | 1999-02-25 | Applied Materials, Inc. | Dual damascene metallization |
| JP2002026018A (ja) * | 2000-05-09 | 2002-01-25 | Internatl Business Mach Corp <Ibm> | 半導体装置用のカプセル化金属構造および同構造を含むｍｉｍキャパシタ |
| JP2003059928A (ja) * | 2001-08-14 | 2003-02-28 | Fujitsu Ltd | 半導体装置 |
| KR100382729B1 (ko) * | 2000-12-09 | 2003-05-09 | 삼성전자주식회사 | 반도체 소자의 금속 컨택 구조체 및 그 형성방법 |
| WO2004034456A1 (ja) * | 2002-10-11 | 2004-04-22 | Tokyo Electron Limited | 配線形成方法 |
-
1994
- 1994-12-21 JP JP33574594A patent/JPH08181141A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5989623A (en) * | 1997-08-19 | 1999-11-23 | Applied Materials, Inc. | Dual damascene metallization |
| US6207222B1 (en) | 1997-08-19 | 2001-03-27 | Applied Materials, Inc. | Dual damascene metallization |
| JP2002026018A (ja) * | 2000-05-09 | 2002-01-25 | Internatl Business Mach Corp <Ibm> | 半導体装置用のカプセル化金属構造および同構造を含むｍｉｍキャパシタ |
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| WO2004034456A1 (ja) * | 2002-10-11 | 2004-04-22 | Tokyo Electron Limited | 配線形成方法 |
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