WO2004034456A1 - 配線形成方法 - Google Patents

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WO2004034456A1
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metal
wiring
fine particle
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Inventor
Hiroshi Sato
Gishi Chung
Original Assignee
Tokyo Electron Limited
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation

Definitions

  • the present invention relates to a wiring forming method.
  • a damascene method of forming a wiring by forming a wiring film on an interlayer insulating film having a wiring groove, and thereafter removing the wiring film except for a portion in the wiring groove Is attracting attention.
  • CMP chemical mechanical polishing
  • electrolytic polishing electrolytic polishing
  • a step is formed on the surface of the wiring film. Specifically, a concave portion is formed in a wiring film on a wiring groove having a large width, and a convex portion is formed in a wiring film on a wiring groove having a small width.
  • the wiring film excluding the portion in the wiring groove is polished by electrolytic polishing in a state where such a step is formed, there is a problem that even the wiring film in the wiring groove having a large width is cut off. .
  • Such abrasion of the wiring film in the wiring groove causes a variation in wiring resistance, and therefore it is preferable to reduce the wiring film.
  • a method of alleviating a step of a wiring film a method of polishing a wiring film by CMP and a method of forming a wiring film in a wiring groove are disclosed in Japanese Patent Application Laid-Open No. 2001-3398926.
  • a method of forming a layer having a thickness of twice or more the depth is disclosed.
  • an object of the present invention is to provide a wiring forming method capable of effectively reducing a step of a metal film and reducing abrasion of the metal film in a concave portion or an opening.
  • the wiring forming method of the present invention comprises the steps of: forming a metal film on a substrate having a concave portion or an opening on the surface; supplying a metal fine particle dispersion in which metal fine particles are dispersed in a solvent on the metal film; A step of forming a metal fine particle film on a metal film by evaporating to reduce a step of the metal film, and a step of removing the metal film and the metal fine particle film excluding a portion in a concave portion or an opening portion.
  • the method for forming a wiring according to the present invention includes a step of forming a metal fine particle film on a metal film to mitigate a step of the metal film, the metal film and the metal fine particle film excluding a portion in a concave portion or an opening are removed. Before the removal, the step of the metal film can be effectively reduced. Therefore, even if the metal film and the metal fine particle film excluding the portion inside the concave portion or the opening are removed, the scraping of the metal film inside the concave portion or the opening can be reduced.
  • the metal fine particles may contain the same metal as the metal constituting the metal film. By including such a metal in the metal fine particles, variation in wiring resistance can be suppressed.
  • the metal fine particles the same metal as the metal constituting the metal film, An alloy composed of the metal and a different metal may be included. By including such an alloy in the metal fine particles, the alloy is diffused into the metal film, and disconnection of the metal film remaining in the concave portion or the opening due to the migration of the electric port can be suppressed.
  • the metal fine particles preferably have an average particle size of 0.1 ⁇ m or less. By using such metal fine particles, the step of the metal film can be surely reduced.
  • the solvent preferably contains a volatile liquid. By including a volatile liquid in the solvent, the solvent can be easily evaporated.
  • the supply of the metal fine particle dispersion is preferably performed while the substrate is kept substantially horizontal and the substrate is rotated. By supplying the metal fine particle dispersion by such a method, the step of the metal film can be effectively reduced.
  • the supply of the metal fine particle dispersion may be performed by keeping the substrate substantially horizontal and dropping the metal fine particle dispersion from a nozzle.
  • the evaporation of the solvent is performed by heating the substrate.
  • heating the substrate not only evaporation of the solvent but also annealing of a metal film or the like can be performed.
  • the substrate is provided with a semiconductor element, and the substrate is preferably heated while the temperature of the substrate is maintained at 450 ° C. or lower. By heating the substrate in such a state, a change in the performance of the semiconductor element can be suppressed.
  • the removal of the metal film and the metal fine particle film may be performed by chemical mechanical polishing, electrolytic polishing, or plasma etching.
  • Metal film and metal particles Even when the removal of the daughter film is performed by chemical mechanical polishing, electrolytic polishing, or plasma etching, the scraping of the metal film in the recess or the opening can be reduced.
  • FIG. 1 is a flowchart showing a flow of a wiring forming method according to the embodiment.
  • 2A to 2G are schematic diagrams schematically showing each step of the wiring forming method according to the embodiment.
  • a chemical vapor deposition method is used on a semiconductor wafer W (hereinafter, simply referred to as a “wafer”) on which semiconductor elements (not shown) such as transistors are formed.
  • the inter-brows insulating film 1 of Si OF is formed by (Chemical Vapor Deposition: CVD) (Step 1).
  • the interlayer insulating film 1 is not limited to the case where the inter-brows insulating film 1 is formed of SiO 2, but may be formed of another low dielectric constant insulator.
  • Other low dielectric constant insulators include, for example, SiO 2 C or porous silica.
  • Step 2 After forming the interlayer insulating film 1 on the wafer W, as shown in FIG. 2B, a wiring groove 2 is formed in the interlayer insulating film 1 by photolithography (Step 2).
  • a chemically amplified photoresist is applied onto the interlayer insulating film 1 while rotating the wafer W.
  • exposure is performed using ultraviolet light such as i-ray or far ultraviolet light such as KrF using a mask having a predetermined pattern.
  • develop with a developer A resist pattern is formed on interlayer insulating film 1.
  • CF-based gas such as CF 4 or CHF 3
  • an interlayer insulating film 1 A wiring groove 2 is formed on the substrate.
  • the resist pattern is removed by asshing.
  • the wiring groove 2 is composed of a large wiring groove 2A and a plurality of small wiring grooves 2B.
  • a TaN barrier film 3 is formed (step 3). Note that the barrier film 3 is not limited to the case where the barrier film 3 is made of TaN, but may be made of other materials. Other substances include, for example, Ta, TiN, WN and the like.
  • a film 4 is formed (Step 4).
  • the seed film 4 is not limited to the case where the seed film 4 is made of Cu, but may be made of another metal.
  • a Cu wiring film 5 is formed on the seed film 4 by electrolytic plating (step 5).
  • a step is formed on the surface of the wiring film 5.
  • a concave portion is formed in the wiring film 5 on the wiring groove 2A
  • a convex portion is formed in the wiring film 5 on the wiring groove 2B.
  • the wiring film 5 is not limited to the case where the wiring film 5 is made of Cu, but may be made of other metals. Examples of other metals include Au, Ag, Pt, and alloys thereof. Also, due to electrolytic plating The wiring film 5 is not limited to the case where the wiring film 5 is formed, but may be formed by other methods. Other techniques include sputtering or CVD.
  • a Cu fine particle film 6 for reducing the step of the wire film 5 is formed (Step 6). Specifically, first, a Cu fine particle dispersion liquid in which Cu fine particles are dispersed in ethanol is applied onto the wiring film 5 while rotating the wafer W while maintaining the wafer W substantially horizontal. Here, since a step is formed on the surface of the wiring film 5, when the Cu fine particle dispersion is supplied to the surface of the wiring film 5, the Cu fine particle dispersion flows into the concave portion, and reaches the height of the convex portion.
  • the fine particle dispersion is accumulated. After the Cu fine particle dispersion liquid is stored up to the height of the convex portion, the wafer W is heated to evaporate ethanol. As a result, a Cu fine particle film 6 is formed on the wiring film 5.
  • the application of the Cu fine particle dispersion may be performed by dropping the Cu fine particle dispersion from a nozzle. By using the nozzle, the supply location and supply amount of the Cu fine particle dispersion can be easily controlled.
  • the Cu fine particles those having an average particle diameter of about 0.1 m or less are preferably used.
  • the heating of the wafer W is preferably performed at 450 ° C. or lower. It is preferable that the heating of the wafer W be performed at 450 ° C or less because, when the temperature of the wafer W exceeds 450 ° C, the performance of semiconductor elements such as transistors changes. Because it will do. Specifically, for example, when the semiconductor element is a transistor, if the temperature exceeds 450 ° C., the gate length changes due to diffusion of ions in the source region or the drain region, and the performance of the transistor decreases. This is because they will be transformed.
  • the wiring film 5 and the Cu fine particle film 6 excluding the portion in the wiring groove 2 are polished by CMP (step). 7). Specifically, while the wafer W is in contact with a polishing pad (not shown), the wafer W and the polishing pad are rotated, and a slurry (not shown) is supplied onto the wafer W. The wiring film 5 and the Cu fine particle film 6 are polished.
  • the polishing is not limited to the case of polishing with CMP, but may be polished by other methods. Other techniques include, for example, electropolishing.
  • the wafer W and the force sword electrode are immersed in an aqueous solution of copper sulfate so that the potential of the wafer W is higher than the potential of the force sword electrode (not shown).
  • a voltage is applied during.
  • the Cu fine particle film 6 for reducing the level difference of the wiring film 5 is formed on the wiring film 5, even if the wiring film 5 is subsequently polished by CMP, the wiring groove is formed.
  • the shaving of the wiring film 5 in 2 A can be sufficiently reduced. That is, although a step is formed on the surface of the wiring film 5, a Cu fine particle dispersion is applied on the wiring film 5 and ethanol is evaporated to form a Cu fine particle film 6 on the wiring film 5.
  • the step of the wiring film 5 is effectively reduced. Therefore, even when the substrate is polished by CMP, the wiring film 5 and the Cu fine particle film 6 are polished while maintaining a flat state. Therefore, scraping of the wiring film 5 in the wiring groove 2A can be reduced.
  • the Cu fine particle film 6 is formed on the wiring film 5, scratches on the wiring film 5 and the interlayer insulating film 1 can be reduced. That is, when the wiring film is polished by CMP in a state where the level difference of the wiring film is large, The wiring film and the interlayer insulating film are easily damaged. On the other hand, in the present embodiment, since the Cu fine particle film 6 is formed on the wiring film 5, the step of the wiring film 5 is effectively reduced. For this reason, even if it is polished by CMP thereafter, the wiring film and the inter-glove insulating film 1 are hardly damaged. Therefore, it is possible to reduce the damage of the wiring film 5 and the eyebrow insulating film 1.
  • the Cu fine particle dispersion is applied while rotating the wafer W while the wafer W is kept substantially horizontal, so that the level difference of the wiring film 5 can be effectively reduced.
  • the high position Cu fine particle dispersion flows into the low position by centrifugal force.
  • the height of the surface of the Cu fine particle dispersion can be made uniform. Therefore, the step of the wiring film 5 can be effectively reduced.
  • the wafer W is heated after supplying the Cu fine particle dispersion onto the wiring film 5, the evaporation of ethanol and the annealing of the wiring film 5 and the like can be performed at one time. . If annealing of the wiring film 5 is performed at a high temperature for a long time, it is preferable that the evaporation of the ethanol and the annealing of the wiring film 5 be performed separately.
  • the present invention is not limited to the description of the above embodiment, and the structure, the material, the arrangement of each member, and the like can be appropriately changed without departing from the gist of the present invention.
  • the wiring film 5 is formed in the wiring groove 2, but the wiring film 5 may be formed in the via hole or the contact hole.
  • force s using Cu fine particles as metal fine particles, or other pure metal fine particles or alloy fine particles may be used.
  • other pure metal fine particles include Au fine particles, Ag fine particles, and Pt fine particles.
  • alloy particles such as Cu—Mg Examples include gold fine particles and Cu_Sn alloy fine particles.
  • alloy fine particles when alloy fine particles are used, disconnection of the wiring film 5 due to electromigration can be suppressed.
  • Cu—Mg alloy fine particles when Cu—Mg alloy fine particles are used as the alloy fine particles, when the Cu—Mg alloy fine particles are applied and heated, Mg is diffused into the wiring film 5. The Mg diffused into the wiring film 5 is interposed between Cu grains of the wiring film 5 and suppresses the movement of Cu atoms. Therefore, disconnection of the wiring film 5 due to electromigration can be suppressed.
  • ethanol is used as the solvent, but other alcohols may be used. Further, not only alcohol but also other volatile liquids may be used.
  • the Cu fine particle dispersion may be supplied by the force S for supplying the Cu fine particle dispersion by coating, or by another supply method.
  • Other supply methods include, for example, spraying.
  • the ethanol is evaporated by heating the wafer W, the ethanol may be evaporated by natural drying.
  • the wiring forming method according to the present invention can be used in the semiconductor manufacturing industry.

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Abstract

 表面に凹部又は開口部を有する基板上に金属膜を形成する。基板上に金属膜を形成した後、段差を有する金属膜上に金属微粒子分散液を塗布し、金属微粒子分散液に含まれる溶媒を蒸発させて、金属微粒子膜を形成する。その後、凹部内又は開口部内の部分を除いた金属膜及び金属微粒子膜を研磨により除去する。これにより、金属膜の段差を効果的に緩和することができ、凹部内或いは開口部内の金属膜の削れを低減させることができる。

Description

配線形成方法
技術分野
本発明は、 配線形成方法に関する。
背景技術
近年、 半導体装置の集積度向上により、 半導体装置を構成する配線の 微細化が進んでいる。 それに伴い、 微細加工技術及び信頼性確保が重要 書
な課題になっている。 この課題を解決する手段の一つと して、 配線溝を 有した層間絶縁膜上に配線膜を形成し、 その後配線溝内の部分を除いた 配線膜を除去して、配線を形成するダマシン法が注目されている。 現在、 このような配線膜を除去する方法と しては化学的機械的研磨 (C h e m i c a l M e c h a n i c a l P o l i s h i n g : CM P) 及び 電解研磨が利用されている。
ところで、 配線溝を有した層間絶縁膜上に配線膜を形成すると、 配線 膜の表面に段差が形成される。 具体的には、 幅が大きい配線溝上の配線 膜には凹部が形成され、 幅が小さい配線溝上の配線膜には凸部が形成さ れる。 そして、 このような段差が形成された状態で、 配線溝内の部分を 除いた配線膜を電解研磨により研磨すると、 幅が大きい配線溝内の配線 膜までもが削られてしまう という問題がある。 このような配線溝内の配 線膜の削れは、 配線抵抗がばらつく原因となるので、 低減させることが 好ましい。
現在、 配線膜の段差を緩和する方法と して、 特開 2 0 0 1 — 3 3 8 9 2 6号公報に CMPにより配線膜を研磨する方法及び配線膜を配線溝の 深さの 2倍以上の厚さに形成する方法が開示されている。
しかしながら、 C M Pによ り研磨する場合においても上記したような 問題が発生するので、 効果的に段差が緩和されず、 依然と して配線溝内 の配線膜までもが削られてしまう。 また、 配線膜を配線溝の深さの 2倍 以上の厚さに形成する場合であっても、 効果的に段差は緩和されず、 依 然と して配線溝内の配線膜までもが削られてしまう。 発明の開示
本発明は上記従来の問題を解決するためになされたものである。即ち、 金属膜の段差を効果的に緩和して、 凹部内或いは開口内の金属膜の削れ を低減させることができる配線形成方法を提供することを目的とする。 本発明の配線形成方法は、 表面に凹部又は開口部を有する基板上に金 属膜を形成する工程と、 金属膜上に金属微粒子を溶媒に分散させた金属 微粒子分散液を供給し、 溶媒を蒸発させて、 金属膜上に金属膜の段差を 緩和する金属微粒子膜を形成する工程と、 凹部内又は開口部内の部分を 除いた金属膜及び金属微粒子膜を除去する工程と、 を具備することを特 徴と している。 本発明の配線形成方法は、 金属膜上に金属膜の段差を緩 和する金属微粒子膜を形成する工程を備えているので、 凹部内又は開口 部内の部分を除いた金属膜及び金属微粒子膜を除去する前に金属膜の段 差を効果的に緩和することができる。 それ故、 凹部内又は開口部内の部 分を除いた金属膜及び金属微粒子膜を除去しても、 凹部内或いは開口内 の金属膜の削れを低減させることができる。
上記金属微粒子は、 金属膜を構成している金属と同一の金属を含んで いてもよい。 このような金属を金属微粒子に含ませることによ り、 配線 抵抗のばらつきを抑制することができる。
上記金属微粒子は、 前記金属膜を構成している金属と同一の金属と、 前記金属と異なる金属とから構成された合金を含んでいてもよい。 この ような合金を金属微粒子に含ませることにより、合金が金属膜に拡散し、 凹部内或いは開口内に残された金属膜のエレク ト口マイグレーションに よる断線を抑制することができる。
上記金属微粒子は、 平均粒径が 0 . 1 μ m以下であることが好ましい。 このような金属微粒子を使用することにより、 金属膜の段差を確実に緩 和することができる。
上記溶媒は、 揮発性液体を含んでいることが好ましい。 溶媒に揮発性 液体を含ませることにより、 溶媒を容易に蒸発させることができる。 上記金属微粒子分散液の供給は、 基板を略水平に維持し、 かつ基板を 回転させながら行われることが好ましい。 このよ うな方法で金属微粒子 分散液を供給することにより、 金属膜の段差を効果的に緩和することが できる。
上記金属微粒子分散液の供給は、 基板を略水平に維持し、 かつノズル から金属微粒子分散液を滴下させることにより行われてもよい。 このよ うな方法で金属微粒子分散液を供給することにより、 供給場所及び供給 量を容易に制御することができる。
上記溶媒の蒸発は、 基板を加熱することにより行われることが好まし レ、。 基板を加熱することによ り、 溶媒の蒸発のみならず、 金属膜等のァ ニールをも行う ことができる。
上記基板は半導体素子を備えており、 基板の加熱は基板の温度が 4 5 0 °C以下に維持された状態で行われることが好ましい。 基板の加熱をこ のような状態で行う ことにより、 半導体素子の性能の変化を抑制するこ とができる。
上記金属膜及び金属微粒子膜の除去は、化学的機械的研磨、 電解研磨、 或いはプラズマエッチングにより行われてもよい。 金属膜及び金属微粒 子膜の除去を化学的機械的研磨、 電解研磨、 或いはプラズマエッチング により行う場合であっても、 凹部内或いは開口内の金属膜の削れを低減 させることができる。 図面の簡単な説明
図 1は実施の形態に係る配線形成方法のフローを示したフローチヤ一 トである。
図 2 A〜図 2 Gは実施の形態に係る配線形成方法の各工程を模式的に 示した模式図である。 発明を実施するための最良の形態
図 1及び図 2 Aに示されるよ うに、 トランジスタ等のような半導体素 子 (図示せず) が形成された半導体ウェハ W (以下、 単に 「ウェハ」 と いう。) 上に化学気相成長法 (C h e m i c a l V a o r D e p o s i t i o n : CVD) によ り、 S i O Fの眉間絶縁膜 1 を形成する (ス テツプ 1 )。 なお、眉間絶縁膜 1 を S i O Fから構成する場合に限らず、 その他の低誘電率絶縁物から層間絶縁膜 1を構成してもよい。 その他の 低誘電率絶縁物と しては、 例えば、 S i O C、 或いは多孔質シリカ等が 挙げられる。
ウェハ W上に層間絶縁膜 1 を形成した後、 図 2 Bに示されるよ うに、 フォ ト リ ソグラフィ技術により層間絶縁膜 1に配線溝 2を形成する (ス テツプ 2 )。
具体的には、 まず、 ウェハ Wを回転させながら層間絶縁膜 1上に化学 増幅型のフォ トレジス トを塗布する。 フォ トレジス トを塗布した後、 所 定のパターンが形成されたマスクを使用して、 i線のよ うな紫外線或い は K r Fのような遠紫外線で露光する。 その後、現像液により現像して、 層間絶縁膜 1上にレジス トパターンを形成する。 層間絶縁膜 1上にレジ ス トパターンを形成した後、 レジス トパターンをマスクと して、 C F 4 或いは C H F 3のような C F系のガスにより層間絶縁膜 1 をドライエツ チングし、 層間絶縁膜 1に配線溝 2を形成する。 最後に、 層間絶縁膜 1 に配線溝 2を形成した後、 アツシングにより レジス トパターンを取り除 く。 なお、 本実施の形態では、 配線溝 2は幅の大きい配線溝 2 Aと幅の 小さい複数の配線溝 2 Bとから構成されている。
層間絶縁膜 1に配線溝 2を形成した後、 図 2 Cに示されるよ うに、 層 間絶縁膜 1上に、 スパッタ リ ング或いは C V Dによ り層間絶縁膜 1への C uの拡散を抑制するための T a Nのバリア膜 3を形成する (ステップ 3 )。 なお、 バリア膜 3を T a Nから構成する場合に限らず、 その他の物 質でバリア膜 3を構成してもよい。 その他の物質と しては、 例えば、 T a 、 T i N、 W N等が挙げられる。
層間絶縁膜 1上にバリア膜 3を約 3 0 n m形成した後、 図 2 Dに示さ れるように、 ノ リア膜 3上に、 スパッタリ ングによ り電解メ ツキ時に電 流を流すためのシード膜 4を形成する (ステップ 4 )。 なお、 シード膜 4 を C uから構成する場合に限らず、 その他の金属でシー ド膜 4を構成し てもよい。
バリア膜 3上にシード膜 4を約 1 0 0 n m形成した後、 図 2 Eに示さ れるように、 シード膜 4上に、 電解メ ツキにより C uの配線膜 5を形成 する (ステップ 5 )。 ここで、 シード膜 4上に配線膜 5を形成すると、 配 線膜 5の表面には段差が形成される。 具体的には、 配線溝 2 A上の配線 膜 5には凹部が形成され、 配線溝 2 B上の配線膜 5には凸部が形成され る。 なお、 配線膜 5を C uから構成する場合に限らず、 その他の金属か ら配線膜 5を構成してもよい。 その他の金属と しては、 例えば、 A u、 A g 、 P t、 及びそれらの合金等が挙げられる。 また、 電解メ ツキによ り配線膜 5を形成する場合に限らず、 その他の手法によって配線膜 5を 形成してもよい。 その他の手法と しては、 スパッタリ ング、 或いは C V D等が挙げられる。
シード膜 4上に配線膜 5を約 0 . 5 ~ l // m形成し、 かつ配線溝 2内 を配線膜 5を埋め込んだ後、 図 2 Fに示されるよ うに、 配線膜 5上に配 線膜 5の段差を緩和するための C u微粒子膜 6を形成する(ステップ 6 )。 具体的には、 まず、 ウェハ Wを略水平に維持した状態で、 ウェハ Wを 回転させながら配線膜 5上に C u微粒子をエタノールに分散させた C u 微粒子分散液を塗布する。 ここで、 配線膜 5の表面には段差が形成され ているので、 配線膜 5の表面に C u微粒子分散液を供給すると、 C u微 粒子分散液が凹部に流れ込み、 凸部の高さまで C u微粒子分散液が溜ま る。 C u微粒子分散液が凸部の高さまで溜められた後、 ウェハ Wを加熱 し、 エタノールを蒸発させる。 これにより、 配線膜 5上に C u微粒子膜 6が形成される。 なお、 C u微粒子分散液の塗布は、 ノズルから C u微 粒子分散液を滴下することにより行われてもよい。 ノズルを使用するこ とにより、 C u微粒子分散液の供給場所及び供給量を容易に制御するこ とができる。
C u微粒子と しては、 平均粒径が約 0 . 1 m以下のものを使用する ことが好ましい。 C u微粒子の平均粒径が約 0 . 以下のものが好 ましいと したのは、 平均粒径が約 0 . 1 // mを上回ると、 凹部に C u微 粒子が十分に入り込まないからである。 なお、 C u微粒子の平均粒径が 小さいほど充填率は高くなるので、 C u微粒子の平均粒径は小さいほど 好ましい。
ウェハ Wの加熱は、 4 5 0 °C以下で行われることが好ましい。 ウ ェハ Wの加熱を 4 5 0 °C以下で行う ことが好ましいと したのは、 ウェハ Wの 温度が 4 5 0 °Cを上回ると、 トランジスタ等の半導体素子の性能が変化 してしまうからである。 具体的には、 例えば半導体素子が トランジスタ の場合には、 4 5 0 °Cを上回ると、 ソース領域或いはドレイン領域のィ オンが拡散することによ りゲー ト長が変化し、 トランジスタの性能が変 ィ匕してしまうからである。
C u微粒子膜 6が形成された後、 図 2 Gに示されるように、 C M Pに より研磨して、 配線溝 2内の部分を除いた配線膜 5及び C u微粒子膜 6 を除去する (ステップ 7 )。 具体的には、 ウェハ Wを研磨パッ ド (図示せ ず) に接触させた状態で、 ウェハ W及び研磨パッ ドを回転させるととも にウェハ W上にスラリ (図示せず) を供給して、 配線膜 5及び C u微粒 子膜 6を研磨する。 なお、 C M Pで研磨する場合に限らず、 その他の手 法で研磨してもよい。 その他の手法と しては、 例えば電解研磨が挙げら れる。 電解研磨で研磨する場合には、 例えば硫酸銅水溶液にゥュハ Wを 浸漬させた状態で、 ウェハ Wの電位が力ソード電極 (図示せず) の電位 より高くなるようにウェハ Wと力ソード電極との間に電圧を印加する。 本実施の形態では、 配線膜 5上に配線膜 5の段差を緩和するための C u微粒子膜 6を形成しているので、 その後 C M Pで配線膜 5を研磨した 場合であっても、 配線溝 2 A内の配線膜 5の削れを十分に低減させるこ とができる。 即ち、 配線膜 5の表面には段差が形成されているが、 配線 膜 5上に C u微粒子分散液を塗布し、 エタノールを蒸発させて、 配線膜 5上に C u微粒子膜 6を形成しているので、 配線膜 5の段差が効果的に 緩和される。 このため、 その後 C M Pで研磨した場合であっても、 平坦 状態を維持しつつ配線膜 5及び C u微粒子膜 6が研磨される。 それ故、 配線溝 2 A内の配線膜 5の削れを低減させることができる。
本実施の形態では、配線膜 5上に C u微粒子膜 6を形成しているので、 配線膜 5及び層間絶縁膜 1の傷 (スクラッチ) を低減させることができ る。 即ち、 配線膜の段差が大きい状態で、 C M Pで配線膜を研磨すると、 配線膜及び層間絶縁膜に傷が付き易い。 これに対し、本実施の形態では、 配線膜 5上に C u微粒子膜 6を形成しているので、 配線膜 5の段差が効 果的に緩和される。 このため、 その後 C M Pで研磨した場合であっても、 配線膜及び眉間絶縁膜 1に傷が付き難い。 それ故、 配線膜 5及び眉間絶 縁膜 1の傷を低減させることができる。
本実施の形態では、 ウェハ Wを略水平に維持した状態で、 ウェハ Wを 回転させながら C u微粒子分散液を塗布しているので、 配線膜 5の段差 を効果的に緩和することができる。 即ち、 ウェハ Wを回転させながら C u微粒子分散液を塗布すると、 遠心力により高い位置に在る C u微粒子 分散液が低い位置に流れ込む。 その結果、 C u微粒子分散液の表面の高 さを均一にすることができる。 それ故、 配線膜 5の段差を効果的に緩和 することができる。
本実施の形態では、 配線膜 5上に C u微粒子分散液を供給した後、 ゥ ェハ Wを加熱しているので、 エタノールの蒸発と配線膜 5等のァニール とを一度に行うことができる。 なお、 配線膜 5のァニールを長時間高温 で行う場合には、 エタノールの蒸発と配線膜 5のァニールとを別々に行 うことが望ましい。
なお、本発明は上記実施の形態の記載内容に限定されるものではなく、 構造や材質、 各部材の配置等は、 本発明の要旨を逸脱しない範囲で適宜 変更可能である。 上記実施の形態では、 配線溝 2内に配線膜 5を形成し ているが、 ビアホール内或いはコンタク トホール内に配線膜 5を形成し てもよい。
上記実施の形態では、金属微粒子と して C u微粒子を使用している力 s、 その他の純金属微粒子、 或いは合金微粒子を使用してもよい。 その他の 純金属微粒子と しては、 例えば、 A u微粒子、 A g微粒子、 及び P t微 粒子等が挙げられる。 また、 合金微粒子と しては、 例えば C u— M g合 金微粒子、 C u _ S n合金微粒子等が挙げられる。 合金微粒子を使用し た場合には、 配線膜 5のエレク トロマイグレーショ ンによる断線を抑制 することができる。 例えば、 合金微粒子と して C u—M g合金微粒子を 使用した場合には、 C u— M g合金微粒子を塗布して、 加熱すると、 配 線膜 5中に M gが拡散する。 配線膜 5中に拡散した M gは、 配線膜 5の C uグレイ ン間に介在し、 C u原子の移動を抑制する。 それ故、 配線膜 5のエレク トロマイグレーションによる断線を抑制することができる。 上記実施の形態では、 溶媒と してエタノールを使用しているが、 その 他のアルコールを使用してもよい。 また、 アルコールに限らず、 その他 の揮発性液体を使用してもよい。
上記実施の形態では、塗布により C u微粒子分散液を供給している力 S、 その他の供給方法により C u微粒子分散液を供給してもよい。 その他の 供給方法と しては、 例えば、 噴霧等が挙げられる。 また、 ウェハ Wを加 熱してエタノールを蒸発させているが、 自然乾燥によりエタノールを蒸 発させてもよレ、。 産業上の利用可能性
本発明に係る配線形成方法は、 半導体製造産業において使用すること が可能である。

Claims

1 . 表面に凹部又は開口部を有する基板上に金属膜を形成する工程と、 前記金属膜上に金属微粒子を溶媒に分散させた金属微粒子分散液を供 給し、 前記溶媒を蒸発させて、 前記金属膜上に前記金属膜の段差を緩和 する金属微粒子膜を形成する工程と、
前記凹部内又は開口部内請の部分を除いた前記金属膜及び前記金属微粒 子膜を除去する工程と、
を具備することを特徴とする配線の形成方法。
2 . 前記金属微粒子は、 前記金属膜を構成している金属と同一の金属を 含んでいることを特徴とするクレーム 1記載囲の配線形成方法。
3 . 前記金属微粒子は、前記金属膜を構成している金属と同一の金属と、 前記金属と異なる金属とから構成された合金を含んでいることを特徴と するク レーム 1記載の配線形成方法。
4 . 前記金属微粒子は、 平均粒径が 0 . 1 / m以下であることを特徴と するクレーム 1記載の配線形成方法。
5 . 前記溶媒は、 揮発性液体を含んでいることを特徴とするク レーム 1 記載の配線形成方法。
6 . 前記金属微粒子分散液の供給は、 前記基板を略水平に維持し、 かつ 前記基板を回転させながら行われることを特徴とするク レーム 1記載の 配線形成方法。
7 . 前記金属微粒子分散液の供給は、 前記基板を略水平に維持し、 かつ ノズルから前記金属微粒子分散液を滴下させることにより行われること を特徴とするク レーム 1記載の配線形成方法。
8 . 前記溶媒の蒸発は、 前記基板を加熱することにより行われることを 特徴とするクレーム 1記載の配線形成方法。
9 . 前記基板は半導体素子を備えており、 前記基板の加熱は前記基板の 温度が 4 5 0 °C以下に維持された状態で行われることを特徴とするク レ ーム 8記載の配線形成方法。
1 0 . 前記金属膜及び前記金属微粒子膜の除去は、 化学的機械的研磨、 電解研磨、 或いはプラズマエッチングにより行われることを特徴とする ク レーム 1記載の配線形成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006068283A1 (en) * 2004-12-22 2006-06-29 Ebara Corporation Flattening method and flattening apparatus

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08181141A (ja) * 1994-12-21 1996-07-12 Yamaha Corp 配線形成法
JP2000223491A (ja) * 1999-01-29 2000-08-11 Ulvac Japan Ltd Cu薄膜形成法
JP2000306912A (ja) * 1999-04-23 2000-11-02 Ulvac Japan Ltd 金属薄膜形成法
JP2001254185A (ja) * 2000-03-13 2001-09-18 Vacuum Metallurgical Co Ltd 導電性金属薄膜の形成方法およびその方法に使用する導電性金属超微粒子分散物
JP2001284351A (ja) * 2000-03-29 2001-10-12 Hitachi Ltd 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08181141A (ja) * 1994-12-21 1996-07-12 Yamaha Corp 配線形成法
JP2000223491A (ja) * 1999-01-29 2000-08-11 Ulvac Japan Ltd Cu薄膜形成法
JP2000306912A (ja) * 1999-04-23 2000-11-02 Ulvac Japan Ltd 金属薄膜形成法
JP2001254185A (ja) * 2000-03-13 2001-09-18 Vacuum Metallurgical Co Ltd 導電性金属薄膜の形成方法およびその方法に使用する導電性金属超微粒子分散物
JP2001284351A (ja) * 2000-03-29 2001-10-12 Hitachi Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006068283A1 (en) * 2004-12-22 2006-06-29 Ebara Corporation Flattening method and flattening apparatus

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