TWI446486B - 在介電質層中產生氣隙以減少ｒｃ延遲之方法與設備 - Google Patents

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Description

在介電質層中產生氣隙以減少RC延遲之方法與設備
本發明的實施例一般涉及積體電路的製造。更具體地，本發明的實施例係涉及用於形成包括具有低介電常數之介電材料的多層互聯結構的方法。
自從幾十年前首次提出積體電路以來，積體電路幾何結構在尺寸上已經急劇降低。此後，積體電路遵循了兩年/一半尺寸的規則(通常稱作摩爾定律，Moore’s Law)，這意味著晶片上的元件數量每兩年增加一倍。現在的製造設備是具有0.1μm特徵尺寸的常規製造裝置，而未來的設備馬上將是具有甚至更小特徵尺寸的製造裝置。
由於相鄰金屬線之間的電容耦合必須被降低以進一步降低積體電路上元件的尺寸，因此元件幾何尺寸的不斷降低已經對具有低介電常數(k)值的膜產生需求。例如，互補型場效應電晶體(CMOS,complementary field-effect transistor)元件的縮放(scaling)需要後段製程(BEOL,Back-End-Of-the-Line)互聯中電阻電容(RC,resistive capacitive)延遲的持續降低。為了滿足該需求，用在BEOL中的絕緣層的介電常數必須進一步降低。
在過去的10-15年裏，半導體產業在降低絕緣層介電常數方面經歷了多個周期，從使用具有k=4.2的純二氧化矽(SiO2 )到今天的多孔碳摻雜的氧化矽膜，其包括矽、碳、氧和氫(通常稱作SiCOH)，k=2.4。常規技術通常使用兩種方法降低k值：(1)添加碳到SiO2 矩陣中，以及(2)增加孔隙率。但是這些降低k值的方法導致與SiO2 相比較低的機械特性，這些低機械特性諸如低模量(modulus)和低硬度使得在雙鑲嵌流程中難以將這種膜與金屬線例如銅線結合到一起，雙鑲嵌通常用在形成BEOL互聯中。此外，未來技術(32nm節點和以下)將需要在SiCOH膜中更高的孔隙率。但是，具有高孔隙率之損失機械特性將意味著對於這種類型膜的k下限為～2.0。
因此考慮到積體電路特徵尺寸的持續降低和常規方法中現存的問題，對於形成具有低於2.0介電常數的介電層的方法仍存在需求。
本發明主要提供一種用於在互聯材料中於導線周圍之介電層中形成氣隙的方法。
一個實施例提供了一種用於形成半導體結構的方法，包括在基板上沈積第一介電層；在第一介電層中形成溝槽；用導電材料填充溝槽；平坦化導電材料以暴露出第一介電層；在導電材料和暴露出的第一介電層上沈積介電阻擋膜；在介電阻擋膜上方沈積硬遮罩層；在介電阻擋膜和硬遮罩層中形成圖案，以暴露出基板的所選區域；氧化在基板所選區域中第一介電層的至少一部分；去除第一介電層的氧化部分，以在導電材料周圍形成倒轉溝槽；以及在倒轉溝槽中沈積第二介電材料的同時，於倒轉溝槽中形成氣隙。
在另一實施例中，多孔介電材料用於形成溝槽，電子束處理用於氧化多孔介電材料。
另一實施例提供了一種用於形成具有氣隙之介電結構的方法，包括：在基板上沈積第一介電層；在第一介電層上沈積第二介電層；在第一和第二介電層中形成溝槽通孔結構，其中通孔形成在第一介電層中，而溝槽形成在第二介電層中；用導電材料填充溝槽通孔結構；平坦化導電材料以暴露出第二介電層；在導電材料和暴露出的第二介電層上沈積介電阻擋膜；在介電阻擋膜和硬遮罩層中形成圖案，以暴露出基板的所選區域；去除在基板所選區域中的第二介電層，以在填充於溝槽中的導電材料周圍形成倒轉溝槽；以及在倒轉溝槽中沈積介電材料的同時在倒轉溝槽中形成氣隙。
本發明的實施例提供了在導線之間形成氣隙的方法以降低介電常數k，並降低BEOL互聯中的RC延遲。
本發明的實施例提供了在製造互連期間在溝槽平面形成氣隙的方法。該方法包括在多孔低k介電材料中形成導線，然後去除部分多孔低k介電材料以在導線周圍產生溝槽，以及在導線周圍的溝槽中形成氣隙，同時在其中沈積不均勻的介電材料。根據在介電材料中的氣隙部分，介電材料的介電常數可降低約25%至約50%。本發明的方法可擴展多孔低k介電材料的應用以製造具有22nm和更小臨界尺寸的元件。由於形成氣隙的步驟容易結合到鑲嵌製程的流程中，因此該方法可用於任一溝槽層且可經濟地實施。
第1圖是根據本發明一個實施例示出在互聯中形成氣隙的方法100的流程圖。BEOL互聯通常包括多層互聯結構，典型地包括導電材料和電介質之交替的溝槽層和通孔層。溝槽層通常是指具有導線形成於其中的介電膜。通孔層是具有小金屬通孔的介電層，該金屬通孔提供從一個溝槽層到另一個溝槽層的電路徑。該方法100可用在任一層互聯中。
在方法100的步驟110中，在低k多孔介電材料中形成具有金屬結構的溝槽層。溝槽層可通過自身形成，例如形成在於半導體基板中形成的元件的接觸層上方。在其他情況下，溝槽層可使用任何合適的處理順序與通孔層一起形成，例如通常使用的鑲嵌製程。溝槽層通常由低k介電基質形成，其對於隨後的氣隙形成是可去除的。在一個實施例中，通孔層也形成在低k介電層中，如第2A圖中示出的處理順序110中所示。在另一實施例中，通孔層形成在不同的介電材料中，如第2B圖中示出的處理順序110b所示的。
在形成溝槽層之後，所選部分低k多孔介電層被去除以使倒轉溝槽形成在溝槽層中的金屬結構周圍，如步驟130中所示。在一個實施例中，多孔低k介電材料可通過氧化受控制厚度的低k介電層之後進行濕蝕刻步驟去除，如第3A圖的處理順序130a中所示。在另一實施例中，當溝槽層和下方的通孔層形成在不同介電材料中時，在介電層中低k多孔材料的所選區域可通過遮蔽(masked)的蝕刻處理去除，如第3B圖中所示的處理順序130b所示。
在去除溝槽層中的所選部分多孔低k介電材料之後，氣隙可通過沈積介電材料的非共形層形成在倒轉溝槽中，如第1圖的步驟150所示。在一個實施例中，氣隙可通過沈積介電阻擋層的非共形層形成，如第4A圖的處理順序150a中所示的。在另一實施例中，可在用層間介電材料填充倒轉溝槽的同時形成氣隙，如第4B圖中的處理順序150b中所示。
一旦形成了氣隙，就完成了溝槽層的製造，可沈積新一層的低k多孔介電材料且在溝槽層上直接或間接固化，如第1圖的步驟170中所示。
在步驟180中，具有金屬結構的新溝槽通孔層可形成在新一層的低k介電材料之中。如果需要的話可使用步驟130和150將氣隙形成在新的低k多孔介電材料中。
可使用方法100將氣隙形成在介電層中。對於步驟110、130、150使用不同處理順序的組合可得到不同實施例。以下描述四個示範性實施例。
實施例1
第5A-5G圖示意性示出了根據本發明一個實施例的具有氣隙的基板疊層200a的形成。基板疊層200a使用第2A圖的處理順序110a、續以第3A圖的處理順序130a、接著以第4A圖的處理順序150a之順序形成。
參考第5A圖，通孔層202和溝槽層203形成在預先存在層201上，層201包括導線210。第2A圖示出了可用於形成所示的通孔層202和溝槽層203的步驟110。
在處理順序110a的步驟111中，介電阻擋膜211整個沈積在預先存在層201的上方。介電阻擋膜211配置為防止導電材料例如導線210的金屬材料擴散到隨後的介電層中。介電阻擋膜211一般包括阻擋介電材料諸如氮化矽、碳氧化矽、非晶的氫化碳化矽或氮摻雜的碳化矽(BLOkTM )。
在步驟112中，多孔低k介電材料212形成在介電阻擋膜211上方。多孔低k介電材料212具有足以形成通孔層202和溝槽層203的厚度。形成多孔低k介電材料212通常包括沈積還含有不穩定的有機基團的含矽/氧材料，以及固化含矽/氧材料以形成均勻分散在層中的微觀氣囊(gas pocket)。固化多孔低k材料212t可包括電子束(e-束)處理、紫外線(UV)處理、熱退火處理(在不存在電子束和/或UV處理的情況下)及其組合。
多孔低k介電材料212通常具有低於2.5的介電常數。形成多孔低k介電材料212的示範性方法的詳細描述可在美國專利申請公開案No.2005/0233591中找到，其標題為“促進多孔低k膜與下方的阻擋層的黏著性的技術(Techniques Promoting Adhesion of Porous Low K Film to Underlying Barrier Layer)”，在此引入其內容作為參考。
在步驟113中，溝槽通孔結構形成在多孔低k介電材料212中。溝槽通孔結構包括在通孔204上方形成的溝槽205且可使用鑲嵌方法形成。在一個介電層中形成溝槽通孔結構的示範性方法可在美國專利申請案No.6,753,258中找到，其標題為“用於雙鑲嵌結構的集成方案(Integration Scheme for Dual Damascene Structure)”，在此引入其內容作為參考。
在步驟114中，金屬擴散阻擋層213在溝槽通孔結構表面上形成為襯墊。金屬擴散阻擋層213配置為防止隨後沈積在溝槽中的金屬線和附近的介電結構之間的擴散。金屬擴散阻擋層213可包括鉭(Ta)和/或氮化鉭(TaN)。
在步驟115中，溝槽通孔結構填充有包括一種或多種金屬的導線214。在一個實施例中，可進行濺鍍步驟以從溝槽通孔結構的整個或部分底壁去除金屬擴散阻擋層213，以使導線214與預先存在層201的導線210直接接觸。沈積導線214可包括形成導電種晶層和在導電種晶層上沈積金屬。導線214可包括銅(Cu)、鋁(Al)或具有所需導電性的任何合適的材料。
在步驟116中，在導線214和金屬擴散阻擋層213上進行化學機械拋光(CMP)製程以使多孔低k介電材料212暴露在基板疊層200a的頂面215上，如第5A圖中所示。
一旦形成通孔層202和溝槽層203，在溝槽層203中的部分多孔低k介電材料212可去除以使氣隙形成在導線214之間。
在第3A圖中示出的處理順序130a可用於去除多孔低k介電層212。
在步驟131中，緻密介電阻擋膜216沈積在頂面215上方，如第5B圖中所示。緻密介電阻擋膜216配置為在後續製程中防止導線214中的金屬諸如銅擴散到導線214中或者濕蝕刻化學試劑遷移到導線214中。緻密介電阻擋層216可包括薄的低k介電阻擋膜，諸如碳化矽(SiC)、氮碳化矽(SiCN)、氮化硼(BN)、硼氮化矽(SiBN)、硼碳氮化矽(SiBCN)或其組合。
在步驟133中，硬遮罩層217沈積在緻密介電阻擋膜216上方，如第5B圖中所示。硬遮罩層217配置為在熱處理中提供基板疊層的圖案化。硬遮罩層217可包括矽氧化物。
在步驟135中，圖案219利用光阻218形成在硬遮罩層217和緻密的介電阻擋層216中，如第5B圖中所示。圖案219僅暴露出需要氣隙的部分基板。希望在通過導線緊密包封的區域中形成氣隙。在一個實施例中，氣隙可形成在相鄰導線214之間的距離在約100nm至約200nm之間的區域中。
在步驟137中，對由硬遮罩層217暴露的低k介電材料212進行氧化處理，如第5C圖中所示。在一個實施例中，通過在惰性氣體和/或氧氣環境中使用電子束(E束)將能量分配到多孔低k介電材料212中，進行氧化處理。E束處理過的多孔介電材料220具有增加的濕蝕刻速率且可選擇性去除。實驗已經示出根據本發明實施例的E束處理可增加低k多孔介電材料212的濕蝕刻速率(wet etching rate,WER)約100倍。例如，在UV固化之後(這在電介質中形成了奈米尺寸的氣泡)在100:1稀釋的氫氟酸(DHF)溶液中，多孔低k介電材料的蝕刻速率為約0.219/分鐘。E束處理之後在100:1稀釋的氫氟酸(DHF)溶液中，相同材料具有的蝕刻速率為約30/分鐘。因此，將所選部分暴露到E束處理之後多孔低k介電材料212可使用濕蝕刻處理選擇性去除。
E束處理裝置通常包括真空室、大面積陰極、待處理的位於無場區中的靶或基板、以及設置在靶和陰極之間的陽極，其與陰極的距離小於自其射出之電子的平均自由徑長度。E束裝置還包括連接到陰極的高壓電源和連接到陽極的低壓電源。
在處理期間，在陰極和靶之間的間隙中的氣體可離子化以啟動電子發射。這係因自然產生的伽馬射線而發生，或者通過高壓火花隙(spark gap)替代地由人工啟動室內的發射。一旦發生這種最初的離子化，則正離子就通過施加到陽極的小量負電壓吸引到陽極。這些正離子傳送到陰極和陽極之間的加速場區域中，且因施加到陰極的高壓而加速到陰極表面。一旦撞擊陰極表面，這些高能量離子就產生向回加速到陽極的次級電子。這些電子中的一些(幾乎垂直於陰極表面運行的那些)撞擊陽極，但是很多穿過了陽極且繼續前往靶，由此，對基板進行E束處理。對E束處理的裝置和方法的詳細描述可在美國專利No.6,936,551中找到，其標題為“用於製造積體電路元件之E束處理的方法和裝置(Method and Apparatus for E-beam Treatment Used to Fabricate Integrated Circuit Devices)”，在此引入其內容作為參考。E束處理可在EBkTM 電子束室中進行，其可從加州Santa Clara的應用材料公司獲得。
E束處理可在惰性環境中進行，諸如氬。在另一個實施例中，E束處理也可在氧氣環境中進行，例如在純氧或惰性氣體和氧氣混合物的環境中。
本發明的一個實施例包括控制E束處理過之多孔介電層220的深度。E束處理過之多孔介電層220的深度通過入射電子在被吸收之前穿透到介電層中的深度確定。該深度通常取決於很多因素(包括正被處理的特定材料)。其中最關鍵的一個是通過加速電壓所決定的電子束能量。本發明的一個實施例中，E束處理的深度可使用以下等式控制：
其中Depth 是單位為埃的處理深度，Vacc 是施加到陰極而單位為keV的電壓，a是常數，以及ρ是單位為gm/m3 之正處理的膜密度。在一個實施例中，對於具有介電常數k=2.35和密度ρ=1.08gm/m3 的多孔低k介電材料212，處理深度可使用a=1.08計算。
可選地，氧化製程可通過將所選區域暴露到惰性氣體和、或氧氣環境中而執行。
在可選步驟139中，自對準帽蓋層221形成在導線214上，如第5D圖中所示。自對準帽蓋層可利用無電鍍沈積形成且只形成在導線214暴露的表面上。自對準帽蓋層221可配置為阻擋層以保護導線214不受用在氣隙形成中之濕蝕刻化學試劑的影響，以及防止橫跨導線210上表面之各物種(species)的擴散。自對準帽蓋層221可防止銅和氧的擴散。由於導線214包括銅，自對準帽蓋層221可包括含有鈷(Co)、鎢(W)、或鉬(Mo)、磷(P)、硼(B)、錸(Re)及其組合的各種成分。形成自對準帽蓋層221的詳細描述可在美國專利公開案No.2007/0099417標題為“與低k層間金屬電介質和蝕刻終止層結合使用的在無電鍍Co合金膜上粘附和最小化氧化(Adhesion and Minimizing Oxidation on Electroless Co Alloy Films for Integration with Low k Inter-Metal Dielectric and Etch Stop)”中找到，在此引入其內容作為參考。
在步驟141中，E束處理過的多孔介電層220和硬遮罩層217使用濕蝕刻化學試劑去除，如第5E圖中所示。濕蝕刻化學試劑可以是DHF溶液。也可使用其他的濕蝕刻化學試劑諸如緩衝氫氟酸(BHF，NH4 F+HF+H2 O)。示範性蝕刻方法可在美國專利No.6,936,183標題為“蝕刻微結構的蝕刻製程(Etch Process for Etching Microstructures)”中找到，在此引入其內容作為參考。在去除E束處理過的多孔介電層220之後在導線214之間形成倒轉溝槽222。
用於固化和蝕刻的實例
銅導線形成在氮摻雜的二氧化矽層中。銅導線沈積在深度為約257nm的溝槽中。相鄰導線之間的距離為約88nm。在CMP和遮罩之後，氮摻雜的二氧化矽層通過150劑量的電子束固化。在電子束固化期間，以約50sccm的流速將氬流入到處理室中。用水/HF比率為100:1的稀釋HF的蝕刻溶液處理固化的結構。1分鐘濕蝕刻之後蝕刻深度為約150nm，在2分鐘濕蝕刻之後為約180nm，以及3分鐘濕蝕刻之後為約190nm。
在形成倒轉溝槽222之後，可在倒轉溝槽222中填充一種或多種具有氣隙的介電材料。第4A圖中示出的處理順序150a可用於填充倒轉溝槽222以及形成氣隙。
在步驟151中，倒轉溝槽222填充有介電阻擋層223。在沈積介電阻擋層223期間均勻形成氣隙224且將氣隙密封在倒轉溝槽222中。由於沈積製程的非共形性導致氣隙224形成在倒轉溝槽222中，其中與倒轉溝槽222入口附近的沈積速率相比，在側壁上的沈積速率相對較慢，以在倒轉溝槽222被填充且於其中形成氣隙224之前“夾斷(pinching off)”入口。
在一個實施例中，介電阻擋層223與介電阻擋層216相同或相似。在夾斷之前介電阻擋層223一般覆蓋倒轉溝槽222的側壁，以提供抵抗導線214擴散的阻擋層。
介電阻擋層223可使用PECVD形成。介電阻擋層223的沈積製程受到控制，以便在夾斷之前覆蓋倒轉溝槽222的底部和側壁，且在高度方向上氣隙均勻分佈，以使隨後的CMP處理不會破壞氣隙224。在一個實施例中，製程可通過調整室壓力和/或在電漿產生時的偏置功率控制。在另一個實施例中，可通過調整倒轉溝槽的形狀和/或高寬比來調整製程以控制氣隙224的位置。
介電阻擋層223可包括緻密低k(k=5)的阻擋介電層。在介電阻擋層223中存在氣隙224降低了導線214之間介電材料的有效介電常數，因而降低了導線214間的電容。第10圖示意性示出了具有有效介電常數的氣隙部分和具有k=5.1之阻擋介電層的電容減低比率的關係。其示出了，通過在導線214之間的介電阻擋層223中引入約38%的氣隙，有效介電常數被降低至2且電容降低約58%。
在步驟153中，對介電阻擋層223進行CMP處理以去除多餘材料和實現平坦頂表面225，用於隨後的溝槽和通孔層，如第5F圖中所示。在一個實施例中，介電阻擋層223可被平坦化以在溝槽層203頂表面215上方具有所需厚度，以使介電阻擋層223提供用於隨後層間介電層的阻擋層，以抵抗在溝槽層203中的導線214。在一個實施例中，在侵入到氣隙224之前就終止平坦化。為了避免增加基板疊層的厚度，希望控制氣隙224的高度。
參考第5G圖，新的層間介電層226例如新的多孔低k介電層沈積在介電阻擋層223的頂面225上，如第1圖的步驟170中所述。通孔層227和溝槽層228順序形成在新的層間介電層226中。溝槽230和通孔229此時填充有導電材料。如果需要的話在溝槽層228上進行一新的氣隙形成周期。
應當注意，使用本發明的方法產生的氣隙沒有未接地通孔(unlanded via)的問題，如第5G圖中所示。通孔229不完全位於溝槽層203導線214上。部分通孔229與多孔低k介電材料212接觸。但是，由於氣隙僅形成在所選區域中，因此在通孔229的未接地(unlanded)部分和氣隙224之間的接觸是可避免的。
實施例2
第6A-6C圖示意性示出了根據本發明一個實施例形成具有氣隙的基板疊層200b。基板疊層200b使用第2A圖的處理順序110a形成，之後是第3A圖的處理順序130a，之後是第4B圖的處理順序150b。基板疊層200b的處理順序與形成氣隙之前基板疊層200a的處理順序類似且於第5A-5D圖中示出。
在形成倒轉的溝槽222之後，在倒轉溝槽222中填充一種或多種具有氣隙的介電材料。於第4B圖中示出的處理順序150b可用於填充倒轉溝槽222和形成氣隙。
在步驟155中，倒轉溝槽222以介電阻擋材料240的薄層作為襯墊，如第6A圖中所示。在一個實施例中，介電阻擋材料240與介電阻擋層216相同或相似。介電阻擋材料240通常覆蓋倒轉溝槽222的側壁，以提供抵抗導線214之擴散的阻擋層，以用於後續的介電材料。
在步驟157中，倒轉溝槽222填充有層間介電材料241，如第6B圖中所示。在沈積層間介電材料241期間在倒轉溝槽222中均勻形成且密封氣隙242。由於非共形沈積製程，氣隙242形成在倒轉溝槽222中，其中與倒轉溝槽222入口附近的沈積速率相比，側壁上的沈積速率相對較低，以在倒轉溝槽222被填充且在其中形成氣隙242之前夾斷入口。
層間介電層241可使用PECVD沈積。控制層間介電層241的沈積過程，以使氣隙由倒轉溝槽222入口附近的夾斷作用形成。在一個實施例中，氣隙242在高度方向上是均勻的以使隨後的CMP處理不破壞氣隙242。在一個實施例中，製程可通過調整在電漿產生中的室壓和/或偏置功率控制。在另一實施例中，製程可通過調整倒轉溝槽的形狀和/或高寬比調整以控制氣隙242的位置。形成層間介電層242的詳細描述可在美國專利No.6,054,379中找到，其標題為“沈積具有有機矽烷的低k電介質的方法(Method of Depositing a Low K Dielectric with Organo Silane)”，在此引入其內容作為參考。
層間介電材料241可包括低k(k=2.5)的介電材料。在層間介電層241中存在氣隙242降低了在導線214之間介電材料的有效介電常數，進而降低了導線214之間的電容。第11圖示意性示出了具有有效介電常數的氣隙部分和具有k=2.5之層間介電層的電容減低比率的關係。其示出了，通過在導線214之間的層間介電層241中引入約17%的氣隙，有效介電常數被降低至2且電容降低約20%。
在步驟159中，在層間介電層241上進行CMP以去除多餘的材料和獲得用於隨後製程的平坦頂表面243，如第6B圖中所示。在一個實施例中，可平坦化層間介電層241以在溝槽層203之頂表面215上方具有所需厚度，從而在層間介電層241中形成隨後的通孔層。在一個實施例中，在侵入到氣隙242中之前終止平坦化。為了避免增加極板疊層的厚度，希望控制氣隙242的高度。該實施例中，由於層間介電層214具有通孔層的厚度公差(thickness allowance)，因此氣隙242的頂部處於較溝槽層203之頂表面215高的位置。
參考第6C圖，新的多孔低k介電層246沈積在層間介電層241的頂表面243上。通孔層244形成在層間介電層241中和溝槽層245形成在新的多孔介電層246中。溝槽通孔結構此時可填充有導電材料。如果需要的話在溝槽層245上進行一新的氣隙形成週期。
實施例3
第7圖和第8A-8B圖示意性示出了根據本發明一個實施例形成具有氣隙的極板疊層200c。基板疊層200c使用第2B圖的處理順序110b形成，之後是第3A圖的處理順序130a，之後是第4B圖的處理順序150b。
參考第7圖，通孔層250和溝槽層251形成在預先存在層201上，其包括導線210。第2B圖示出了一個處理順序110b，其可用於形成如所示出的通孔層250和溝槽層251。
在處理順序110b的步驟120中，介電阻擋膜252沈積在預先存在層201的整個上方。介電阻擋膜252配置為防止導電材料諸如用於導線210的金屬擴散到隨後的介電層中。介電阻擋膜252通常包括阻擋介電材料諸如氮化矽、碳氧化矽(silicon oxycarbide)或非晶氫化的碳化矽(BLOkTM )。
在步驟121中，層間介電材料253沈積在介電阻擋膜252上方。層間介電材料253具有足以在其中形成通孔層250的厚度。層間介電材料253可包括碳摻雜的二氧化矽或氮摻雜的二氧化矽。用於形成層間介電層253的具體描述可在美國專利No.6,054,379中找到，其標題為“用於沈積具有有機矽烷的低k電介質的方法(Method of Depositing a Low K Dielectric with Organo Silane)”，在此通過參考將其並入本文。
在步驟122中，多孔低k介電材料254形成在層間介電層253上方。多孔低k介電材料254具有足以在其中形成溝槽層251的厚度。
在步驟123中，溝槽通孔結構形成在層間介電材料253和多孔低k介電材料254中。
在步驟124中，金屬擴散阻擋層255在溝槽通孔結構的表面上作為襯墊。金屬擴散阻擋層255係配置成用以防止後續沈積在溝槽中的金屬線和附近的介電結構之間的擴散。金屬擴散阻擋層255可包括鉭(Ta)和/或氮化鉭(TaN)。
在步驟125中，溝槽通孔結構填充有包括一種或多種金屬的導線256。
在步驟126中，在導線256、金屬阻擋層255上進行CMP處理，以使多孔低k介電層254暴露在頂表面257上，如第7圖中所示。
一旦形成通孔層250和溝槽層251，溝槽層251中的多孔低k介電層254部分就被去除，以便通過經由在介電阻擋層258和硬遮罩層259中形成的圖案使用E束處理，在導線256之間形成氣隙。在第3A圖中示出的處理順序130a可用於去除多孔低k介電層254，以形成如第8A圖中所示的倒轉溝槽260。
在形成倒轉溝槽260之後，就使用第4A圖中示出的處理順序150a或者第4B圖中示出的處理順序150b形成氣隙263。第8B圖示出了使用第4B圖中示出的處理順序150b形成的氣隙263。介電阻擋層261的薄層在倒轉溝槽260中作為襯墊。由於層間介電層262的沈積處理是非共形的，因此氣隙263形成在倒轉溝槽260中，其中在側壁上的沈積速率與倒轉溝槽260的入口附近的沈積速率相比相對較低，以在填充倒轉溝槽260之前“夾斷”入口。
實施例4
第7圖和第9A-9B圖示意性示出了根據本發明形成具有氣隙的極板疊層200d。
如第7圖中所示，通孔層250和溝槽層251使用第2B圖的處理順序110b形成。通孔層250基於層間介電層253上。溝槽層251基於多孔低k介電層254上。
由於層間介電層253和多孔低k介電層254的特性差異，層間介電層253用作蝕刻停止層，同時去除多孔低k介電層254以形成倒轉的溝槽270，如第9A圖中所示，如處理順序130b中的步驟143中描述的。倒轉溝槽270可使用遮蔽的乾蝕刻處理形成，以去除在所選區域中的任何多孔低k電介質254。
在形成倒轉溝槽270之後，氣隙272可使用第4A圖中示出的或處理順序150a或者第4B圖中示出的處理順序150b。第9B圖示出了由於層間介電層271的非共形沈積製程，導致的在倒轉溝槽270中形成的氣隙272，其中在側壁上的沈積速率與倒轉溝槽270入口附近的沈積速率相比相對較慢，從而在填充倒轉溝槽270之前“夾斷”入口。
在另一實施例中，氣隙可形成在具有傾斜側壁的溝槽中以利於形成氣隙。例如，可在形成氣隙的同時在入口窄於底部的溝槽中填充介電材料。涉及到在具有傾斜側壁的溝槽中形成氣隙之具體描述可在於2007年10月9日提交的美國專利申請序號No.--(代理卷號No.12054)中找到，其標題為“多層互聯結構中形成氣隙的方法(Method for Forming an Air Gap in Multilevel Interconnect Structures)”，在此引入其內容作為參考。
雖然前述內容直接涉及到本發明的實施例，但是還可設計出本發明其他的和進一步的不超出其基本範圍的實施例，且其範圍通過以下的申請專利範圍進行限定。
100．．．方法
110．．．步驟
110a．．．處理順序
110b．．．處理順序
111．．．步驟
112．．．步驟
113．．．步驟
114．．．步驟
115．．．步驟
116．．．步驟
120．．．步驟
121．．．步驟
122．．．步驟
123．．．步驟
124．．．步驟
125．．．步驟
126．．．步驟
130．．．步驟
130a．．．處理順序
130b．．．處理順序
131．．．步驟
133．．．步驟
135．．．步驟
137．．．步驟
139．．．步驟
141．．．步驟
150．．．步驟
150a．．．處理順序
150b．．．處理順序
151．．．步驟
153．．．步驟
155．．．步驟
157．．．步驟
159．．．步驟
170．．．步驟
180．．．步驟
200a．．．基板疊層
200b．．．基板疊層
200c．．．基板疊層
200d．．．基板疊層
201．．．預先存在層
202．．．通孔層
203．．．溝槽層
204．．．通孔
205．．．溝槽
210．．．導線
211．．．介電阻擋膜
212．．．多孔低k介電材料
212t．．．多孔低k材料
213．．．金屬擴散阻擋層
214．．．導線
215．．．頂面
216．．．緻密介電阻擋膜
217．．．硬遮罩層
218．．．光阻
219．．．圖案
220．．．E束處理過的多孔介電材料
221．．．自對準帽蓋層
222．．．倒轉溝槽
223．．．介電阻擋層
224．．．氣隙
225．．．頂表面
226．．．層間介電層
227．．．通孔層
228．．．溝槽層
229．．．通孔
230．．．溝槽
240．．．介電阻擋材料
241．．．層間介電材料
242．．．氣隙
243．．．頂表面
244．．．通孔層
245．．．溝槽層
246．．．多孔介電層
250．．．通孔層
251．．．溝槽層
252．．．介電阻擋膜
253．．．層間介電材料
254．．．多孔低k介電材料
255．．．金屬擴散阻擋層
256．．．導線
257．．．頂表面
258．．．介電阻擋層
259．．．硬遮罩層
260．．．倒轉溝槽
261．．．介電阻擋層
262．．．層間介電層
263．．．氣隙
270．．．倒轉溝槽
271．．．層間介電層
272．．．氣隙
因此，為了可以詳細理解本發明的以上所述特徵，下面將參照附圖中示出的實施例，對本發明的以上簡要敘述進行更具體的描述。然而，應注意附圖僅示出了本發明的典型實施例，且由於本發明可允許其他等效實施例，因此不應認為其限制了本發明的範圍。
第1圖是示出根據本發明一個實施例用於在互聯中形成氣隙的方法的流程圖；
第2A圖是示出根據本發明一個實施例用於形成溝槽通孔結構的處理順序的流程圖；
第2B圖是示出根據本發明另一個實施例用於形成溝槽通孔結構的處理順序的流程圖；
第3A圖是示出根據本發明一個實施例用於去除部分介電材料的處理順序的流程圖；
第3B圖是示出根據本發明另一實施例用於去除部分介電材料的處理順序的流程圖；
第4A圖是示出根據本發明一個實施例用於形成具有氣隙的介電層的處理順序的流程圖；
第4B圖是示出根據本發明另一實施例用於形成具有氣隙的介電層的處理順序的流程圖；
第5A-5G圖示意性示出了根據本發明一個實施例形成具有氣隙的基板疊層；
第6A-6C圖示意性示出了根據本發明另一實施例形成具有氣隙的基板疊層；
第7圖示意性示出了使用第2B圖的處理順序所形成的具有溝槽通孔結構的基板疊層。
第8A-8B圖示意性示出了根據本發明一個實施例具有氣隙的基板疊層的形成。
第9A-9B圖示意性示出了根據本發明一個實施例具有氣隙的基板疊層的形成。
第10圖示意性示出了具有有效介電常數的氣隙部分和k=5.1之阻擋介電層的電容減低比率之關係。
第11圖示意性示出了具有有效介電常數的氣隙部分和k=2.5之阻擋介電層的電容減低比率之關係。
為了便於理解，可能的情況下，已經使用相同圖示表示圖中共用的相同的元件。將預期在一個實施例中公開的元件可有利地用在其他實施例中而不需特別說明。
201．．．預先存在層
202．．．通孔層
203．．．溝槽層
204．．．通孔
210．．．導線
211．．．介電阻擋膜
212．．．多孔低k介電材料
213．．．金屬擴散阻擋層
214．．．導線
215．．．頂面
216．．．緻密介電阻擋膜
217．．．硬遮罩層
219．．．圖案
220．．．E束處理過的多孔介電材料

Claims (21)

  1. 一種形成一半導體結構的方法，包括：沈積一第一介電層於一基板上；形成數個溝槽於所述第一介電層中；用一導電材料填充該些溝槽；平坦化所述導電材料以暴露出所述第一介電層；沈積一介電阻擋膜於所述導電材料和暴露出的第一介電層上；沈積一硬遮罩層在所述介電阻擋膜上方；在所述介電阻擋膜和所述硬遮罩層中形成一圖案，以暴露出所述基板的所選區域；氧化在所述基板之所選區域中所述第一介電層的一部分厚度；去除所述第一介電層的氧化部分，以在所述第一介電層中於所述導電材料周圍形成數個倒轉溝槽；以及在該些倒轉溝槽中沈積一第二介電材料的同時，於該些倒轉溝槽中形成氣隙。
  2. 如申請專利範圍第1項所述的方法，其中所述第一介電層包括一多孔低k介電材料。
  3. 如申請專利範圍第2項所述的方法，其中沈積所述第一介電層包括： 沈積一具有不穩定有機基團的含矽/氧材料；以及固化所述含矽/氧材料，以形成數個均勻分佈在所述第一介電層中的微觀氣囊。
  4. 如申請專利範圍第1項所述的方法，更包括在沈積所述第二介電材料之前，用一介電阻擋層作為該些倒轉溝槽的襯墊。
  5. 如申請專利範圍第1項所述的方法，其中氧化所述第一介電層包括用電子束處理所述第一介電材料。
  6. 如申請專利範圍第5項所述的方法，其中用電子束處理所述第一介電材料包括控制處理深度。
  7. 如申請專利範圍第5項所述的方法，其中使用電子束處理所述第一介電材料包括調整一陰極電壓，以控制所述被處理的第一介電層之厚度。
  8. 如申請專利範圍第5項所述的方法，其中用電子束處理所述第一介電材料係在一包括氬或氧之至少一者的環境下進行。
  9. 如申請專利範圍第1項所述的方法，其中氧化所述第一介電層包括在惰性環境或氧氣環境之一者中，用紫外 線(UV)能量處理所述第一介電材料。
  10. 如申請專利範圍第1項所述的方法，其中所述第二介電材料包括一在該些倒轉溝槽中非共形沈積的介電阻擋材料，以便在所述介電阻擋材料中形成且密封所述氣隙。
  11. 如申請專利範圍第1項所述的方法，其中所述第二介電材料包括一在該些倒轉溝槽中非共形沈積的層間介電材料，以便在所述層間介電材料中形成並密封所述氣隙。
  12. 一種形成一具有氣隙之介電結構的方法，包括：沈積一多孔介電層於一基板上；形成數個溝槽於所述多孔介電層中；用一導電材料填充該些溝槽；平坦化所述導電材料，以暴露出所述多孔介電層；沈積一介電阻擋膜於所述導電材料和暴露出的多孔介電層上；沈積一硬遮罩層於所述介電阻擋膜上方；在所述介電阻擋膜和所述硬遮罩層中形成一圖案，以暴露出所述基板的所選區域；使用電子束處理所述基板，以氧化在所選區域中所述多孔介電層的一部分厚度； 去除所述多孔介電層的氧化部分，以在所述多孔介電層中於所述導電材料周圍形成數個倒轉溝槽；以及在該些倒轉溝槽中沈積一介電材料的同時，於該些倒轉溝槽中形成氣隙。
  13. 如申請專利範圍第12項所述的方法，其中使用電子束處理所述基板包括將所述多孔介電層氧化一所需厚度。
  14. 如申請專利範圍第13項所述的方法，其中所述所需厚度通過調整一施加到一電子束處理室之陰極的電壓進行控制。
  15. 如申請專利範圍第12項所述的方法，其中沈積所述多孔介電層包括：沈積一具有不穩定有機基團的含矽/氧材料；以及固化所述含矽/氧材料，以形成數個均勻分佈在所述第一介電層中的微觀氣囊。
  16. 如申請專利範圍第12項所述的方法，其中該些倒轉溝槽中的介電材料是一非共形沈積在該些倒轉溝槽中的介電阻擋材料，以便在所述介電阻擋材料中形成和密封所述氣隙。
  17. 如申請專利範圍第12項所述的方法，其中形成所述氣隙包括在該些倒轉溝槽中非共形地沈積所述介電材料，以便在所述介電阻擋材料內形成和密封所述氣隙。
  18. 一種形成一具有氣隙之介電結構的方法，包括：沈積一第一介電層於一基板上；沈積一第二介電層於所述第一介電層上；在所述第一和第二介電層中形成數個溝槽通孔結構，其中通孔係形成在所述第一介電層中，溝槽係形成在所述第二介電層中；用一導電材料填充該些溝槽通孔結構；平坦化所述導電材料，以暴露出所述第二介電層；沈積一介電阻擋膜於所述導電材料和暴露出的第二介電層上；在所述介電阻擋膜和所述硬遮罩層中形成一圖案，以暴露出所述基板的所選區域；去除所述基板之所選區域中的所述第二介電層的一部分厚度，以在所述第二介電層中於所述填充到該些溝槽中的導電材料周圍形成數個倒轉溝槽；以及在該些倒轉溝槽中沈積一介電材料的同時，於該些倒轉溝槽中形成氣隙。
  19. 如申請專利範圍第18項所述的方法，其中沈積所述第二介電層包括： 沈積一具有不穩定有機基團的含矽/氧的材料；以及固化所述含矽/氧的材料，以形成數個均勻分散在所述第一介電層中的微觀氣囊。
  20. 如申請專利範圍第18項所述的方法，其中去除所述第二介電層包括蝕刻由該圖案暴露出的所述第二介電層。
  21. 如申請專利範圍第20項所述的方法，其中所述第一介電層和第二介電層特性不同，以便在蝕刻所述第二介電層期間所述第一介電層用作一蝕刻停止層。
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