CN101473434A

CN101473434A - 半导体器件和制造半导体器件的方法

Info

Publication number: CN101473434A
Application number: CNA2007800232505A
Authority: CN
Inventors: 菲特·恩古耶恩霍安
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2006-06-21
Filing date: 2007-06-15
Publication date: 2009-07-01
Also published as: TW200818392A; EP2038928A2; WO2008007259A2; US20090267234A1; WO2008007259A3

Abstract

本发明涉及一种包括衬底(1)和位于衬底(1)表面的至少一个互连层的半导体器件，该互连层包括位于该互连层中的第一线(20”)和第二线(20’)，第一线(20”)具有第一厚度(T1)，第二线(20’)具有与第一厚度不同的第二厚度(T2)，厚度(T1、T2)是在与所述表面垂直的方向上定义的。本发明还涉及一种制造包括衬底(1)和位于衬底(1)表面的互连层的半导体器件的方法，该互连层包括位于该互连层中的第一线(20”)和第二线(20’)。

Description

半导体器件和制造半导体器件的方法

技术领域

本发明涉及一种包括衬底和位于衬底表面的至少一个互连层的半导体器件，该互连层包括位于该互连层中的第一线和第二线。本发明还涉及一种制造包括衬底和位于衬底表面的互连层的半导体器件的方法，该互连层包括位于该互连层中的第一线和第二线。

背景技术

已知各种半导体器件以及制造开始部分中所提出的那种半导体器件的方法，例如，从US2006/0049498A1中已知。该文件公开了一种制造首先形成沟槽的双镶嵌结构的方法。该制造方法具有以下步骤。首先，提供了具有多个半导体器件的衬底。随后在该衬底上形成第一金属层、第一蚀刻终止层、电介质层和第二蚀刻停止层。然后在电介质层中在预定的深度形成沟槽，将牺牲层填充在该沟槽中，并随后对牺牲层进行平坦化。然后在该衬底上形成光致抗蚀剂层，以对通孔进行蚀刻。此后，去除光致抗蚀剂层和牺牲层。此后，对第一蚀刻终止层进行蚀刻以穿透，从而使第一金属层暴露。最后，用第二金属层填充通孔和沟槽。通过这一连串步骤，形成了包括具有预定厚度的线的半导体器件。

已知的半导体器件的缺点是封装密度相对较低。

发明内容

本发明的第一个目的是：提供开始部分中所提出的、具有改进的封装密度的那种半导体器件。

本发明的第二个目的是：提供一种制造该半导体器件的方法。

本发明由独立权利要求限定。从属权利要求限定了有利实施例。

对于根据本发明的半导体器件，第一个目的是通过具有第一厚度的第一线以及具有与第一厚度不同的第二厚度的第二线来实现的，厚度是在与表面垂直的方向上定义的。为了提供足够的路由资源，半导体器件通常包括多个互连层。每个层都包括带有电介质和/或空气隙的、彼此隔离的线。在现今的技术中，相同互连层内的线具有相同的厚度。在集成电路中，不同的互连需要传送不同量的电流。在一个互连层内，由于所有线都具有相同的厚度，因此使线适配于该线应传送的电流的唯一方式是改变线的宽度。以这种方式，在遭遇可靠性问题之前，互连内的电流密度保持在阈值以下。然而，在一个金属级内改变互连宽度的主要缺点是会降低封装密度。换句话说，需传送较大电流的宽线消耗集成电路中的表面区。这种情形的较好的示例是：当在集成电路的第一金属化层中功率线与信号线共存时。电力线比信号线需要明显更大的线宽，这就消耗了大量的表面区。

根据本发明的半导体通过使用集成进一个互连层的不同厚度的线，解决了这个问题。这样做，厚线可以用作需传送较大电流的线，更薄的线可以用作不需传送较大电流的线(如信号线)。换句话说，需传送较大电流的线将会具有更小的宽度，并因此消耗更小的表面区，这意味着增大了封装密度。

根据本发明的半导体器件提供了附加的优点。在光刻(lithography)中，难以在单次发射中印制出不同的特征尺寸。例如，如果在具有90nm/90nm的最小线宽/间隔的45nm技术节点处，针对最小线宽和间隔对光刻工艺进行优化，则可能无法对尺寸从100-nm到150-nm范围内的特征的印制进行优化。特别是所谓的“干法光刻”工艺的问题。根据本发明的半导体器件更少地遭受上述光刻问题，这是由于需传送较大电流的线将具有比现有技术更小的宽度(某些情况下甚至是最小的宽度)。因此，这些更厚的线(具有更小宽度)将会被印制得比现有技术中的更薄的线(具有更大宽度)更好。

以下将提出根据本发明的半导体器件的优选实施例。如果不能清晰地陈述，则可以将这些实施例相互结合。

在根据本发明的半导体器件的优选实施例中，向第一线和第二线中的至少一个提供通孔。通孔实现了一线到另一线的电连接，或一线到有源元件(晶体管和二极管)的电连接。在根据本发明的半导体器件的后一实施例的有利改进措施中，互连层是双镶嵌互连层。双镶嵌互连层是包括具有通孔的线的层，其中，在一个步骤中提供线和通孔。双镶嵌互连的最大优点是其更低的生产成本。例如，在铜互连层的制造期间，节约了两个化学机械处理(CMP)步骤(金属CMP和阻挡层CMP)。此外还节约了一些沉积步骤(电介质、铜阻挡层、铜填充)。CMP在IC制造中是成本非常高的步骤。双镶嵌互连的另一个优点是：线与通孔之间的连接的接触电阻更低。其主要原因是：在线与通孔之间有更少接口。在铜互连结构的情况下，阻挡层不再处于线与通孔之间，这也改善了该连接的可靠性。

对于根据本发明的方法，第二个目的实现为：本发明包括以下步骤：

-提供具有表面的衬底，所述衬底在表面处配备有绝缘层，绝缘层上配备有图案化的掩蔽层；

在绝缘层中形成第一沟槽和第二沟槽，通过使用图案化的掩蔽层作为掩膜，局部地去除绝缘层，来形成第一和第二沟槽，第一沟槽限定了具有第一厚度的第一线，第二沟槽限定了具有第二厚度的第二线，其中，通过另外的掩蔽层，对绝缘层的去除进行局部延迟，由此，要被形成的第二线将得到与要被形成的第一线不同的厚度，厚度是在与所述表面垂直的方向上定义的；以及

在第一沟槽和第二沟槽中提供导电材料，以形成第一线和第二线。

根据本发明的方法提供了形成半导体器件的便利方式，并反映出用本发明的半导体器件所实现的优点。

以下将提出根据本发明的方法的优选实施例。如前所述，如果不能清晰地陈述，则可以将这些实施例相互结合。

在根据本发明的方法的第一个主要变体中，在绝缘层与掩蔽层之间，提供了另外的掩蔽层。该另外的掩蔽层可以用于在图案化的掩蔽层具有开口的位置，对绝缘层的去除进行局部延迟。

优选地，在该实施例中，图案化的掩蔽层和另外的掩蔽层是硬掩膜。对图案化的掩蔽层和另外的掩蔽层都使用硬掩膜是有利的，这是由于硬掩膜通常非常薄，并能比光致抗蚀剂层提供更好定义的图案化。

在根据本发明的方法的第二个主要变体中，在图案化的掩蔽层的顶部，提供另外的掩蔽层。该另外的掩蔽层可以用于在图案化的掩蔽层具有开口的位置，对绝缘层的去除进行局部延迟。

优选地，在该实施例中，图案化的掩蔽层是硬掩膜，另外的掩蔽层是光致抗蚀剂层。该实施例是有利的，这是由于该实施例与掩蔽层和另外的掩蔽层都是硬掩膜的实施例相比，节约了一些处理步骤。所节约的第一个步骤是硬性掩膜沉积步骤(另外的掩蔽层的供应)。第二个步骤是硬性掩膜蚀刻步骤(图案从光致抗蚀剂层到硬性掩膜上的传送)。

在根据本发明的方法的优选实施例中，该方法包括以下步骤：在绝缘层中形成孔，以限定通孔。在该方法的优选实施例的第一变体中，在第一沟槽和第二沟槽的形成之前形成孔。在该方法的优选实施例的第二变体中，在第一沟槽和第二沟槽的形成之后，但在导电材料的供应之前，形成孔。技术人员可以选择最适合其工艺技术的变体。

根据本发明的方法的最后三个实施例的另一改进措施的特征在于，在在第一沟槽和第二沟槽中提供到导电材料的步骤中，还对孔进行填充。该特征使得根据本发明的方法能够与大多数双镶嵌工艺兼容。

任何附加特征都可以结合在一起，并与任何方面结合。其他优点对于本领域技术人员也将是显而易见的。在不背离本发明的权利要求的范围的前提下，可以作出多种变更和修改。因此，应当清楚地理解，本发明仅出于示例的目的，并不用于限定本发明的范围。

附图说明

现在将参照附图，通过示例，描述本发明是如何实现的。在附图中：

图1a-1e示出了制造半导体器件的公知方法的不同阶段；

图2a-2f示出了制造根据本发明的半导体器件的方法的第一实施例的不同阶段；

图3a-3f示出了制造根据本发明的半导体器件的方法的第二实施例的不同阶段；以及

图4a-4f示出了制造根据本发明的半导体器件的方法的第三实施例的不同阶段。

具体实施方式

参照图1a-1e，这些图示出了制造在互连层中具有线的半导体器件的公知方法的不同阶段。图1a-1e是横截面示意图。图1a示出了公知方法的第一阶段。在该阶段中，提供了叠层，该叠层包括：衬底1、在衬底上提供的绝缘层5、以及在绝缘层5上提供的掩蔽层10。衬底1包括：导电元件3，其可以是例如线、衬底中的扩散区、或衬底中的线。

在本发明的实施例中，术语“衬底(substrate)”可以包括任何可使用的或可在其上形成器件、电路或外延层的下层材料。在其他备选实施例中，该“衬底”可以包括半导体衬底，例如，掺杂硅、砷化镓(GaAs)、镓砷磷(GaAsP)、磷化铟(InP)，锗(Ge)或硅锗(SiGe)衬底。“衬底”可以包括例如绝缘层，如除半导体衬底部分之外的SiO₂或Si₃N₄层。因此，术语衬底还包括玻璃、塑料、陶瓷、硅-玻璃、硅-蓝宝石衬底。因此，术语“衬底”通常用于定义位于所关心的层或部分之下的层的元件。此外，“衬底”可以是任何其他可在其上形成层的底部，如玻璃或金属层。因此，该衬底层可以是适合镶嵌入镶嵌结构的任何材料，包括氧化层，如二氧化硅或TEOS。可以在包括衬底和半导体或导电层的其他下层的顶部形成该衬底层。

绝缘层5可以包括如下材料：二氧化硅(SiO₂)、Black Diamond^TM、Black Diamond^TM、Orion^TM、Aurora^TM、Silk^TM、p-Silk^TM、以及在IC制造工艺中研究或使用的其他低电介质常数材料。绝缘层5可以由一个电介质材料构成或由不同电介质材料的多个层的组合构成。

优选地，掩蔽层10是硬掩膜。硬掩膜的合适材料是二氧化硅(SiO₂)、碳化硅(SiC)、氮化硅(Si₃N₄)、氧化钛(Ti₂O₃)、氮化钽(TaN)、钽、以及钛。前三个是电介质，后三个是金属硬掩膜。氧化钛(Ti₂O₃)是通过使钛沉积并随后用氧等离子体使钛氧化来产生的。

图1b示出了公知方法的另一个阶段。在该阶段中，在绝缘层5中形成接触孔15(从而对掩蔽层10进行图案化)。通孔15延伸穿过掩蔽层10和绝缘层5，直至导电元件3。可以使用本领域技术人员公知的传统蚀刻技术，来形成通孔15。

图1c示出了公知方法的另一个阶段。在该阶段中，进一步对掩蔽层10进行图案化，以便在通孔15的位置，在掩蔽层10中形成扩大的开口17。可以使用本领域技术人员公知的传统技术(如采用光致抗蚀剂层的光刻)，来实现图案化。

图1d示出了公知方法的另一个阶段。在该阶段中，使用掩蔽层15作为掩膜，来形成线沟槽18。可以使用本领域技术人员公知的传统蚀刻技术，来形成线沟槽18。作为该方法中该步骤的结果，原始通孔15变换为相对于线沟槽18底部更浅的通孔19。

图1e示出了公知方法的另一个阶段。在该阶段中，在线沟槽18和通孔19中形成线20和通孔21。这可以通过例如CMP或蚀刻步骤之后的导电层沉积来完成。导电层可以包括如铝、铜等材料。在使用铜的情况下，可能需要阻挡层以封装铜线。然后，在导电层的供应之前，典型地提供阻挡层。阻挡层的制造和使用是本领域技术人员所公知的。在图1e中的示例中，优选地，在一个步骤中对线20和通孔21进行填充，这使该工艺成为双镶嵌工艺。

图1a-1e中所示的方法也称作先通孔双镶嵌工艺。词“先通孔(via-first)”是指在形成线沟槽18之前形成通孔15、19。备选地，可以在线沟槽18之后形成通孔15、19，这使该方法成为所谓的“后通孔”双镶嵌工艺。

在该特定示例中，通孔21存在于所示的所有线20中。然而，仅出于示例目的完成这一点。通常，仅在需要与低互连层中的元件3之间的接触的位置形成通孔21。该声明对于以下将讨论的、本发明的实施例也是有效的。

图1a-1e中所述的材料选择对本发明的实施例也是有效的。

此外，在该特定示例中，线在与横截面视图垂直的方向上延伸。显而易见，在现实设计中，线还可以在其他方向上延伸。该声明对于以下将讨论的、本发明的实施例也是有效的。

在本说明书中无论哪里使用了词“通孔(via)”，都可以指“接触孔(contact)”。作为本发明优选的一个可能的传统是：将两个不同互连层之间的连接称作通孔，且将互连层与衬底(如扩散区)之间的而连接称作接触孔。

此外，不把通孔21认为是线20的一部分对于本发明是必要的。通孔21没有在与图1e的横截面视图垂直的方向上显著延伸。在大多数情况下，通孔21是正方形或矩形的，但这不是必要的。此外，一线可以具有与导电元件3之间的多个通孔，以减小寄生接触电阻。在本说明书中，将线20定义为：在其电流方向(在本说明书中，垂直于横截面视图)上传送电流的导电结构(20、21)的一部分。

参照图2a-2f，这些图示出了制造根据本发明的半导体器件的方法的第一实施例的不同阶段。该半导体器件包括互连层中的线。图2a-2e是横截面示意图。

图2a示出了根据本发明的方法的第一实施例的第一阶段。在该阶段中，提供了叠层，该叠层包括：衬底1、在衬底上提供的绝缘层5、以及在绝缘层5上提供的掩蔽层10。根据本发明的方法的该实施例的特征在于，在绝缘层5与掩蔽层10之间提供的另外的掩蔽层11存在。衬底1包括：导电元件3，其可以是例如线、衬底中的扩散区、或衬底中的线。

图2b示出了根据本发明的方法的第一实施例的另一个阶段。在该阶段中，在绝缘层5中形成接触孔15(从而对掩蔽层10进行图案化)。通孔15延伸穿过掩蔽层10和绝缘层5，直至导电元件3。可以使用本领域技术人员公知的传统蚀刻技术，来形成通孔15。

图2c示出了根据本发明的方法的第一实施例的另一个阶段。在该阶段中，进一步对掩蔽层10进行图案化，以便在通孔15的位置，在掩蔽层10中形成扩大的开口17。可以使用本领域技术人员公知的传统技术(如采用光致抗蚀剂层的光刻)，来实现图案化。

图2d示出了根据本发明的方法的第一实施例的另一个阶段。在该阶段中，进一步对另外的掩蔽层11进行图案化，以便在一些通孔15的位置，另外的掩蔽层11中形成扩大的开口16’。在另一通孔15的位置，没有进一步对另外的掩蔽层11进行图案化，从而造成另外的掩蔽层11中有更小的开口16”。根据本发明的方法的该实施例的特征在于如下事实：在某些位置16’，在掩蔽层10和另外的掩蔽层11中都形成扩大的开口，以及在另一位置16”，在掩蔽层10中仅形成扩大的开口。使用本领域技术人员公知的传统技术(如采用光致抗蚀剂层的光刻)，来实现图案化。

图2e示出了根据本发明的方法的第一实施例的另一个阶段。在该阶段中，使用掩蔽层15作为掩膜，来形成线沟槽18。可以使用本领域技术人员公知的传统蚀刻技术，来形成线沟槽18。对于本发明而言优选地，在线沟槽18的形成期间，材料的去除是各向异性的，既可选择另外的掩蔽层10的材料，又可选择绝缘层5的材料。在另外的掩蔽层是硬掩膜的情况下，在相同的蚀刻条件下，优选地，硬掩膜应当具有比绝缘层的蚀刻速率更低的蚀刻速率。第二硬掩膜层的更低蚀刻速率的要求是：确保薄的硬掩膜层足以减慢绝缘层材料的蚀刻。薄的硬掩膜优选地避免了在过度地形组织上的图案化。这样做，将形成具有不同深度的沟槽。在掩蔽层10和另外的掩蔽层11都具有扩大的开口的位置16’，将形成深的线沟槽18’。在仅有掩蔽层10具有较大开口的另一位置16”，将形成更浅的线沟槽18”。有效地，在该另一位置16”，对绝缘层5的材料的去除进行延迟，以使绝缘层5中的沟槽将会更浅。位置16”的要求是：在预定义的时间段之后终止沟槽的形成，或沟槽不向充当蚀刻终止层的低层延伸。在该步骤期间，原始通孔15变换为相对于线沟槽18底部更浅的通孔19。此外，将形成两个不同的通孔。在深的线沟槽18’的位置，通孔19’将会比更浅的线沟槽18”的位置处更浅，在线沟槽18”的位置形成更深的通孔19”。

图2f示出了根据本发明的方法的第一实施例的另一个阶段。在该阶段中，在线沟槽18和通孔19中形成线20和通孔21。这可以通过例如CMP或蚀刻步骤之后的导电层沉积来完成。这些是本领域技术人员公知的传统技术。在该步骤中，在深的线沟槽18’中，将形成具有更大线厚度T2的更厚的线20’，在更浅的线沟槽18’中，将形成具有更小线厚度T1的更薄的线20”。此外，在更深的通孔19”中，将形成更厚的通孔21”，在更浅的通孔19’中，将形成更薄的通孔21’。

在图2f中的实施例中，更厚的线20’的宽度W2与更薄的20’的宽度W1相同。然而，可以不同地设计这些宽度。例如，在更厚的线20’的电流密度仍然过高的情况下，可以进一步增大更厚的线20’的宽度W2，这会进一步减小电流密度。然而，这是以芯片面积为代价的。

对于本发明的所有实施例，将线厚度T1、T2定义为在通孔延伸的方向上测量的线20的更宽部分的尺寸，通孔延伸的方向与叠层延伸的平面垂直。

对于本发明的所有实施例，将线宽度W1、W2定义为与电流方向垂直、在与叠层延伸的平面相同的平面中的线20’、20”的更宽部分的尺寸。图2a-2f中所示的方法是先通孔双镶嵌工艺。

参考图3a-3f，这些图示出了制造根据本发明的半导体器件的方法的第二实施例的不同阶段。该半导体器件包括互连层中的线。图3a-3f是横截面示意图。根据本发明的方法的第二实施例很大程度上与第一实施例类似。此处，该讨论将主要限于区别。

在没有特别描述的地方，与第一实施例的描述相同的情况适用。

图3a示出了根据本发明的方法的第二实施例的第一阶段。该阶段完全遵循图2a中所示的阶段。

图3b示出了根据本发明的方法的第二实施例的另一个阶段。该阶段部分地遵循图2c中所示的阶段。在该阶段中，在掩蔽层10中直接形成扩大的开口17。与图2c中的阶段的主要区别是：还没有形成通孔15。

图3c示出了根据本发明的方法的第二实施例的另一个阶段。该阶段部分地遵循图2d中所示的阶段。与图2d中的阶段的主要区别是：还没有形成通孔15。

图3d示出了根据本发明的方法的第二实施例的另一个阶段。该阶段部分地遵循图2e中所示的阶段。与图2e中的阶段的主要区别是：还没有形成通孔15。

图3e示出了根据本发明的方法的第二实施例的另一个阶段。该阶段部分地遵循图2b中所示的阶段。与图2b中的阶段的主要区别是：现在，在已形成线沟槽18的时刻形成通孔19。这样做，直接形成更深的通孔19”和更浅的通孔19’。

图3f示出了根据本发明的方法的第二实施例的另一个阶段。该阶段完全遵循图2f中所示的阶段。图3a-3f中所示的方法是后通孔双镶嵌工艺。

参照图4a-4f，这些图示出了制造根据本发明的半导体器件的方法的第三实施例的不同阶段。半导体器件包括互连层中的线。图4a-4f是横截面示意图。图4a-4f中所示的方法是先通孔双镶嵌工艺。

图4a示出了根据本发明的方法的第三实施例的第一阶段。该阶段部分地遵循图2a中所示的阶段。与图2a中的阶段的主要区别是：在该阶段中还没有提供另外的掩蔽层。

图4b示出了根据本发明的方法的第三实施例的另一个阶段。该阶段部分地遵循图2b中所示的阶段。与图2b中的阶段的主要区别是：在该阶段中还没有提供另外的掩蔽层。

图4c示出了根据本发明的方法的第三实施例的另一个阶段。该阶段完全遵循图2c中所示的阶段。与图2c中的阶段的主要区别是：在该阶段中还没有提供另外的掩蔽层。

图4d示出了根据本发明的方法的第三实施例的另一个阶段。该阶段完全遵循图2d中所示的阶段。实际上，在该实施例中，另外的掩蔽层11的供应被延迟，直至该阶段。在图4d中，以提供了另外的掩蔽层11，并对其进行图案化。在该实施例中，另外的掩蔽层可以是光致抗蚀剂层。在另外的掩蔽层11的这种图案化之后，通过例如蚀刻技术，形成预备的、不深的线沟槽18’’’。这样做的同时，还“消耗”另外的掩蔽层11。

图4e示出了根据本发明的方法的第三实施例的另一个阶段。该阶段完全遵循图2e中所示的阶段。然而，该实现该阶段的方式与图2e略有不同。图4d示出了其中还没有完全去除另外的掩蔽层11的阶段。但当继续去除时，另外的掩蔽层11将完全消失，且线沟槽18”’将变得比线沟槽18”更深。然而，在该特定实施例中，将除去另外的掩蔽层11，然后，更深的线沟槽18’的形成将会继续。这也会导致更浅的线沟槽18”的形成。

图4f示出了根据本发明的方法的第三实施例的另一个阶段。该阶段完全遵循图2f中所示的阶段。如第三实施例(图4a-4f)中所示，关键点还在于：在该工艺过程中对电介质材料的蚀刻进行延迟。在该实施例中，这是通过在第一硬掩膜图案化之后仅使用一个额外的光刻步骤来实现的。优选地，光致抗蚀剂用作另外的掩蔽层。在这种情况下，显影后剩余的光致抗蚀剂将充当掩蔽层，以减慢某些区域中的低k层的蚀刻。这样做，可以从使用附加硬掩膜层的第一和第二实施例中减少处理步骤的数量。

因此，本发明提供了一种半导体器件，其具有带有至少两个不同线厚度的线的互连层，其中可以通过在传送更低电流密度的线更厚的线中，实现传送高电流密度的线，来改进组装密度。该优点是以一些附加工艺步骤为代价来得到，但期望这些步骤的成本较低。更重要的是，由更小的电路面积而得的成本甚至可能比所添加的工艺步骤的成本更高。

本发明还提出了一种制造这样的半导体器件的方法。

根据本发明的方法的所述实施例的许多变更都是可能的。所有变更都落入权利要求的范围内。例如，根据本发明的方法的第四实施例是第三实施例的修改。在线沟槽形成之后完成通孔的形成，而不是在工艺的初期形成通孔，这使该工艺成为与该方法的第二实施例更加类似的“后通孔”工艺。此外，在所述的所有实施例中，就沟槽填充而言，该工艺是双镶嵌工艺的一种。显而易见，这种途径对于本发明而言不是必要的。单镶嵌工艺和其他变更也是可能的。在所给出的示例中，绝缘层包括单个的一层。其变更可以是：绝缘层包括最终由不同材料构成的多层。此外，在所有示例中都使用了两个掩蔽层。然而，也可以使用更多个掩蔽层(优选的是所有硬掩膜)。该特征允许具有多于两个不同线厚度的线的形成。另一个变更可以包括绝缘层中的空气隙的使用。另一种变更与线的数量有关。所有给出的示例都包括具有带3线的互连层的叠层。显而易见，只要互连层包括具有不同线厚度的至少两线，任何数量的线就都落入权利要求的范围内。本发明书自始至终都提到了保险丝体中多晶硅材料的使用。然而，技术人员此后能够找到同样适合半导体保险丝结构的备选材料。因此，必须这些种变更视作与多晶硅等价，且不背离由权利要求限定的、本发明的范围。

已经关于特定实施例并参照特定附图描述了本发明，但本发明并不仅限于权利要求。权利要求中的任何附图标记不应解释为限定范围。所述附图仅出于示意目的且为非限定性的。在附图中，出于示例目的，可能夸大了一些元件的尺寸，没有按比例绘出这些元件。在本说明书和权利要求中使用术语“包括”处，并不排除其他元件或步骤。在指代单数名词时使用不定冠词或定冠词(如“a”或“an”、“the”)处，如果没有特别声明，则这也包括该名词的复数形式。

此外，说明书和权利要求中的术语第一、第二、第三等等用于区分类似的元件，不必然描述时间顺序。应当理解，这样使用的术语在适当的情况下是可以互换的，且此处所述的本发明实施例能够以除此处所述或所示之外的次序来操作。

Claims

1.一种半导体器件，包括衬底(1)和位于衬底(1)表面的至少一个互连层，所述互连层包括位于所述互连层中的第一线(20”)和第二线(20’)，第一线(20”)具有第一厚度(T1)，第二线(20’)具有与第一厚度不同的第二厚度(T2)，所述厚度(T1、T2)是在与所述表面垂直的方向上定义的。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一线(20”)和第二线(20’)中的至少一个配置有通孔(21’、21”)。

3.根据权利要求2所述的半导体器件，其特征在于，所述互连层是双镶嵌互连层。

4.一种制造半导体器件的方法，所述半导体器件包括衬底(1)和位于衬底(1)表面的互连层，所述互连层包括位于所述互连层中的第一线(20”)和第二线(20’)，所述方法包括以下步骤：

提供具有表面的衬底(1)，所述衬底(1)在表面处配备有绝缘层(5)，所述绝缘层(5)上配备有图案化的掩蔽层(10)；

在绝缘层(5)中形成第一沟槽(18”)和第二沟槽(18’)，通过使用图案化的掩蔽层(10)作为掩膜，局部地去除绝缘层(5)，来形成第一沟槽(18”)和第二沟槽(18’)，第一沟槽(18”)限定了具有第一厚度(T1)的第一线(20”)，第二沟槽(18’)限定了具有第二厚度(T2)的第二线(20’)，其中，通过另外的掩蔽层(11)，对绝缘层(5)的去除进行局部延迟，由此，要被形成的第二线(20’)将得到与要被形成的第一线(20”)不同的厚度(T2)，厚度(T1、T2)是在与所述表面垂直的方向上定义的；以及

在第一沟槽(18”)和第二沟槽(18’)中提供导电材料(20)，以形成第一线(20”)和第二线(20’)。

5.根据权利要求4所述的方法，其特征在于，在绝缘层(5)与掩蔽层(10)之间提供另外的掩蔽层(11)。

6.根据权利要求5所述的方法，其特征在于，图案化的掩蔽层(10)和另外的掩蔽层(11)是硬掩膜。

7.根据权利要求4所述的方法，其特征在于，在图案化的掩蔽层(10)的顶部提供另外的掩蔽层(11)。

8.根据权利要求7所述的方法，其特征在于，图案化的掩蔽层(10)是硬掩膜，另外的掩蔽层(11)是光致抗蚀剂层。

9.根据权利要求4至8中任意一项所述的方法，其特征在于，所述方法包括以下步骤：在绝缘层中形成孔(19’、19”)，以限定通孔(21’、21”)。

10.根据权利要求9所述的方法，其特征在于，在第一沟槽(18”)和第二沟槽(18’)的形成之前形成孔(19’、19”)。

11.根据权利要求9所述的方法，其特征在于，在第一沟槽(18”)和第二沟槽(18’)的形成之后，但在提供导电材料(20)之前，形成孔(19’、19”)。

12.根据权利要求9所述的方法，其特征在于，在在第一沟槽(18”)和第二沟槽(18’)中提供导电材料(20)的步骤期间，还对孔(19’、19”)进行填充。