KR100976792B1 - 다공성 저 유전층을 갖는 반도체 소자의 제조 방법 - Google Patents

다공성 저 유전층을 갖는 반도체 소자의 제조 방법 Download PDF

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Abstract

다공성 저 유전층을 갖는 반도체 소자의 제조 방법이 개시된다. 이 방법은, 반도체 기판상에 층간 절연막을 형성하는 단계와, 층간 절연막에 다마신 공정에 의해 구리 금속 배선을 형성하는 단계와, 구리 금속 배선과 층간 절연막의 상부 전면에 장벽 절연막을 형성하는 단계와, 사진 및 식각 공정에 의해 층간 절연막의 상부 일부면을 노출시키는 단계 및 상기 노출된 층간 절연막에 대해 습식 식각을 수행하여 상기 노출된 층간 절연막을 통하여 HF 용액을 침투시킴으로써 상기 층간 절연막에 기공을 형성하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 구리 금속 배선을 더 효율적으로 분리시킬 수 있을 뿐만 아니라 다공성 저 유전층의 k값을 거의 '1'인 진공 상태에 근사시키므로, 반도체 소자의 배선 관점에서 성능을 향상시키고 궁극적으로 반도체 소자의 수율을 향상시킬 수 있는 효과를 갖는다.
다공성 저 유전층, 다마신 공정, 구리 금속 배선

Description

다공성 저 유전층을 갖는 반도체 소자의 제조 방법{Method for manufacturing semiconductor device having porous low-k material}
본 발명은 0.11㎛급 논리 소자(logic device), 90㎚급 논리 소자, 90㎚급 스탠트 얼론(stand-alone)형 플래시 메모리(Flash memory) 또는 90㎚급 씨모스 이미지 센서(CIS:CMOS Image Sensor) 등과 같은 반도체 소자에 관한 것으로서, 특히 다공성 저 유전층을 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 제조 공정은 실리콘 기판에 트랜지스터를 형성하는 기판 공정(Front End of the Line; FEOL)과 배선을 형성하는 배선 공정(Back End Of the Line; BEOL)으로 구분된다. 배선 기술은 반도체 집적 회로의 개별 트랜지스터를 서로 연결하여 회로를 구성하는 전원 공급 및 신호 전달의 통로를 실리콘 위에 구현하는 기술이다
반도체 소자의 성능을 향상시키기 위하여, 특히 반도체 배선의 시정수(RC) 지연(delay), 혼선(crosstalk) 및 전력 소모를 감소시키기 위하여, 지난 25년간 반도체 배선의 재료와 관련하여 낮은 저항의 배선 재료 및 낮은 유전 상수(dielectric constact)를 갖는 low-k 절연 물질이 꾸준히 사용되어져 왔다.
도 1 및 도 2는 구리 금속 배선을 형성하는 일반적인 반도체 소자의 제조 방법을 설명하기 위한 예시적인 도면들로서, 반도체 기판(10), 장벽 절연막(20), 층간 절연막(30)[또는, 다공성 저 유전층(60)], 금속 장벽막(40) 및 금속 배선(50)으로 구성된다.
반도체 배선의 층간 절연(IMD:Inter Metal Dielectric)막(layer)으로서 사용되는 낮은 k 값을 갖는 절연 물질로서, 초기에는 도 1에 도시된 SiO2 물질(30)을 사용하였고, 그 후 플로린 도핑된된(Fluorine doped) SiO2를 사용하였고, 그 후 low-k 유전 물질(dielectric)을 사용하였으며, 요즘에는 도 2에 도시된 바와 같이 기공성(air cavity 또는 air-gap) 울트라(porous ultra) low-k 물질(60)이 사용되고 이에 대한 연구가 진행되어 왔다. ITRS(International Technology Roadmap for Semiconductor)에서 제시하는 22㎚ technology node 이하에서의 유전물질의 k 값을 만족시키기 위해서, 기공을 갖는 low-k 유전 물질의 도입은 필수적이라고 할 수 있다. 그러나 화학 기상 증착(CVD:Chemical Vapor Deposition) 방식 또는 스핀 코딩(spin coating) 방식을 이용하여 유전 물질 내에 기공을 형성하는 방법으로서, 여러 가지의 다양한 방식이 소개되었음에도 불구하고 최종적으로 k값이 '1'에 매우 가까운 low-k 유전 물질은 아직 반도체 배선 공정에 적용되고 있지 못한 실정이다.
본 발명이 이루고자 하는 기술적 과제는, 금속 배선을 격리시키는 다공성 저 유전층의 k를 더욱 낮추어 제조할 수 있는 다공성 저 유전층을 갖는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 다마신 공정에 의해 구리 금속 배선을 형성하는 단계와, 상기 구리 금속 배선과 상기 층간 절연막의 상부 전면에 장벽 절연막을 형성하는 단계와, 사진 및 식각 공정에 의해 상기 층간 절연막의 상부 일부면을 노출시키는 단계 및 상기 노출된 층간 절연막에 대해 습식 식각을 수행하여 상기 노출된 층간 절연막을 통하여 HF 용액을 침투시킴으로써 상기 층간 절연막에 기공을 형성하는 단계를 구비하는 것을 특징로 이루어지는 것이 바람직하다.
또는, 상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판상에 다공성 저 유전층을 형성하는 단계와, 상기 다공성 저 유전층에 다마신 공정에 의해 구리 금속 배선을 형성하는 단계와, 상기 구리 금속 배선과 상기 다공성 저 유전층의 상부 전면에 장벽 절연막을 형성하는 단계와, 사진 및 식각 공정에 의해 상기 다공성 저 유전층의 상부 일부면을 노출시키는 단계 및 상기 노출된 다공성 저 유전층에 대해 습식 식각을 수행하여 상기 노출된 다공성 저 유전층을 통하여 HF용액을 침투시킴으로써 상기 다공성 저 유전층의 기공을 증가시키는 단계를 구비하는 것을 특징으로 이루어지는 것이 바람직하다.
본 발명에 의한 다공성 저 유전층을 갖는 반도체 소자의 제조 방법은 구리 금속 배선을 서로 격리시키는 층간 절연막 또는 다공성 저 유전층에 HF 용액을 침투시켜, 구리 금속 배선을 더 효율적으로 분리시킬 수 있을 뿐만 아니라 다공성 저 유전층의 k값을 거의 '1'인 진공 상태에 근사시키므로, 반도체 소자의 배선 관점에서 성능을 향상시키고 궁극적으로 반도체 소자의 수율을 향상시킬 수 있는 효과를 갖는다.
이하, 본 발명에 의한 다공성 저 유전층을 갖는 반도체 소자의 제조 방법의 실시예들 각각을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3a 내지 도 3c들은 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법에 따른 공정 단면도이다.
도 3a를 참조하면, 반도체 기판(100) 상에 층간 절연막(120)을 형성한다. 여기서, 층간 절연막(120)은 SiO2가 될 수 있다. 층간 절연막(120)을 형성하기 이전에, 반도체 기판(100) 상에 장벽 절연막(110)을 더 형성할 수도 있다. 그리고, 도시되지는 않았지만, 반도체 기판(100)에 하부 금속 배선(미도시)이 형성되고, 하부 금속 배선의 상부에 장벽 절연막(110)을 형성할 수도 있다. 이후, 층간 절연막(120)에 다마신(damascene) 공정에 의해 구리 금속 배선(140)을 형성한다. 다마신 공정에 의해 구리 금속 배선(140)은 다음과 같이 형성될 수 있다.
층간 절연막(120)에 사진 및 식각 공정에 의해 비아 홀(via hole)과 트렌치(trench)를 형성한다. 장벽 절연막(110)은 비아 홀과 트렌치를 형성하기 위한 사진 및 식각 공정에서 식각 정지막으로 사용된다. 비아 홀과 트렌치를 형성한 후 비아 홀과 트렌치의 내벽에 금속 장벽막(130)을 형성한다. 금속 장벽막(130)은 구리 금속 배선(140)의 구리가 층간 절연막(120)으로 확산되는 것을 방지하는 역할을 하며, 예를 들면, TaN, Ta, TaN/Ta, TiSiN, WN, TiZrN, TiN 또는 Ti/TiN 같은 물질을 비아 홀과 트렌치에 증착하여 형성될 수 있다.
이후, 비아 홀과 트렌치 내부에 예를 들면, 전기 화학 도금법을 이용하여 구리를 매립한다. 이때, 구리로 비아 홀과 트렌치만을 채울 수는 없으며, 여분의 구리 벌크(bulk)를 두텁게 형성한다. 이후, 화학적 기계적 연마(CMP:Chemical Mechanical Polarization) 공정에 의해 층간 절연막(120)의 표면까지 평탄화하여 구리 금속 배선(140)을 형성할 수 있다.
이후, 도 3a에 도시된 바와 같이 구리 금속 배선(140)과 층간 절연막(120)의 상부 전면에 장벽 절연막(150)을 형성한다.
도 3b에 도시된 바와 같이, 사진 및 식각 공정에 의해 층간 절연막(120)의 상부 일부 면(126)을 노출시킨다. 예를 들어, 상부 일부 면(126)을 노출시키는 마스크 패턴(160)을 장벽 금속막(150)의 상부에 형성하고, 마스크 패턴(160)을 이용하여, 장벽 금속막(150)을 식각하여 층간 절연막(120)의 상부 일부 면(126)을 노출시킬 수 있다. 상부 일부 면(126)이 노출된 후, 마스크 패턴(160)을 애싱(ashing) 공정에 의해 제거한다.
도 3c에 도시된 바와 같이 노출된 층간 절연막(126)에 대해 습식 식각(170)을 수행하여 층간 절연막(120A)에 기공(air-gap 또는 air cavity)을 형성한다. 즉, 습식 식각(170)을 수행할 경우, 층간 절연막(120)의 노출된 입구(inlet)(126)을 통해 불산 용액이 침투하여 층간 절연막(120A)을 등방성으로 습식 식각한다. 습식 식각(170)이 수행되지 않은 영역(120B)과 비교할 때, 습식 식각(170)이 수행된 영역(120A)은 기공이 형성됨을 알 수 있다. 즉, 습식 식각(170)에 의해 층간 절연막(120)은 다공성 저 유전층으로 변함을 알 수 있다.
기공을 형성한 후, 장벽 절연막(150A)의 상부에 후속하여 층간 절연막(미도시)이 다시 증착되어 형성될 수 있다. 이때, 층간 절연막(120)의 노출된 입구(126)는 덮여지게 된다.
도 4a 내지 도 4c들은 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법에 따른 공정 단면도들이다.
도 4a를 참조하면, 반도체 기판(100) 상에 다공성 저 유전층(200)을 형성한다. 다공성 저 유전층(200)을 형성하기 이전에, 반도체 기판(100)에 장벽 절연막(110)을 더 형성할 수도 있다. 그리고, 도시되지는 않았지만, 반도체 기판(100)에 하부 금속 배선(미도시)이 형성되고, 하부 금속 배선의 상부에 장벽 절연막(110)이 형성될 수도 있다. 이후, 다공성 저 유전층(200)에 다마신 공정에 의해 구리 금속 배선(140)을 형성한다.
다공성 저 유전층(200)에 사진 및 식각 공정에 의해 비아 홀과 트렌치를 형성한다. 장벽 절연막(110)은 비아 홀과 트렌치를 형성하기 위한 사진 및 식각 공정 에서 식각 정지막으로 사용된다. 비아 홀과 트렌치를 형성한 후 비아 홀과 트렌치의 내벽에 금속 장벽막(130)을 형성한다. 금속 장벽막(130)은 구리 금속 배선(140)의 구리가 다공성 저 유전층(200)으로 확산되는 것을 방지하는 역할을 하며, 예를 들면, TaN, Ta, TaN/Ta, TiSiN, WN, TiZrN, TiN 또는 Ti/TiN 같은 물질을 비아 홀과 트렌치에 증착하여 형성될 수 있다.
이후, 도 4a에 도시된 바와 같이, 구리 금속 배선(140)과 다공성 저 유전층(200)의 상부 전면에 장벽 절연막(150)을 형성한다.
도 4b에 도시된 바와 같이 사진 및 식각 공정에 의해 다공성 저 유전층(200)의 상부 일부 면(128)을 노출시킨다. 예를 들어, 상부 일부 면(128)을 노출시키는 마스크 패턴(160)을 장벽 금속막(150)의 상부에 형성하고, 마스크 패턴(160)을 이용하여, 장벽 금속막(150)을 식각하여 다공성 저 유전층(200)의 상부 일부 면(128)을 노출시킬 수 있다. 상부 일부 면(128)이 노출된 후, 마스크 패턴(160)을 애싱 공정에 의해 제거한다.
도 4c에 도시된 바와 같이, 노출된 다공성 저 유전층(128)에 대해 습식 식각(180)을 수행하여 다공성 저 유전층(200A)의 기공을 증가시킨다. 즉, 습식 식각(170)을 수행할 경우, 다공성 저 유전층(200)의 노출된 입구(128)을 통해 불산 용액이 침투하여, 다공성 저 유전층(200A)은 등방성으로 습식 식각한다. 습식 식각(180)을 수행하지 않은 다공성 저 유전층(200B)이 갖는 기공의 수보다 습식 식각(180)을 수행한 다공성 저 유전층(200A)이 갖는 기공의 수가 더 많음을 알 수 있다.
기공을 형성한 후, 장벽 절연막(150A)의 상부에 후속하여 다공성 저 유전층(미도시) 또는 층간 절연막(미도시)을 더 증착하여 형성할 수 있다. 이때, 다공성 저 유전층(200)의 노출된 입구(128)는 덮여진다.
도 3c 또는 도 4c에 도시된 습식 식각(170 또는 180)은 불산(HF) 용액을 이용하여 수행될 수 있다. 이를 위해 HF:H2O에서 HF의 조성이 1% 내지 10%인 HF 용액이 될 수 있다.
본 발명에 의하면, 장벽 절연막(150) 또는 다공성 저 유전층(200)의 종류와 HF 용액의 HF:H2O에서 HF의 조성에 따라, 습식 식각의 비율(rate)은 정해질 수 있다.
일 실시예에 의하면, 장벽 절연막(150)이나 다공성 저 유전층(200)이 TEOS(TetraEthlyOrthoSilicate)이고 HF 용액의 HF:H2O에서 HF의 조성이 1%인 경우, 습식 식각(170 또는 180)의 비율은 분당 10㎚ 내지 15㎚이 될 수 있다.
다른 실시예에 의하면, 장벽 절연막(150)이나 다공성 저 유전층(200)이 PSG(Phospho-Silicate Glass)인 경우 인(phosphor)의 함량이 6.5%이고, HF용액의 HF:H2O에서 HF의 조성이 1%인 경우, 습식 식각(170 또는 180)의 비율은 5㎚ 내지 100㎚이 될 수 있다.
또 다른 실시예에 의하면, 장벽 절연막(150)이나 다공성 저 유전층(200)이 PSG인 경우 인의 함량이 9%이고 HF 용액의 HF:H2O에서 HF의 조성이 1%인 경우, 습식 식각(170 또는 180)의 비율은 5㎚ 내지 300㎚이 될 수 있다.
한편, 습식 식각을 위해, HF 대신에 HF 버퍼(buffered HF chemistry) 용액이 이용될 수도 있다.
도 4c에 도시된 다공성 저 유전층(200A)은 불산 용액에 의한 습식 식각시, 그 자체가 가지고 있는 기공들에 의하여 기공의 확산이 촉진되므로, 더 많은 기공 이 생길 수 있다. 따라서, 도 3c에 도시된 반도체 소자 제조 방법 보다는 도 4c에 도시된 반도체 소자 제조 방법에 의해 제조된 다공성 저 유전층(200A)의 기공이 훨씬 더 많음을 알 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1 및 도 2는 구리 금속 배선을 형성하는 일반적인 반도체 소자의 제조 방법을 설명하기 위한 예시적인 도면들이다.
도 3a 내지 도 3c들은 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법에 따른 공정 단면도이다.
도 4a 내지 도 4c들은 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법에 따른 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 110 : 장벽 절연막
120 : 층간 절연막 130 : 금속 장벽막
140 : 구리 금속 배선 150 : 장벽 절연막
160 : 마스크 패턴 200 : 다공성 저 유전층

Claims (10)

  1. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 다마신 공정에 의해 구리 금속 배선을 형성하는 단계;
    상기 구리 금속 배선과 상기 층간 절연막의 상부 전면에 장벽 절연막을 형성하는 단계;
    사진 및 식각 공정에 의해 상기 층간 절연막의 상부 일부면을 노출시키는 단계; 및
    상기 노출된 층간 절연막에 대해 습식 식각을 수행하여 상기 노출된 층간 절연막을 통하여 HF 용액을 침투시킴으로써 상기 층간 절연막에 기공을 형성하는 단계를 구비하는 것을 특징으로 하는 다공성 저 유전층을 갖는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 층간 절연막은 SiO2인 것을 특징으로 하는 다공성 저 유전층을 갖는 반도체 소자의 제조 방법.
  3. 반도체 기판상에 다공성 저 유전층을 형성하는 단계;
    상기 다공성 저 유전층에 다마신 공정에 의해 구리 금속 배선을 형성하는 단계;
    상기 구리 금속 배선과 상기 다공성 저 유전층의 상부 전면에 장벽 절연막을 형성하는 단계;
    사진 및 식각 공정에 의해 상기 다공성 저 유전층의 상부 일부면을 노출시키는 단계; 및
    상기 노출된 다공성 저 유전층에 대해 습식 식각을 수행하여 상기 노출된 다공성 저 유전층을 통하여 HF용액을 침투시킴으로써 상기 다공성 저 유전층의 기공을 증가시키는 단계를 구비하는 것을 특징으로 하는 다공성 저 유전층을 갖는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제3 항에 있어서, 상기 HF 용액의 조성은 HF:H2O에서 HF의 조성이 1% 내지 10%인 것을 특징으로 하는 다공성 저 유전층을 갖는 반도체 소자의 제조 방법.
  6. 제5 항에 있어서, 상기 장벽 절연막이나 상기 다공성 저 유전층의 종류와 상기 HF 용액의 HF:H2O에서 HF의 조성에 따라 상기 습식 식각의 비율은 정해지는 것을 특징으로 하는 다공성 저 유전층을 갖는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서, 상기 장벽 절연막이나 상기 다공성 저 유전층이 TEOS이고 HF:H2O에서 HF의 조성이 1%인 상기 HF 용액을 사용할 때, 상기 습식 식각의 비율은 분당 10㎚ 내지 15㎚인 것을 특징으로 하는 다공성 저 유전층을 갖는 반도체 소자의 제조 방법.
  8. 제6 항에 있어서, 상기 장벽 절연막이나 상기 다공성 저 유전층이 PSG인 경우 인의 함량이 6.5%이고, HF:H2O에서 HF의 조성이 1%인 상기 HF 용액을 사용할 때, 상기 습식 식각의 비율은 5㎚ 내지 100㎚인 것을 특징으로 하는 다공성 저 유전층을 갖는 반도체 소자의 제조 방법.
  9. 제6 항에 있어서, 상기 장벽 절연막이나 상기 다공성 저 유전층이 PSG인 경우 인의 함량이 9%이고, HF:H2O에서 HF의 조성이 1%인 상기 HF 용액을 사용할 때, 상기 습식 식각의 비율은 5㎚ 내지 300㎚인 것을 특징으로 하는 다공성 저 유전층을 갖는 반도체 소자의 제조 방법.
  10. 제1 항 또는 제3 항에 있어서, 상기 습식 식각은 HF 버퍼 용액을 이용하는 것을 특징으로 하는 다공성 저 유전층을 갖는 반도체 소자의 제조 방법.
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