JP2006156474A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 銅配線の下方に位置する下部配線がレイアウト上の制約を受けず、しかも、実効誘電率のばらつきが低減される半導体装置の製造方法と半導体装置を提供する。
【解決手段】 半導体基板１上にビアプラグが形成される絶縁膜としてＳｉＯＣ膜５が形成され、銅配線が形成される絶縁膜としてそのＳｉＯＣ膜よりもエッチング選択比の高い有機膜６が形成される。ＳｉＯＣ膜には開口部１４が形成され、有機膜に溝１３が形成される。次に、開口部と溝を充填する銅膜が形成されて、開口部にビアプラグ１５ｂが形成され、溝に銅配線１５ａが形成される。次に、有機膜を除去して最終的に銅配線の側方を充填するようにＬｏｗ−ｋ膜としてのＭＳＱ膜を形成することによって、銅配線とビアプラグを備えた半導体装置が得られる。
【選択図】 図１０

Description

本発明は半導体装置およびその製造方法に関し、特に、銅配線を備えた半導体装置と、その製造方法に関するものである。

半導体装置の配線材料として、エレクトロマイグレーション耐性に優れた銅が使用されている。銅配線は、いわゆるダマシン法によって形成される。すなわち、絶縁膜に配線のパターンに対応した溝（トレンチ）が形成され、その溝を充填するように形成された銅膜に対して、溝内に位置する部分を残して他の部分を除去することによって銅配線が形成されることになる。半導体装置の微細化が進むにしたがって、そのような銅配線の配線抵抗Ｒと銅配線間の容量Ｃとに起因して信号の伝達が遅延するＲＣ（Resistance-Capacitance）遅延が半導体装置の性能に与える影響が深刻な問題となっている。

銅配線間の容量Ｃを低減してＲＣ遅延を抑制するために、絶縁膜としては比較的誘電率の低い低誘電率膜（Ｌｏｗ−ｋ膜）を適用した配線技術の開発が進められており、Ｌｏｗ−ｋ膜として誘電率が２．８〜３．１程度の材料が実用化されるに至っている。次世代へ向けてさらに低誘電率の低い材料が求められており、たとえば膜中に空孔を形成した材料（ポーラスＬｏｗ−ｋ材料）等の開発が進められている。

ところが、これらの低誘電率材料では、エッチングやアッシング等のプラズマプロセスに対する耐性や化学薬品による処理に対する耐性が低いために材料の変質が生じやすく、結果的に誘電率の上昇や膜質の低下を招くことがわかっている。そのため、現状では、誘電率が２．５程度以下のＬｏｗ−ｋ材料については、半導体装置への適用には至っていない。

このような問題を解消するために、特許文献１では、従来のシリコン酸化（ＳｉＯ₂）膜にダマシン法によって銅配線を形成した後に、そのシリコン酸化膜をＬｏｗ−ｋ材料からなる膜に置き換える技術が提案されている。こうすることで、Ｌｏｗ−ｋ材料からなる膜がプラズマに晒されたり薬液に浸漬されるのを防止することができるとされる。
特開２００２−２９９４３７号公報

しかしながら、従来の半導体装置の製造方法では次のような問題点があった。従来の製造方法では、まず、シリコン酸化膜に銅配線が形成された後に、銅配線の全体と、その銅配線と下層配線とを接続するビアプラグの一部も露出するように、シリコン酸化膜が除去される。その後、露出したビアプラグおよび銅配線の底面および側面を覆うようにＬｏｗ−ｋ材料が形成されて、一連の銅配線を形成するための工程が完了する。

このように、銅配線の全体を露出するようにシリコン酸化膜が除去されるために、ビアプラグが形成されていない銅配線部分では、銅配線を下方から支持するためのダミーのビアプラグを設ける必要があった。そのため、銅配線の下方に位置する下部配線が、レイアウト上の制約を受けることがあった。また、シリコン酸化膜を除去する際に、残されるシリコン酸化膜の膜厚のばらつきによって銅配線間の実効誘電率がばらつくという問題があった。

本発明は上記問題点を解決するためになされたものであり、一つの目的は銅配線の下方に位置する下部配線がレイアウト上の制約を受けず、しかも、実効誘電率のばらつきが低減される半導体装置の製造方法を提供することであり、他の目的はそのような製造方法によって製造される半導体装置を提供することである。

本発明に係る半導体装置の製造方法は、ビアプラグと銅配線を備えた半導体装置の製造方法であって、以下の工程を備えている。所定のエッチング特性を有してビアプラグの高さに相当する厚さの第１絶縁膜を、半導体基板の主表面上に形成する。その第１絶縁膜のエッチング特性とは異なるエッチング特性を有して銅配線の厚さに相当する厚さの第２絶縁膜を、第１絶縁膜の上面に直接接するように形成する。第１絶縁膜および第２絶縁膜にそれぞれ所定のエッチングを施すことにより、第１絶縁膜にビアプラグを形成するための開口部を形成し、第２絶縁膜に銅配線を形成するための第１絶縁膜の表面を露出する溝部を形成する。開口部および溝部に銅の材料を充填することにより、開口部にビアプラグを形成し、溝部に銅配線を形成する。第１絶縁膜を残して第１絶縁膜の上に位置する第２絶縁膜を除去することにより、銅配線を露出する。第１絶縁膜よりも誘電率の低い第３絶縁膜を、露出した銅配線の側方を埋めるように第１絶縁膜上に形成する。

本発明に係る他の半導体装置の製造方法は、銅配線を備えた半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面上に所定のエッチング特性を有する第１絶縁膜を形成する。その第１絶縁膜のエッチング特性とは異なるエッチング特性を有する第２絶縁膜を、第１絶縁膜の上面に直接接するように形成する。第１絶縁膜および第２絶縁膜にそれぞれ所定のエッチングを施すことにより、第１絶縁膜および第２絶縁膜に所定の溝部を形成する。その溝部に銅の材料を充填することにより銅配線を形成する。第１絶縁膜を残して第１絶縁膜の上に位置する第２絶縁膜を除去することにより、銅配線を露出する。第１絶縁膜よりも誘電率の低い第３絶縁膜を、露出した銅配線の側方を埋めるように第１絶縁膜上に形成する。

本発明に係る半導体装置は、ビアプラグと銅配線を備えた半導体装置であって、第１絶縁膜と開口部とビアプラグと銅配線と第２絶縁膜とを備えている。第１絶縁膜は半導体基板の主表面上に形成され、所定の誘電率とビアプラグの高さに相当する厚さを有している。開口部は第１絶縁膜に形成されている。ビアプラグは開口部を充填するように形成されている。銅配線は第１絶縁膜に接触するように第１絶縁膜上に形成され、ビアプラグに接続されている。第２絶縁膜は第１絶縁膜に接触するように第１絶縁膜上に形成され、第１絶縁膜の誘電率よりも低い誘電率を有して銅配線の側方を充填する。

本発明に係る他の半導体装置は、銅配線を備えた半導体装置であって、第１絶縁膜と銅配線と第２絶縁膜とを備えている。第１絶縁膜は半導体基板の主表面上に形成され、所定の誘電率を有している。銅配線は第１絶縁膜に接触するように第１絶縁膜上に形成されている。第２絶縁膜は第１絶縁膜に接触するように第１絶縁膜上に形成され、第１絶縁膜の誘電率よりも低い誘電率を有して銅配線の側方を充填する。

本発明に係る半導体装置の製造方法によれば、ビアプラグが形成される第１絶縁膜に対して、銅配線が形成される第２絶縁膜として第１絶縁膜とエッチング特性が異なる絶縁膜を適用して銅配線を形成し、その後、その第２絶縁膜を除去して最終的に銅配線の側方を充填するように第１絶縁膜よりも誘電率の低い第３絶縁膜を形成することによって銅配線とビアプラグが形成される。これにより、第２絶縁膜を除去する際に下地の第１絶縁膜を実質的に除去することなく、第２絶縁膜だけを除去することができて、銅配線の直下に位置する第１絶縁膜の部分が除去されて銅配線が中に浮くようなことはなく、銅配線を支持するためのダミーのビアプラグを設ける必要がなくなって、下部銅配線がレイアウト上の制約を受けることがなくなる。また、下地の第１絶縁膜に対して第２絶縁膜のエッチング特性が異なることで、エッチング量の制御が容易になって、第２絶縁膜を除去した後に形成される第３絶縁膜の膜厚のばらつきが抑制されて、銅配線間の実効誘電率のばらつきを抑制することができる。

したがって、この製造方法によって製造される半導体装置では、ダミーのビアプラグを設ける必要がなく配線の自由度が上がり、また、銅配線間の実効誘電率のばらつきを抑制することができる。

本発明に係る他の半導体装置の製造方法によれば、特に、銅配線が形成された後第２絶縁膜を除去する際に第１絶縁膜を実質的に除去することなく、第２絶縁膜だけを除去することができる。これにより、従来の製造方法の場合と比較すると、銅配線と第１絶縁膜との隙間からエッチング液が染み込んで、材料によっては下地の層にエッチングが施されてしまうことがなく、銅配線間の実効的な誘電率のばらつきを抑制することができる。

したがって、この製造方法によって製造される他の半導体装置では、銅配線の実効的な誘電率のばらつきを抑制することができる。

実施の形態１
本発明の実施の形態１に係る半導体装置の製造方法として、銅配線とビアプラグを同時に形成するデュアルダマシン法を例に挙げて説明する。図１に示すように、半導体基板１の主表面上に、たとえばＣＶＤ（Chemical Vapor Deposition）法によってＳｉＯＣ膜２が形成される。そのＳｉＯＣ膜２にシングルダマシン法によって下部銅配線３が形成される。その下部銅配線３を覆うように、ＳｉＯＣ膜２上にたとえばＣＶＤ法によってＳｉＣ膜４が形成される。そのＳｉＣ膜４上にたとえばＣＶＤ法によってＳｉＯＣ膜５が形成される。

そのＳｉＯＣ膜５上に、有機材料としてたとえばポリアリルエーテルを半導体基板１の表面に塗布することによって有機膜６が形成される。その有機膜６上に、たとえばＣＶＤ法によってＳｉＯ₂膜７が形成される。そのＳｉＯ₂膜７上に、たとえばＣＶＤ法によってＳｉＣ膜８が形成される。そのＳｉＣ膜８上に反射防止膜９が形成される。その反射防止膜９上に所定の写真製版処理を施すことにより、配線パターンに対応した溝を形成するためのレジスト１０が形成される。

次に、レジスト１０をマスクとしてＳｉＣ膜８に異方性エッチングを施すことによって、ＳｉＣ膜８に溝８ａが形成される。その後、図２に示すように、レジスト１０および反射防止膜９が除去される。次に、図３に示すように、溝８ａが形成されたＳｉＣ膜８を覆うように反射防止膜１１が形成される。その反射防止膜１１上に、所定の写真製版処理を施すことにより、ビアプラグに対応した開口部を形成するためのレジスト１２が形成される。次に、図４に示すように、そのレジスト１２をマスクとしてＳｉＯ₂膜７に異方性エッチングを施すことによって、ＳｉＯ₂膜７に開口部７ａが形成される。

次に、図５に示すように、開口部７ａが形成されたＳｉＯ₂膜７をマスクとして、有機膜６に異方性エッチングを施すことによって、有機膜６に開口部６ａが形成される。この有機膜６に異方性エッチングを施す際に、レジスト１２および反射防止膜１１が同時に除去される。次に、図６に示すように、溝８ａが形成されたＳｉＣ膜８をマスクとしてＳｉＯ₂膜７に異方性エッチングを施しながら、開口部６ａが形成された有機膜６と開口部７ａが形成されたＳｉＯ₂膜７をマスクとして、ＳｉＯＣ膜５に異方性エッチングを施すことによって、ＳｉＯ₂膜７には溝７ｂが形成され、ＳｉＯＣ膜５に開口部５ａが形成される。

次に、溝７ｂが形成されたＳｉＯ₂膜７等をマスクとして、酸素プラズマあるいはアンモニアプラズマ雰囲気のもとで有機膜６に異方性エッチングを施すことによって、図７に示すように、有機膜６に溝６ｂが形成される。このとき、平行平板型のエッチング装置を使用して酸素プラズマを利用する場合には、条件として酸素（Ｏ₂）を流量約１００ｓｃｃｍ、圧力を約１Ｐａ、ＲＦパワーを約３００Ｗ、ステージ温度を約０℃とすることが望ましい。また、アンモニアプラズマを利用する場合には、条件としてアンモニア（ＮＨ₃）を流量１００ｓｃｃｍ、圧力を約４Ｐａ、ＲＦパワーを３００Ｗ、ステージ温度を約０℃とすることが望ましい。

このような条件のもとで異方性エッチングを施すことによって、下地のＳｉＯ₂膜５のエッチングレートに対する有機膜６のエッチングレートの比（選択比）を１００以上にすることができて、下地のＳｉＯ₂膜５を実質的にエッチングすることなく有機膜６だけをエッチングすることができる。その後、エッチングを施すことによって最表面に位置するＳｉＣ膜８が除去され、そして、開口部５ａの底に露出するＳｉＣ膜４の部分が除去される。ＳｉＣ膜４には開口部４ａが形成されて、下部銅配線３の表面が露出する。このようにして、図８に示すように、ビアプラグを形成するための開口部１４と銅配線を形成するための溝１３が形成される。

次に、図９に示すように、メッキ法により開口部１４および溝１３を充填するようにＳｉＯ₂膜７上に銅膜１５が形成される。なお、実際のプロセスでは、銅膜１５を形成する前に、銅の拡散を阻止するための所定の銅バリアシード膜（図示せず）が形成される。次に、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施すことにより、図１０に示すように、開口部１４および溝１３に位置する銅膜１５の部分を残して、ＳｉＯ₂膜７の上面上に位置する銅膜１５の部分が除去される。このようにして、開口部１４にはビアプラグ１５ｂが形成され、溝１３には銅配線１５ａが形成されることになる。

次に、たとえばフッ酸溶液に半導体基板１を浸漬させることによって、ＳｉＯ₂膜７が除去される。次に、上述した酸素プラズマあるいはアンモニアプラズマ雰囲気のもとでエッチングを施すことによって、図１１に示すように、銅配線１５ａの下面よりも下方に位置する下地のＳｉＯＣ膜５を実質的にエッチングすることなく有機膜６だけが除去されて、銅配線１５ａの側面と上面が露出する。次に、露出した銅配線１５ａを覆うようにＳｉＯＣ膜５上に、たとえば塗布法によってＬｏｗ−ｋ膜としてのポーラスなＭＳＱ（Methyl Silses Quioxane）膜が形成される。その後、ＭＳＱ膜にＣＭＰ処理を施すことにより、図１２に示すように、銅配線１５ａの側方に位置するＭＳＱ膜１６の部分を残して銅配線１５ａの上面上に位置するＭＳＱ膜の部分が除去されて、銅配線１５ａの上面が露出する。このようにして銅配線の側方を充填するＬｏｗ−ｋ膜としてのＭＳＱ膜が形成された多層構造の銅配線が形成される。

上述した半導体装置の製造方法では、ビアプラグが形成される絶縁膜としてＳｉＯＣ膜を適用し、銅配線が形成される絶縁膜としてそのＳｉＯＣ膜よりもエッチング選択比の高い有機膜を適用して銅配線を形成し、その後、その有機膜を除去して最終的に銅配線の側方を充填するようにＬｏｗ−ｋ膜としてのＭＳＱ膜を形成することによって銅配線とビアプラグが形成される。これにより、有機膜を除去する際に下地のＳｉＯＣ膜を実質的に除去することなく、有機膜だけを除去することができて、銅配線の直下に位置するＳｉＯＣ膜の部分が除去されて銅配線が中に浮くようなことはなく、銅配線を支持するためのダミーのビアプラグを設ける必要がなくなる。その結果、下部銅配線がレイアウト上の制約を受けることがなくなって、配線の自由度が向上する。

また、下地のＳｉＯＣ膜に対して有機膜のエッチング選択比が高いことで、エッチング量の制御が容易になって、有機膜を除去した後に形成されるＬｏｗ−ｋ膜の膜厚のばらつきが抑制される。その結果、銅配線間の実効誘電率のばらつきを抑制することができる。さらに、有機膜を除去する際に、銅配線の直下に位置するＳｉＯＣ膜の部分が除去されないので、銅配線の直下の部分も除去される従来の製造方法と比べると、そのような銅配線直下の除去された領域にＬｏｗ−ｋ膜（ＭＳＱ膜）が充填されずに空洞として残されるようなことがなくなる。

実施の形態２
前述した製造方法では、銅配線のための溝を先に形成する場合を例に挙げた。ここでは、デュアルダマシン法の他の例として、ビアプラグのための開口部を先に形成する場合を例に挙げて説明する。まず、前述した図１に示すＳｉＯ₂膜７が形成されるまでの工程と同様の工程を経た後に、図１３に示すように、そのＳｉＯ₂膜７上に反射防止膜１７が形成される。その反射防止膜１７上に所定の写真製版処理を施すことにより、ビアプラグパターンに対応した開口部を形成するためのレジスト１８が形成される。

次に、レジスト１８をマスクとしてＳｉＯ₂膜７に異方性エッチングを施すことによって、図１４に示すように、ＳｉＯ₂膜７に開口部７ａが形成される。次に、図１５に示すように、開口部７ａが形成されたＳｉＯ₂膜７をマスクとして、酸素プラズマあるいはアンモニアプラズマ雰囲気のもとで有機膜６に異方性エッチングを施すことによって、有機膜６に開口部６ａが形成される。この異方性エッチングの際に、レジスト１８が除去される。次に、図１６に示すように、反射防止膜１７上に所定の写真製版処理を施すことにより、配線パターンに対応した溝を形成するためのレジスト１８が形成される。

次に、図１７に示すように、レジスト１８をマスクとしてＳｉＯ₂膜７に異方性エッチングを施しながら、開口部７ａが形成されたＳｉＯ₂膜７および開口部６ａが形成された有機膜６をマスクとして、ＳｉＯＣ膜５に異方性エッチングを施すことによって、ＳｉＯ₂膜７には溝７ｂが形成され、ＳｉＯＣ膜５に開口部５ａが形成される。次に、溝７ｂが形成されたＳｉＯ₂膜７等をマスクとして、酸素プラズマあるいはアンモニアプラズマ雰囲気のもとで有機膜６に異方性エッチングを施すことによって、図１８に示すように、有機膜６に溝６ｂが形成される。なお、エッチング条件は前述した条件と同じ条件が望ましい。

その後、エッチングを施すことによって最表面に位置する反射防止膜１７が除去され、そして、開口部５ａの底に露出するＳｉＣ膜４の部分が除去される。このようにして、図１９に示すように、ＳｉＣ膜４には開口部４ａが形成されて、下部銅配線３の表面が露出し、ビアプラグを形成するための開口部１４と銅配線を形成するための溝１３が形成される。

次に、図２０に示すように、メッキ法により開口部１４および溝１３を充填するようにＳｉＯ₂膜７上に銅膜１５が形成される。次に、ＣＭＰ処理を施すことにより、図２１に示すように、開口部１４および溝１３に位置する銅膜１５の部分を残して、ＳｉＯ₂膜７の上面上に位置する銅膜１５の部分が除去される。このようにして、開口部１４にはビアプラグ１５ｂが形成され、溝１３には銅配線１５ａが形成されることになる。

次に、たとえばフッ酸溶液に半導体基板１を浸漬させることによって、ＳｉＯ₂膜７が除去される。次に、酸素プラズマあるいはアンモニアプラズマ雰囲気のもとでエッチングを施すことによって、図２２に示すように、銅配線１５ａの下面よりも下方に位置する下地のＳｉＯＣ膜５が実質的にエッチングされることなく有機膜６だけが除去されて、銅配線１５ａの側面と上面が露出する。

次に、露出した銅配線１５ａを覆うようにＳｉＯＣ膜５上に、たとえば塗布法によってポーラスなＭＳＱ膜が形成される。その後、ＭＳＱ膜にＣＭＰ処理を施すことにより、図２３に示すように、銅配線１５ａの側方に位置するＭＳＱ膜の部分を残して銅配線１５ａの上面上に位置するＭＳＱ膜の部分が除去されて、銅配線１５ａの上面が露出する。このようにして多層構造の銅配線が形成される。

上述したビアプラグのための開口部を先に形成する製造方法も、前述した銅配線のための溝を先に形成する製造方法と同様に、銅配線を支持するためのダミーのビアプラグを設ける必要がなく、下部銅配線がレイアウト上の制約を受けることがなくなる。また、下地のＳｉＯＣ膜に対して有機膜のエッチング量の制御が容易になって、銅配線間の実効誘電率のばらつきを抑制することができる。さらに、銅配線直下に空洞が残されるようなことがなくなる。

実施の形態１および実施の形態２において説明した製造方法によって製造された半導体装置では、下部銅配線３上にビアプラグの高さに実質的に相当する厚さのＳｉＯＣ膜５が形成され、そのＳｉＯＣ膜５に設けられた開口部１４にビアプラグ１５ｂが形成されている。そして、ＳｉＯＣ膜５の上には、ＳｉＯＣ膜５に接してビアプラグ１５ｂに電気的に接続される銅配線１５ａが形成されている。さらに、ＳｉＯＣ膜の上には、ＳｉＯＣ膜５に接して銅配線１５ａの側方を充填する、Ｌｏｗ−ｋ膜としてのＭＳＱ膜６が形成されている。

このように、ビアプラグ１５ｂが形成されたＳｉＯＣ膜５上に、ＳｉＯＣ膜５に接するように銅配線１５ａと、銅配線１５ａの側方を充填するＬｏｗ−ｋ膜としてのＭＳＱ膜６とがそれぞれ形成されていることで、銅配線１５ａの側方に位置するＭＳＱ膜６の膜厚のばらつきがなくなって、銅配線間の実効誘電率のばらつきを抑制することができる。

実施の形態３
本発明の実施の形態３に係る半導体装置の製造方法として、シングルダマシン法を例に挙げて説明する。まず、図２４に示すように、半導体基板１の主表面上に、たとえばＣＶＤ法によってＳｉＯＣ膜２０が形成される。そのＳｉＯＣ膜２０にシングルダマシン法によって下部銅配線２１が形成される。その下部銅配線２１を覆うように、ＳｉＯＣ膜２０上にたとえばＣＶＤ法によってＳｉＣ膜２２が形成される。そのＳｉＣ膜２２上にたとえばＣＶＤ法によってＳｉＯＣ膜２３が形成される。そのＳｉＯＣ膜２３にシングルダマシン法によってビアプラグ２４が形成される。

次に、そのＳｉＯＣ膜２３上に、銅の拡散を防止するためのＳｉＣ膜２５が形成される。そのＳｉＣ膜２５上に、有機材料としてたとえばポリアリルエーテルを半導体基板１の表面に塗布することによって有機膜２６が形成される。その有機膜２６上に、たとえばＣＶＤ法によってＳｉＯ₂膜２７が形成される。そのＳｉＯ₂膜２７上に反射防止膜２８が形成される。その反射防止膜２８上に所定の写真製版処理を施すことにより、配線パターンに対応した溝を形成するためのレジスト２９が形成される。

次に、図２５に示すように、レジスト２９をマスクとしてＳｉＯ₂膜２７に異方性エッチングを施すことによって、ＳｉＯ₂膜２７に溝２７ａが形成される。次に、前述した有機膜をエッチングする条件と同様の条件で、溝２７ｂが形成されたＳｉＯ₂膜２７をマスクとして、酸素プラズマあるいはアンモニアプラズマ雰囲気のもとで有機膜２６に異方性エッチングを施すことによって、図２６に示すように、有機膜２６に溝２６ｂが形成される。その後、エッチングを施すことによって最表面に位置するＳｉＣ膜２８が除去され、そして、溝の底に露出するＳｉＣ膜２５の部分が除去される。ＳｉＣ膜２５には溝２５ａが形成されて、ビアプラグ２４の表面が露出する。このようにして、図２７に示すように、銅配線を形成するための溝３０が形成される。

次に、図２８に示すように、メッキ法により溝３０を充填するようにＳｉＯ₂膜２７上に銅膜３１が形成される。次に、ＣＭＰ処理を施すことにより、図２９に示すように、溝３０に位置する銅膜３１の部分を残して、ＳｉＯ₂膜２７の上面上に位置する銅膜３１の部分が除去される。このようにして、溝３０には銅配線３１ａが形成されることになる。次に、たとえばフッ酸溶液に半導体基板１を浸漬させることによって、ＳｉＯ₂膜２７が除去される。次に、上述したように、酸素プラズマあるいはアンモニアプラズマ雰囲気のもとでエッチングを施すことによって、図３０に示すように、下地のＳｉＣ膜２５が実質的にエッチングされることなく有機膜２６だけが除去される。こうして、銅配線３１ａの下方の部分が除去されることなく、銅配線３１ａの側面と上面が露出する。

次に、露出した銅配線３１ａを覆うようにＳｉＣ膜２５上に、たとえば塗布法によってＬｏｗ−ｋ膜としてのポーラスなＭＳＱ膜が形成される。その後、ＭＳＱ膜にＣＭＰ処理を施すことにより、図３１に示すように、銅配線３１ａの側方に位置するＭＳＱ膜３２の部分を残して銅配線３１ａの上面上に位置するＭＳＱ膜の部分が除去されて、銅配線３１ａの上面が露出する。このようにしてシングルダマシン法によって多層構造の銅配線が形成される。

上述したシングルダマシン法による半導体装置の製造方法では、特に、銅配線３１ａが形成された後有機膜２６を除去する際に、酸素プラズマあるいはアンモニアプラズマ雰囲気のもとでエッチングを施すことによって有機膜２６が除去される。これにより、従来の製造方法のようにウェットエッチングによって除去する場合と比較すると、銅配線３１ａとＳｉＣ膜２５との隙間からエッチング液が染み込んで、材料によっては下地の層にエッチングが施されてしまうようなことがなくなり、銅配線間の実効的な誘電率のばらつきを抑制することができる。

なお、上述した各実施の形態における半導体装置として、ＲＣ遅延を抑制する観点から、銅配線の側方を充填する絶縁膜の誘電率は、ビアプラグが形成される絶縁膜の誘電率よりも低い値に設定される。各実施の形態では、ビアプラグが形成される絶縁膜としてＳｉＯＣ膜を例に挙げ、銅配線の側方を充填するＬｏｗ−ｋ膜としてＭＳＱ膜を例に挙げて説明したが、このＲＣ遅延を抑制する観点から、ＳｉＯＣ膜の誘電率は２．８〜３．１であるのに対して、銅配線の側方を充填するＭＳＱ膜の誘電率の値は、２．８よりも低い値（ｋ＝１．５〜２．８）とされる。

また、Ｌｏｗ−ｋ膜としては、微細な空孔を含んだポーラスなＳｉＯＣＨ系の膜であればＭＳＱ膜に限られない。あるいは、最終的に除去される有機膜６等の誘電率よりも低い誘電率を有する有機材料を適用してもよい。さらに、ビアプラグが形成される絶縁膜としては、ＳｉＯＣ膜の他に、たとえばＳｉＯ₂膜を適用してもよい。特に、ビアプラグが形成される絶縁膜にはビアプラグのストレスが集中しやすいため、その絶縁膜として比較的強度の強いＳｉＯＣ膜やＳｉＯ₂膜を適用することで、銅配線の信頼性を高めることができる。

また、有機膜を除去する際のエッチング条件は一例に過ぎず、この条件に限定されるものではない。酸素プラズマあるいはアンモニアプラズマを利用することによって、有機膜の材料にかかわらず、有機膜のエッチングレート（Ｒ１）と下地のＳｉＯＣ膜（あるいはＳｉＯ₂膜）のエッチングレート（Ｒ２）との比（選択比：Ｒ１/Ｒ２）を１００以上にすることが可能である。

今回開示された実施の形態はすべての点で例示に過ぎず、これに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。

本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面斜視図である。 同実施の形態において、図１に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面斜図である。 同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面斜視図である。 本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面斜視図である。 同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面斜図である。 同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図２１に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図２２に示す工程の後に行なわれる工程を示す断面斜視図である。 本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面斜視図である。 同実施の形態において、図２４に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図２５に示す工程の後に行なわれる工程を示す断面斜図である。 同実施の形態において、図２６に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図２７に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図２９に示す工程の後に行なわれる工程を示す断面斜視図である。 同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面斜視図である。

符号の説明

１ 半導体基板、２，５，２０，２３ ＳｉＯＣ膜、３，２１ 下部銅配線、４，８，２２，２５ ＳｉＣ膜、６，２６ 有機膜、７，２７ ＳｉＯ₂膜、９，１１，１７，２８ 反射防止膜、１０，１２，１８，２９ レジスト、１３，３０ 溝、１４ 開口部、１５，３１ 銅膜、１６，３２ ＭＳＱ膜。

Claims (8)

1. ビアプラグと銅配線を備えた半導体装置の製造方法であって、
   所定のエッチング特性を有してビアプラグの高さに相当する厚さの第１絶縁膜を、半導体基板の主表面上に形成する工程と、
   前記第１絶縁膜のエッチング特性とは異なるエッチング特性を有して銅配線の厚さに相当する厚さの第２絶縁膜を、前記第１絶縁膜の上面に直接接するように形成する工程と、
   前記第１絶縁膜および前記第２絶縁膜にそれぞれ所定のエッチングを施すことにより、前記第１絶縁膜にビアプラグを形成するための開口部を形成し、前記第２絶縁膜に前記銅配線を形成するための前記第１絶縁膜の表面を露出する溝部を形成する工程と、
   前記開口部および前記溝部に銅の材料を充填することにより、前記開口部にビアプラグを形成し、前記溝部に銅配線を形成する工程と、
   前記第１絶縁膜を残して前記第１絶縁膜の上に位置する前記第２絶縁膜を除去することにより、前記銅配線を露出する工程と、
   前記第１絶縁膜よりも誘電率の低い第３絶縁膜を、露出した前記銅配線の側方を埋めるように前記第１絶縁膜上に形成する工程と
   を備えた、半導体装置の製造方法。
2. 前記開口部と前記溝部を形成する工程では、前記開口部を形成した後に前記溝部が形成される、請求項１記載の半導体装置の製造方法。
3. 前記開口部と前記溝部を形成する工程では、前記溝部を形成した後に前記開口部が形成される、請求項１記載の半導体装置の製造方法。
4. 銅配線を備えた半導体装置の製造方法であって、
   半導体基板の主表面上に所定のエッチング特性を有する第１絶縁膜を形成する工程と、
   前記第１絶縁膜のエッチング特性とは異なるエッチング特性を有する第２絶縁膜を、前記第１絶縁膜の上面に直接接するように形成する工程と、
   前記第１絶縁膜および前記第２絶縁膜にそれぞれ所定のエッチングを施すことにより、前記第１絶縁膜および前記第２絶縁膜に所定の溝部を形成する工程と、
   前記溝部に銅の材料を充填することにより銅配線を形成する工程と、
   前記第１絶縁膜を残して前記第１絶縁膜の上に位置する前記第２絶縁膜を除去することにより、前記銅配線を露出する工程と、
   前記第１絶縁膜よりも誘電率の低い第３絶縁膜を、露出した前記銅配線の側方を埋めるように前記第１絶縁膜上に形成する工程と
   を備えた、半導体装置の製造方法。
5. 前記第２絶縁膜を形成する工程では、前記第２絶縁膜は有機材料を塗布することによって形成される、請求項１〜４のいずれかに記載の半導体装置の製造方法。
6. ビアプラグと銅配線を備えた半導体装置であって、
   半導体基板の主表面上に形成され、所定の誘電率とビアプラグの高さに相当する厚さを有する第１絶縁膜と、
   前記第１絶縁膜に形成された開口部と、
   前記開口部を充填するように形成されたビアプラグと、
   前記第１絶縁膜に接触するように前記第１絶縁膜上に形成され、前記ビアプラグに接続される銅配線と、
   前記第１絶縁膜に接触するように前記第１絶縁膜上に形成され、前記第１絶縁膜の誘電率よりも低い誘電率を有して前記銅配線の側方を充填する第２絶縁膜と
   を備えた、半導体装置。
7. 銅配線を備えた半導体装置であって、
   半導体基板の主表面上に形成され、所定の誘電率を有する第１絶縁膜と、
   前記第１絶縁膜に接触するように前記第１絶縁膜上に形成された銅配線と、
   前記第１絶縁膜に接触するように前記第１絶縁膜上に形成され、前記第１絶縁膜の誘電率よりも低い誘電率を有して前記銅配線の側方を充填する第２絶縁膜と
   を備えた、半導体装置。
8. 前記第１絶縁膜はシリコン酸化（ＳｉＯ₂）膜および酸化シリコンに炭素を導入したＳｉＯＣ膜のいずれかであり、
   前記第２絶縁膜は空孔を含むＳｉＯＣＨ系の膜および有機膜のいずれかである、請求項６または７に記載の半導体装置。

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