KR102272553B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR102272553B1
KR102272553B1 KR1020150008714A KR20150008714A KR102272553B1 KR 102272553 B1 KR102272553 B1 KR 102272553B1 KR 1020150008714 A KR1020150008714 A KR 1020150008714A KR 20150008714 A KR20150008714 A KR 20150008714A KR 102272553 B1 KR102272553 B1 KR 102272553B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
region
insulating layer
insulating film
trenches
Prior art date
Application number
KR1020150008714A
Other languages
English (en)
Other versions
KR20160089146A (ko
Inventor
임태진
유우경
백종민
안상훈
토마스 어스진다
전기영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150008714A priority Critical patent/KR102272553B1/ko
Priority to US14/984,085 priority patent/US9653400B2/en
Publication of KR20160089146A publication Critical patent/KR20160089146A/ko
Application granted granted Critical
Publication of KR102272553B1 publication Critical patent/KR102272553B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 상기 반도체 장치는 제1 및 제2 영역을 포함하고, 저유전율을 가지는 다공성의 제1 층간 절연막, 상기 제1 영역에서 상기 제1 층간 절연막상에 형성되는 제2 층간 절연막, 상기 제2 층간 절연막 내에 서로 이격되어 형성되는 복수의제1 도전 패턴들, 상기 제2 영역에서 상기 제1 층간 절연막 내에 형성되는적어도 하나의 제2 도전 패턴 및 상기 복수의 제1 도전 패턴들의 측면에 배치되는 에어 갭을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치에서 백 엔드 오브 라인(BEOL) 공정에서는 복수의 배선을 패턴화하게 되고 이러한 복수의 배선 사이의 간섭 현상이 없도록 처리하는 것이 중요한 이슈 중에 하나가 된다.
그러나, 최근에 반도체 장치의 스케일이 급속도로 작아지고, 배선간의 간격이 줄어들면서 각각의 배선 사이의 절연 및 커패시턴스를 줄이기 위한 방법이 많이 개발되고 있다.
이를 위해 포어(pore)를 포함하고 있는 저유전율막을 이용하여 상기 커패시턴스를 줄이는 방안이 사용되고, 이에 따라, 모듈러스(modulus) 즉, 저유전율막의 내구성의 문제도 대두되게 되었다.
따라서, 이러한 유전율 및 내구성의 문제를 모두 해결하기 위한 방법의 개발이 필요하게 되었다.
본 발명이 해결하려는 과제는, 배선 사이의 절연막의 유전율을 줄이고, 내구성을 높일 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 배선 사이의 절연막의 유전율을 줄이고, 내구성을 높일 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 및 제2 영역을 포함하고, 저유전율을 가지는 다공성의 제1 층간 절연막, 상기 제1 영역에서 상기 제1 층간 절연막상에 형성되는 제2 층간 절연막, 상기 제2 층간 절연막 내에 서로 이격되어 형성되는 복수의제1 도전 패턴들, 상기 제2 영역에서 상기 제1 층간 절연막 내에 형성되는적어도 하나의 제2 도전 패턴 및 상기 복수의 제1 도전 패턴들의 측면에 배치되는 에어 갭을 포함한다.
상기 제1 및 제2 도전 패턴들의 상면은 동일한 평면 상에 위치할 수 있다.
여기서, 상기 제1 층간 절연막 내에 형성되어 상기 제2 도전 패턴이 채워지는 제1 트렌치와, 상기 제1 트렌치의 내벽에 컨포말하게 형성되어 상기 제1 층간 절연막의 내벽 표면을 밀봉하는 실링막을 더 포함할 수 있다.
여기서, 상기 실링막과 상기 제2 도전 패턴 사이에 형성되는 배리어 메탈막을 더 포함할 수 있다.
상기 실링막은 옥타메칠사이클로테트라실록산(Octamethyl Cyclotetrasiloxane) 및 헥사메틸시클로트리실라잔(hexamethylcyclotrisilazane) 중 적어도 하나를 포함할 수 있다.
상기 제1 영역의 제1 층간 절연막의 상면의 높이는 제2 영역의 상기 제1 층간 절연막의 상면의 높이보다 더 낮을 수 있다.
상기 제1 및/또는 제2 도전 패턴들은 상기 제1 층간 절연막을 관통하는 비아를 포함할 수 있다.
여기서, 상기 제1 및 제2 도전 패턴들의 상면에 상기 제1 및 제2 도전 패턴들을 각각 덮는 캡핑막을 더 포함할 수 있다.
상기 캡핑막은 Co, 및/또는 AlN을 포함할 수 있다.
상기 제1 및 제2 도전 패턴들은 Cu, W, Al, 및/또는 Co를 포함할 수 있다.
상기 에어 갭은 상기 복수의 제1 도전 패턴들의 사이에만 형성될 수 있다.
상기 제2 도전 패턴들 간의 간격은 상기 제1 도전 패턴들 간의 간격보다 넓거나 같을 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 제1 영역과 제2 영역을 포함하는 제1 구조체 및 제3 영역과 제4 영역을 포함하고, 상기 제1 구조체 상에 형성되는 제2 구조체를 포함하되, 상기 제1 구조체는, 제1 다공성(porus) 초저유전율(ultra low-k, ULK) 물질을 포함하는 제1 층간 절연막, 제1 영역에서 상기 제1 층간 절연막 상에 형성되는 제2 층간 절연막, 상기 제2 층간 절연막 내에 서로 이격되어 형성되는 복수의 제1 도전 패턴들, 상기 제2 영역에서 상기 제1 층간 절연막 내에 형성되는 적어도 하나의 제2 도전 패턴 및 상기 복수의 제1 도전 패턴들의 측면에 각각 형성되는 제1 에어 갭을 포함하고, 상기 제2 구조체는, 제2 다공성 초저유전율 물질을 포함하는 제3 층간 절연막, 제3 영역에서 상기 제3 층간 절연막 상에 형성되는 제4 층간 절연막, 상기 제4 층간 절연막 내에 서로 이격되어 형성되는 복수의 제3 도전 패턴들, 상기 제4 영역에서 상기 제3 층간 절연막 내에 형성되는 적어도 하나의 제4 도전 패턴 및 상기 복수의 제3 도전 패턴들의 측면에 각각 형성되는 제2 에어 갭을 포함한다.
상기 제1 및 제3 층간 절연막의 유전율은 서로 다를 수 있다.
상기 제1 층간 절연막의 유전율은 상기 제3 층간 절연막의 유전율보다 높을 수 있다.
상기 제1 및 제2 다공성 초저유전율 물질의 공극율(porosity)은 서로 다를 수 있다.
여기서, 상기 제1 층간 절연막 내에 형성되어 상기 제2 도전 패턴이 채워지는 제1 트렌치와, 상기 제3 층간 절연막 내에 형성되어 상기 제4 도전 패턴이 채워지는 제2 트렌치와, 상기 제1 및/또는 제2 트렌치의 내벽에 컨포말하게 형성되어 상기 제1 및/또는 제3 층간 절연막의 표면을 밀봉하는 실링막을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는 저유전율을 가지는 다공성의 제1 층간 절연막, 상기 제1 층간 절연막 상에 형성된 서로 이격된 복수의 도전 패턴들, 상기 제1 층간 절연막 상에, 상기 복수의 도전 패턴들의 측면에 형성된 에어 갭 및 상기 복수의 도전 패턴들, 상기 에어 갭 및 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막을 포함한다.
상기 복수의 도전 패턴들 중 일부는 상기 제1 층간 절연막을 관통하는 비아 패턴을 포함할 수 있다.
상기 다공성 초저유전율 물질의 공극률은 5 내지 80 퍼센트일 수 있다.
여기서, 상기 제1 층간 절연막과 상기 에어 갭 사이에 코팅막을 더 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 다공성 초저유전율 물질을 포함하고, 제1 및 제2 영역을 포함하는 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막을 식각하여 트렌치를 형성하고, 상기 트렌치를 채우는 제1 및 제2 도전 패턴들을 각각 상기 제1 및 제2 영역에 형성하고, 상기 제1 영역을 노출시키되, 상기 제2 영역을 커버하는 마스크막을 형성하고, 상기 제1 영역의 상기 제1 층간 절연막을 식각하고, 상기 제1 도전 패턴 및 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하여 상기 제1 도전 패턴의 측면에 에어 갭을 형성하는 것을 포함한다.
상기 제1 층간 절연막을 형성하는 것은, 예비 층간 절연막을 형성하고, 상기 예비 층간 절연막에 자외선 또는 열을 조사하여 포어(pore)를 가지는 상기 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막의 표면의 포어를 밀봉하는 실링막을 형성하는 것을 더 포함할 수 있다.
상기 제1 층간 절연막을 형성하는 것은, 예비 층간 절연막을 형성하고, 상기 예비 층간 절연막에 자외선을 조사하여 포어를 가지는 상기 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막의 포어를 제1 물질로 메우는 것을 더 포함할 수 있다.
상기 제1 물질은 폴리머를 포함할 수 있다.
여기서, 상기 트렌치를 형성한 후에, 상기 포어 내의 상기 제1 물질을 제거하는 것을 더 포함할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 도 1의 제1 층간 절연막을 세부적으로 설명하기 위한 A 부분의 확대 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 도 3의 제1 층간 절연막을 세부적으로 설명하기 위한 B 부분의 확대 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7 내지 도 23은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 24 내지 도 26은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 27 및 도 28은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 29는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 30은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 31 및 도 32는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1 및 도 2를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 2는 도 1의 제1 층간 절연막을 세부적으로 설명하기 위한 A 부분의 확대 단면도이다.
도 1을 참조하면 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 층간 절연막(100), 제1 트렌치(210a, 210b, 210c), 제2 트렌치(310a, 310b), 제1 메탈(200a, 200b, 200c), 제2 메탈(300a, 300b), 제1 배리어 메탈(220a, 220b, 220c), 제2 배리어 메탈(320a, 320b), 제1 캡핑막(230a, 230b, 230c), 제2 캡핑막(330a, 330b), 제2 층간 절연막(900), 제1 중간막(400), 제1 마스크막(500), 제1 코팅막(600) 및 제1 에어 갭(700) 등을 포함한다.
제1 층간 절연막(100)은 아래에 다른 반도체 소자를 덮을 수 있다. 예를 들어, 트랜지스터와 같은 반도체 소자나 다른 배선 구조 상에 배선 구조를 형성하기 위해 제1 층간 절연막(100)이 형성될 수 있다.
제1 층간 절연막(100)은 실리콘 산화막을 포함할 수 있다. 제1 층간 절연막(100)은 예를 들어, Si-OCH로 이루어진 막질일 수 있다. 단, 이에 제한되는 것은 아니다. 제1 층간 절연막(100)은 다공성 실리콘 산화막일 수 있다. 즉, 제1 층간 절연막(100)은 다공성(porus) 구조를 가지는 p-Si-OCH(porus-Si-OCH)로 이루어진 막질일 수 있다.
제1 층간 절연막(100)은 매우 낮은 유전율을 가지는 초저유전율막(ultra low-k, ULK)일 수 있다. 제1 층간 절연막(100)의 유전율, 즉 k 값은 예를 들어, 3.00이하일 수 있다. 특히, 제1 층간 절연막(100)의 유전율은 2.55일 수 있다. 단, 이에 제한되는 것은 아니다. 제1 층간 절연막(100)은 내부에 복수의 포어(pore)를 가지고, 이로 인해 낮은 유전율을 가지는 절연막일 수 있다.
도 2를 참고하면, 제1 층간 절연막(100)의 내부에는 포어(110)가 형성되어 있을 수 있다. 이러한 포어(110)는 제1 층간 절연막(100)의 전체적인 유전율을 낮추는 작용을 한다. 이러한 포어(110)는 k 값이 낮은 공기를 내부에 수용할 수 있고, 포어(110)의 면적이 제1 층간 절연막(100)의 면적에서 차지하는 비율 즉, 공극율(porosity)이 높을수록 제1 층간 절연막(100)의 유전율이 낮아질 수 있다.
제1 층간 절연막(100)의 공극율은 약 5% 내지 80%일 수 있다. 단, 이에 제한되는 것은 아니다. 공극율이 높아질수록 제1 층간 절연막(100)의 유전율은 낮아지나 내구성이 낮아질 수 있다. 따라서, 제1 층간 절연막(100)이 배선을 형성하기 위한 식각 공정시에 손상을 입을 수 있다. 따라서, 상기 손상을 완화하거나 예방하는 공정이 필요할 수 있다.
예를 들어, 제1 층간 절연막(100)은 포어 스터핑(pore-stuffing) 공정을 거칠 수 있다. 포어 스터핑 공정은 제1 층간 절연막(100)의 포어(110)를 식각 공정 전에 스터핑 물질로 채워 식각 공정시에 발생할 수 있는 제1 층간 절연막(100)의 손상을 예방할 수 있는 공정이다. 이는 추후에 설명한다.
다시, 도 1을 참조하면, 제1 층간 절연막(100)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 층간 절연막(100)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에서의 상면의 높이가 서로 다를 수 있다. 구체적으로, 제1 층간 절연막(100)은 제1 영역(Ⅰ)에서 제2 영역(Ⅱ)보다 더 낮은 상면을 가질 수 있다. 즉, 제1 층간 절연막(100)은 선택적으로 식각된 제1 영역(Ⅰ)과 식각되지 않았거나, 상대적으로 덜 식각된 제2 영역(Ⅱ)을 포함할 수 있다.
제2 층간 절연막(900)은 제1 층간 절연막(100) 상에 형성될 수 있다. 제2 층간 절연막(900)은 제1 층간 절연막(100)의 제1 영역(Ⅰ) 상에 형성될 수 있다. 즉, 제1 층간 절연막(100)이 선택적으로 식각되면, 그 식각된 자리에 제2 층간 절연막(900)이 형성될 수 있다. 이에 따라, 제2 층간 절연막(900)의 상면과 제2 영역(Ⅱ)의 제1 층간 절연막(100)의 상면은 동일한 평면일 수 있다.
제2 층간 절연막(900)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 또는, 제2 층간 절연막(900)은 제1 층간 절연막(100)과 동일한 물질을 포함할 수도 있다. 단, 이에 제한되는 것은 아니다.
제1 트렌치(210a, 210b, 210c)는 제2 층간 절연막(900) 내에 형성될 수 있다. 제1 트렌치(210a, 210b, 210c)는 서로 제1 간격(P1)만큼 이격되어 형성될 수 있다. 제1 트렌치(210a, 210b, 210c)는 내부에 제1 메탈(200a, 200b, 200c)을 수용할 수 있다. 제1 트렌치(210a, 210b, 210c)는 구체적으로, 내부에 컨포말한 제1 배리어 메탈(220a, 220b, 220c) 및 제1 메탈(200a, 200b, 200c)을 수용할 수 있다. 제1 배리어 메탈(220a, 220b, 220c)은 제1 트렌치(210a, 210b, 210c)의 내벽을 따라 컨포말하게(conformally) 형성되고, 제1 메탈(200a, 200b, 200c)은 제1 트렌치(210a, 210b, 210c)를 완전히 메울 수 있다.
제1 트렌치(210a, 210b, 210c)는 수직한 형상일 수도 있지만, 도시된 바와 같이 하부의 폭이 상부의 폭보다 좁은 형상일 수 있다. 단, 이에 제한되는 것은 아니다. 제1 트렌치(210a, 210b, 210c)의 바닥면은 제1 층간 절연막(100)일 수 있다. 단, 이에 제한되는 것은 아니고, 제1 트렌치(210a, 210b, 210c)는 제1 층간 절연막(100)을 관통하여 형성될 수도 있다. 만일, 제1 트렌치(210a, 210b, 210c)의 바닥면이 제1 층간 절연막(100)인 경우에는 제1 트렌치(210a, 210b, 210c)는 라인 형태의 배선 구조를 형성하게 된다. 만일, 제1 트렌치(210a, 210b, 210c)가 제1 층간 절연막(100)을 관통하는 경우에는 제1 트렌치(210a, 210b, 210c)는 서로 다른 배선들을 수직으로 연결하는 비아 구조를 형성하게 된다. 즉, 제1 트렌치(210a, 210b, 210c)는 배선 구조 또는 비아 구조가 될 수 있다. 제1 트렌치(210a, 210b, 210c)는 복수일 수 있다 따라서, 제1 트렌치(210a, 210b, 210c)의 일부는 배선 구조가 되고, 나머지 일부는 비아 구조가 될 수도 있다.
제2 트렌치(310a, 310b)는 제1 층간 절연막(100) 내에 형성될 수 있다. 제2 트렌치(310a, 310b)는 제1 층간 절연막(100)의 제2 영역(Ⅱ) 내에 형성될 수 있다. 제2 트렌치(310a, 310b)는 서로 제2 간격(P2)만큼 이격되어 형성될 수 있다. 제2 간격(P2)은 제1 간격(P1)보다 크거나 같을 수 있다. 제2 트렌치(310a, 310b)는 내부에 제2 메탈(300a, 300b)을 수용할 수 있다. 제2 트렌치(310a, 310b)는 구체적으로, 내부에 컨포말한 제2 배리어 메탈(320a, 320b) 및 제2 메탈(300a, 300b)을 수용할 수 있다. 제2 배리어 메탈(320a, 320b)은 제2 트렌치(310a, 310b)의 내벽을 따라 컨포말하게(conformally) 형성되고, 제2 메탈(300a, 300b)은 제2 트렌치(310a, 310b)를 완전히 메울 수 있다.
제2 트렌치(310a, 310b)는 수직한 형상일 수도 있지만, 도시된 바와 같이 하부의 폭이 상부의 폭보다 좁은 형상일 수 있다. 단, 이에 제한되는 것은 아니다. 제2 트렌치(310a, 310b)의 바닥면은 제1 층간 절연막(100) 내에 위치할 수 있다. 단, 이에 제한되는 것은 아니고, 제2 트렌치(310a, 310b)는 제1 층간 절연막(100)을 관통하여 형성될 수도 있다. 만일, 제2 트렌치(310a, 310b)의 바닥면이 제1 층간 절연막(100) 내에 위치하는 경우에는 제2 트렌치(310a, 310b)는 라인 형태의 배선 구조를 형성하게 된다. 만일, 제2 트렌치(310a, 310b)가 제1 층간 절연막(100)을 관통하는 경우에는 제2 트렌치(310a, 310b)는 서로 다른 배선들을 수직으로 연결하는 비아 구조를 형성하게 된다. 즉, 제2 트렌치(310a, 310b)는 배선 구조 또는 비아 구조가 될 수 있다. 제2 트렌치(310a, 310b)는 복수일 수 있다. 다라서, 제2 트렌치(310a, 310b)의 일부는 배선 구조가 되고, 나머지 일부는 비아 구조가 될 수도 있다.
제1 배리어 메탈(220a, 220b, 220c)은 제1 트렌치(210a, 210b, 210c) 내에 각각 형성될 수 있다. 제1 배리어 메탈(220a, 220b, 220c)은 제1 트렌치(210a, 210b, 210c)의 내벽에 컨포말하게 형성될 수 있다. 제1 배리어 메탈(220a, 220b, 220c)은 구체적으로, 제1 트렌치(210a, 210b, 210c)의 측벽 및 바닥면에 컨포말하게 형성될 수 있다. 제1 배리어 메탈(220a, 220b, 220c)은 제1 메탈(200a, 200b, 200c)과 제1 및 제2 층간 절연막(100, 900) 사이에 형성될 수 있다.
제2 배리어 메탈(320a, 320b)은 제2 트렌치(310a, 310b) 내에 각각 형성될 수 있다. 제2 배리어 메탈(320a, 320b)은 제2 트렌치(310a, 310b)의 내벽에 컨포말하게 형성될 수 있다. 제2 배리어 메탈(320a, 320b)은 구체적으로, 제2 트렌치(310a, 310b)의 측벽 및 바닥면에 컨포말하게 형성될 수 있다. 제2 배리어 메탈(320a, 320b)은 제2 메탈(300a, 300b)과 제1 층간 절연막(100) 사이에 형성될 수 있다.
제1 메탈(200a, 200b, 200c)은 제1 트렌치(210a, 210b, 210c)를 채울 수 있다. 제1 메탈(200a, 200b, 200c)은 제1 트렌치(210a, 210b, 210c)의 내벽에 형성된 제1 배리어 메탈(220a, 220b, 220c) 상에 형성될 수 있다. 제1 메탈(200a, 200b, 200c)은 제1 트렌치(210a, 210b, 210c)를 완전히 채울 수 있다. 제1 메탈(200a, 200b, 200c)은 배선 또는 비아를 형성하는 금속을 포함할 수 있다. 구체적으로 제1 메탈(200a, 200b, 200c)은 Cu, W, Co, 및/또는 Al을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제2 메탈(300a, 300b)은 제2 트렌치(310a, 310b)를 채울 수 있다. 제2 메탈(300a, 300b)은 제2 트렌치(310a, 310b)의 내벽에 형성된 제2 배리어 메탈(320a, 320b) 상에 형성될 수 있다. 제2 메탈(300a, 300b)은 제2 트렌치(310a, 310b)를 완전히 채울 수 있다. 제2 메탈(300a, 300b)은 배선 또는 비아를 형성하는 금속을 포함할 수 있다. 구체적으로 제2 메탈(300a, 300b)은 Cu, W, Co, 및/또는 Al을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제2 메탈(300a, 300b)과 제1 메탈(200a, 200b, 200c)은 동시에 형성될 수 있다. 또한, 제1 메탈(200a, 200b, 200c)의 상면과 제2 메탈(300a, 300b)의 상면은 동일한 평면 상에 형성될 수 있다.
제1 캡핑막(230a, 230b, 230c)은 제1 트렌치(210a, 210b, 210c)를 캡핑(capping)할 수 있다. 제1 캡핑막(230a, 230b, 230c)은 제1 트렌치(210a, 210b, 210c) 내의 제1 메탈(200a, 200b, 200c) 상에 형성될 수 있다. 제1 캡핑막(230a, 230b, 230c)은 도전체를 포함할 수 있다. 제1 캡핑막(230a, 230b, 230c)은 예를 들어, Co, 및/또는 AlN을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제1 캡핑막(230a, 230b, 230c)은 제1 트렌치(210a, 210b, 210c) 상에 형성되고, 제1 트렌치(210a, 210b, 210c)가 형성되지 않는 부분에는 형성되지 않는다. 즉, 복수의 제1 트렌치(210a, 210b, 210c)에 대응하여 제1 캡핑막(230a, 230b, 230c)도 복수로 형성될 수 있다.
제1 캡핑막(230a, 230b, 230c)은 화학 기상 증착(chemical vapor deposition, CVD) 또는 무전해 도금(electroless deposition, ELD)를 통해서 증착될 수 있다. 단, 이에 제한되는 것은 아니고, 제1 메탈(200a, 200b, 200c)을 캡핑할 수 있도록 제1 캡핑막(230a, 230b, 230c)을 형성하는 방법이면 아무런 제한 없이 사용될 수 있다.
제2 캡핑막(330a, 330b)은 제2 트렌치(310a, 310b)를 캡핑(capping)할 수 있다. 제2 캡핑막(330a, 330b)은 제2 트렌치(310a, 310b) 내의 제2 메탈(300a, 300b) 상에 형성될 수 있다. 제2 캡핑막(330a, 330b)은 도전체를 포함할 수 있다. 제2 캡핑막(330a, 330b)은예를 들어, Co 및/또는 AlN을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제2 캡핑막(330a, 330b)은 제2 트렌치(310a, 310b) 상에 형성되고, 제2 트렌치(310a, 310b)가 형성되지 않는 부분에는 형성되지 않는다. 즉, 복수의 제2 트렌치(310a, 310b)에 대응하여 제2 캡핑막(330a, 330b)도 복수로 형성될 수 있다.
제2 캡핑막(330a, 330b)은 화학 기상 증착(CVD) 또는 무전해 도금(ELD)를 통해서 증착될 수 있다. 단, 이에 제한되는 것은 아니고, 제2 메탈(300a, 300b)을 캡핑할 수 있도록 제2 캡핑막(330a, 330b)을 형성하는 방법이면 아무런 제한 없이 사용될 수 있다.
제1 메탈(200a, 200b, 200c)은 복수일 수 있다. 복수의 제1 메탈(200a, 200b, 200c)의 간격은 제1 간격(P1)일 수 있다. 제1 간격(P1)은 동일한 간격일 수도 있다. 단, 이에 제한되는 것은 아니다. 제2 메탈(300a, 300b)은 복수일 수 있다. 복수의 제2 메탈(300a, 300b)의 간격은 제2 간격(P2)일 수 있다. 제2 간격(P2)은 상대적으로 제1 간격(P1)에 비해 크거나 같을 수 있다. 즉, 제1 영역(Ⅰ)의 메탈 패턴 간의 제1 간격(P1)은 제2 영역(Ⅱ)의 메탈 패턴 간의 제2 간격(P2)보다 작거나 같을 수 있다. 즉, 메탈 패턴의 간격이 작고, 밀도가 높은 제1 영역(Ⅰ)은 유전율이 더 낮아야할 필요성이 높으므로, 제1 층간 절연막(100)의 식각을 통해 제1 에어 갭(700)을 형성할 수 있다. 이에 반해, 메탈 패턴의 간격이크고, 밀도가 낮은 제2 영역(Ⅱ)은 제1 영역(Ⅰ)보다는 상대적으로 유전율이 낮을 필요성이 적으므로 제1 에어 갭(700)이 없이 초저유전율막을 제1 층간 절연막(100)으로 사용할 수 있다.
제1 중간막(400)은 제2 영역(Ⅱ)에 형성될 수 있다. 제1 중간막(400)은 제2 영역(Ⅱ)의 제2 캡핑막(330a, 330b) 및 제1 층간 절연막(100) 상에 형성될 수 있다. 제1 중간막(400)은 제1 층간 절연막(100)에 비해 상대적으로 얇게 형성될 수 있다. 제1 중간막(400)은 실리콘 질화막, 예를 들어, SiCN일 수 있다. 단, 이에 제한되는 것은 아니고, 제1 중간막(400)은 예를 들어, SiOC일 수 있다..
제1 마스크막(500)은 제2 영역(Ⅱ)에 형성될 수 있다. 제1 마스크막(500)은 제2 영역(Ⅱ)의 제1 중간막(400) 상에 형성될 수 있다. 제1 마스크막(500)은 제1 층간 절연막(100)에 비해 상대적으로 얇게 형성될 수 있다. 제1 마스크막(500)은 제1 층간 절연막(100)에 비해 식각율(etch rate)이 낮을 수 있다. 제1 마스크막(500)은 예를 들어, SiON일 수 있다. 단, 이에 제한되는 것은 아니다. 제1 마스크막(500)은 제1 영역(Ⅰ)이 식각되는 동안 제2 영역(Ⅱ)이 식각되지 않도록 버티는 역할을 할 수 있다.
제1 코팅막(600)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ) 모두에 형성될 수 있다. 제1 코팅막(600)은 제1 영역(Ⅰ)에서는 제1 층간 절연막(100), 제1 배리어 메탈(220a, 220b, 220c) 및 제1 캡핑막(230a, 230b, 230c) 상에 형성될 수 있다. 제1 코팅막(600)은 제2 층간 절연막(900) 및 제1 에어 갭(700)의 아래에 형성될 수 있다.
구체적으로, 제1 영역(Ⅰ)에서는 제1 코팅막(600)은 제1 메탈(200a, 200b, 200c) 및 제1 배리어 메탈(220a, 220b, 220c)에 의해 오버랩되지 않는 제1 층간 절연막(100)의 상면에 형성될 수 있다. 나아가, 제1 코팅막(600)은 제1 배리어 메탈(220a, 220b, 220c)의 외벽을 따라 형성될 수 있다. 제1 메탈(200a, 200b, 200c)의 상면은 제1 캡핑막(230a, 230b, 230c)에 의해 캡핑되었으므로 제1 코팅막(600)은 제1 캡핑막(230a, 230b, 230c)의 상면을 따라 형성될 수 있다. 즉, 제1 코팅막(600)은 제1 층간 절연막(100), 제1 배리어 메탈(220a, 220b, 220c) 및 제1 캡핑막(230a, 230b, 230c)의 표면을 따라 컨포말하게 형성될 수 있다.
제2 영역(Ⅱ)에서는 제1 코팅막(600)은 제1 마스크막(500)의 상면에 형성될 수 있다. 제1 코팅막(600)은 제1 마스크막(500)의 상면뿐만 아니라 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 나누는 제1 층간 절연막(100)의 리세스된 측면 상에도 형성될 수 있다. 즉, 제1 중간막(400), 제1 마스크막(500) 및 제1 층간 절연막(100)은 같은 평면의 식각면을 가질 수 있고, 제1 코팅막(600)은 상기 식각면을 따라서 형성될 수도 있다. 즉, 제1 코팅막(600)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에서 전체적으로 연장된 형태로 형성될 수 있다.
제1 에어 갭(700)은 제1 메탈(200a, 200b, 200c)의 측면에 형성될 수 있다. 제1 에어 갭(700)은 복수의 제1 메탈(200a, 200b, 200c)의 각각의 측면에 형성될 수 있다. 제1 에어 갭(700)은 특히 복수의 제1 메탈(200a, 200b, 200c) 사이에 형성될 수 있다. 단, 이에 제한되는 것은 아니다. 제1 에어 갭(700)은 내부에 공기(air)가 수용될 수 있다. 공기는 유전율 k가 매우 낮은 물질이므로 제1 에어 갭(700)이 제2 층간 절연막(900) 내에 형성됨에 따라 제2 층간 절연막(900)의 기생 커패시턴스가 줄어들게된다. 이에 따라, 반도체 장치(1)의 신뢰성이 향상될 수 있다.
제1 에어 갭(700)은 스텝 커버리지가 불량한 제2 층간 절연막(900)의 증착에 의해서 형성될 수 있다. 이에 따라, 제1 간격(P1)에 의해 서로 인접한 제1 메탈(200a, 200b, 200c) 간에 형성될 수 있다. 다만, 제1 메탈(200a, 200b, 200c)의 측면이라도 인접한 다른 메탈 패턴이 없는 경우에는 제1 에어 갭(700)이 형성되지 않을 수 있다. 도 1에서 가장 우측의 제1 메탈(200c)의 우측과 가장 좌측의 제1 메탈(200a)의 좌측은 다른 인접한 메탈 패턴이 없는 관계로 제1 에어 갭(700)이 형성되지 않을 수 있다. 단, 이에 제한되는 것은 아니고, 가장 우측의 제1 메탈(200c)의 우측에 제1 에어 갭(700)을 도시하지 않았지만, 제1 층간 절연막(100)의 식각된 측면이 인접해 있으므로 이에 의해 제1 에어 갭(700)이 형성될 수도 있다.
제1 에어 갭(700)은 제2 층간 절연막(900)에 의해서 둘러싸일 수 있다. 제1 에어 갭(700)은 도시된 바와 같이 제1 코팅막(600)으로 둘러싸인 공간에 제한되어 형성될 수 있다. 제1 에어 갭(700)은 제2 층간 절연막(900)에 의해 완전히 둘러싸일 수도 있고, 일 부분은 제1 코팅막(600)에 접하도록 형성될 수도 있다.
즉, 공정상의 원인에 의해 제2 층간 절연막(900)이 복수의 제1 메탈(200a, 200b, 200c) 사이의 공간에서 제1 코팅막(600)의 표면을 따라 컨포말하게 형성되지 못하는 경우가 발생할 수 있다. 이러한 경우에는, 제1 에어 갭(700)의 내벽의 일부가 제2 층간 절연막(900)이 아닌 제1 코팅막(600)일 수 있다. 제1 에어 갭(700)이 형성되는 제1 영역(Ⅰ)은 제1 에어 갭(700)이 형성되지 않는 제2 영역(Ⅱ)보다 더 낮은 유전율을 가질 수 있다. 제2 영역(Ⅱ)도 비록 제1 에어 갭(700)은 포함하지 않으나, 저유전율의 제1 층간 절연막(100)을 포함하므로 낮은 유전율을 가질 수 있다. 다만, 제1 에어 갭(700)이 형성되지 않은 제2 영역(Ⅱ)이 일부 존재함으로써, 전체 반도체 장치(1)의 내구성을 높일 수 있다.
제1 영역(Ⅰ)의 면적은 제2 영역(Ⅱ)의 면적보다 넓을 수 있다. 제1 영역(Ⅰ)이 상대적으로 유전율이 낮은 영역이므로 제1 영역(Ⅰ)이 넓을수록 전체 반도체 장치(1)의기생 캐패시턴스를 낮출 수 있다. 다른 실시예에서는, 제1 층간 절연막(100)은 초저유전율막 대신 k 값은 다소 높으나 내구성이 높은 저유전율막을 포함할 수 있다.
제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 각각의 메탈 패턴 들의 간격이 서로 다를 수 있다. 예를 들어, 제1 영역(Ⅰ)은 제1 간격(P1)으로 제1 메탈(200a, 200b, 200c)들이 서로 이격되어 있고, 제2 영역(Ⅱ)은 제2 간격(P2)으로 제2 메탈(300a, 300b)들이 서로 이격되어 있다. 이 때, 제1 간격(P1)은 제2 간격(P2)보다 작거나 같을 수 있다. 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 제1 간격(P1) 및 제2 간격(P2)을 고려하여 나누어 질 수 있다. 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 구분하기 위한 기준 값은 특별히 제한되는 것은 아니다. 예를 들어, 기준 값은 10nm 내지 80nm 범위를 가질 수 있으나 이에 제한되는 것은 아니다.
이하, 도 3 및 도 4를 참조하여 본 발명의 제2 실시예에 따른 반도체 장치(2)를 설명한다. 상술한 실시예와 동일한 구성 요소는 동일한 도면 부호로 참조된다. 따라서, 상술한 제1 실시예의 반도체 장치(1)와 중복되는 설명은 생략하거나 간략히 한다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 4는 도 2의 제1 층간 절연막을 세부적으로 설명하기 위한 B 부분의 확대 단면도이다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 실링막(120)을 더 포함한다.
실링막(120)은 제2 영역(Ⅱ)에 형성될 수 있다. 실링막(120)은 제1 영역(Ⅰ)에는 형성되지 않을 수 있다. 실링막(120)은 제1 층간 절연막(100)의 표면에 형성될 수 있다. 구체적으로 실링막(120)은 제1 층간 절연막(100)의 상면 및 제1 층간 절연막(100)에 형성된 제2 트렌치(310a, 310b)의 내벽에 형성될 수 있다. 제2 트렌치(310a, 310b)의 내벽이라 함은 제2 트렌치(310a, 310b)의 측벽과 바닥을 모두 포함한 개념이다.
도 4를 참조하면, 제1 층간 절연막(100)은 포어(110)를 포함하여 매우 낮은 유전율을 가질 수 있다. 포어(110)는 제1 층간 절연막(100)의 유전율을 낮추는 역할을 할 수 있다. 이에 따라, 반도체 장치(2)의기생 캐패시턴스를 낮출 수 있다. 다만, 제1 층간 절연막(100)은 포어(110)에 의해서 모듈러스(modulus) 즉, 내구성이 약해질 수 있다. 따라서, 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b)를 형성하는 식각 공정에 의해서 제1 층간 절연막(100)의 식각된 표면이 손상될 수 있다.
또한, BEOL(back end of line) 공정에서 제2 메탈(300a, 300b)은 주로 Cu가 사용될 수 있다. 이러한 경우에 제2 배리어 메탈(320a, 320b)이 있음에도 포어(110) 및 손상된 크랙 등을 통해 Cu가 이동할 수 있다. 따라서, Cu의 이러한 유동성이 반도체 장치(2)의 전체 신뢰성을 감소시키는 문제가 발생할 수 있다.
실링막(120)은 식각 공정에 의해 손상된 제1 층간 절연막(100)의 표면을 회복(cure)시킬 수 있다. 나아가, 제1 층간 절연막(100)의 표면의 밀폐(sealing)을 수행함으로써, 상기 Cu의 유동성 문제를 해결할 수 있다. 따라서, 실링막(120)을 통해서 반도체 장치(1)는 신뢰성 및 내구성이 향상될 수 있다.
다시, 도 3을 참조하면, 실링막(120)은 제2 트렌치(310a, 310b)의 내부뿐만 아니라 제2 영역(Ⅱ)의 제1 층간 절연막(100)의 상면에도 형성될 수 있다. 이러한 실링막(120)은 제2 영역(Ⅱ) 전체에 걸쳐 연속적으로 형성될 수 있다. 실링막(120)은 도 3에서는 일정한 두께를 가지도록 도시하였으나, 실제로는 제1 층간 절연막(100)의 표면에 미세하게 형성될 수도 있다.
실링막(120)은 제1 영역(Ⅰ)에는 형성되지 않는다. 다만, 실링막(120)은 제1 영역(Ⅰ)에서 제1 트렌치(210a, 210b, 210c)가 형성될 때에는 존재하였다가 추후 공정에 의해서 식각될 수 있다.
본 발명의 제2 실시예에 따른 반도체 장치(2)는 실링막(120)을 형성하는 포어 실링(pore-sealing) 공정을 거쳐서 완성될 수 있다. 이러한 포어 실링 공정은 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b)를 형성한 후에 식각면의 손상을 치유하는 공정이다. 즉, 이미 손상된 부분을 추후에 회복시키는 후 공정이다. 이에 반해, 상술한 제1 실시예의 포어 스터핑 공정은 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b)를 형성하기 전에 수행하는 공정이다. 즉, 포어 스터핑 공정은 식각 공정 전에 미리 손상을 예방하기 위한 공정이라 할 수 있다.
포어 실링 공정과 포어 스터핑 공정은 모두 제1 층간 절연막(100)의 내구성을 높이고, 반도체 장치(1, 2)의 신뢰성을 높이기 위한 공정이다. 다만, 그 공정 조건이 다를 수 있다.
구체적으로, 포어 실링 공정의 경우에는 제1 층간 절연막(100)의 공극율의 제한이 포어 스터핑 공정에 비해 더 엄격할 수 있다. 상술한 제1 실시예의 포어 스터핑 공정은 같은 조건에서 공극율이 대략 5% 내지 80%까지의 다공성 저유전율막에서 가능한데 반해, 제2 실시예의 포어 실링 공정은 공극율이 대략 5% 내지 60%의 다공성 저유전율막에서 가능할 수 있다. 다만, 상기 수치는 공정 조건에 따라서 얼마든지 다를 수 있다. 이는 양 공정의 상대적인 차이를 설명하기 위해 예시로 든 수치이다.
즉, 본 발명의 제2 실시예에 따른 반도체 장치(2)의 제1 층간 절연막(100)은 공극율이 약 5% 내지 60%일 수 있다. 이에 따라, 제1 실시예의 반도체 장치(1)의 제1 층간 절연막(100)에 비해 다소 높은 유전율을 가질 수 있다. 다만, 제2 실시예의 반도체 장치(2)의 제1 층간 절연막(100)은 제1 실시예의 반도체 장치(1)의 제1 층간 절연막(100)에 비해 상대적으로 다소 높은 유전율이지만, 여전히 3.00 이하의 낮은 k 값을 가질 수 있다. 즉, 제1 층간 절연막(100)은 여전히 낮은 유전율을 가질 수 있다.
실링막(120)은 벌키(bulky)한 프리커서(precursor)를 이용하여 형성될 수 있다. 상기 프리커서는, 예를 들어, 옥타메칠사이클로테트라실록산(Octamethyl Cyclotetrasiloxane) 및 헥사메틸시클로트리실라잔(hexamethylcyclotrisilazane) 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
이하, 도 5를 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치(3)를 설명한다. 상술한 실시예와 동일한 구성 요소는 동일한 도면 부호로 참조된다. 따라서, 상술한 제1 및 제2 실시예의 반도체 장치(1, 2)와 중복되는 설명은 생략하거나 간략히 한다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 제1 에어 갭(도 1의 700) 대신 제2 에어 갭(800)을 포함한다.
제2 에어 갭(800)은 제1 메탈(200a, 200b, 200c)의 측면에 형성될 수 있다. 제2 에어 갭(800)은 제1 에어 갭(700)과 달리 제1 메탈(200a, 200b, 200c)의 사이가 아닌 제1 메탈(200a, 200b, 200c)의 측면에도 형성될 수 있다. 제2 에어 갭(800)은 희생막을 이용하여 제2 에어 갭(800)이 형성될 자리를 이전의 공정에서 미리 결정할 수 있다. 따라서 상기 희생막이 제거됨에 따라 제2 에어 갭(800)이 형성될 수 있다.
제2 에어 갭(800)은 제1 코팅막(600)에 의해 둘러싸일 수 있다. 제2 에어 갭(800)의 상부는 제2 층간 절연막(900)에 의해 밀폐될 수 있다. 상기 희생막의 위치에 따라 제2 에어 갭(800)의 측면은 제1 코팅막(600)이 아닌 제2 층간 절연막(900)일 수도 있다. 즉, 제2 에어 갭(800)의 측면은 제2 층간 절연막(900)에 접할 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치(3)는 상술한 제1 및 제2 실시예에 따른 반도체 장치(1, 2)의 제1 에어 갭(도 1, 도 3의 700)에 비해서 더 넓은 공간을 가질 수 있다. 또한, 원하는 위치에 원하는 부피로 형성할 수 있다. 따라서, 제2 층간 절연막(900)의 유전율을 낮출 수 있다. 이를 통해서 본 발명의 제3 실시예에 따른 반도체 장치(3)의 기생 캐패시턴스를 더 낮출 수 있다..
이하, 도 6을 참조하여 본 발명의 제4 실시예에 따른 반도체 장치(4)를 설명한다. 상술한 실시예와 동일한 구성 요소는 동일한 도면 부호로 참조된다. 따라서, 상술한 제1 내지 제3 실시예의 반도체 장치(1, 2, 3)와 중복되는 설명은 생략하거나 간략히 한다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는 복수의 레벨(level)을 포함할 수 있다. 즉, 멀티 레벨의 배선 구조를 가지는 본 발명의 제4 실시예에 따른 반도체 장치(4)는 제1 레벨(L1) 및 제2 레벨(L2)을 포함한다.
제1 레벨(L1)은 본 발명의 제2 실시예에 따른 반도체 장치(2)와 실질적으로 동일하다. 즉, 제1 레벨(L1)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함하고, 실링막(120)을 포함한다.
제2 레벨(L2)은 제1 레벨(L1) 상에 형성될 수 있다. 제2 레벨(L2)은 제1 레벨(L1)과 서로 다른 배선 구조 및 비아 구조를 포함할 수 있다. 제2 레벨(L2)은 제3 영역(Ⅲ) 및 제4 영역(Ⅳ)을 포함하고, 이는 본 발명의 제1 실시예에 따른 반도체 소자(1)의 제1 영역(도 1의 Ⅰ) 및 제2 영역(도 1의 Ⅱ)과 대응될 수 있다.
제2 레벨(L2)은 제3 층간 절연막(1100), 제3 트렌치(1210a, 1210b, 1210c), 제4 트렌치(1310a, 1310b), 제3 메탈(1200a, 1200b, 1200c), 제4 메탈(1300a, 1300b), 제3 배리어 메탈(1220a, 1220b, 1220c), 제4 배리어 메탈(1320a, 1320b), 제3 캡핑막(1230a, 1230b, 1230c), 제4 캡핑막(1330a, 1330b), 제4 층간 절연막(1900), 제2 중간막(1400), 제2 마스크막(1500), 제2 코팅막(1600) 및 제3 에어 갭(1700) 등을 포함한다.
제3 층간 절연막(1100)은 제1 층간 절연막(100)과 유사하게 실리콘 산화막을 포함할 수 있다. 제3 층간 절연막(1100)은 다공성 실리콘 산화막일 수 있다. 즉, 제3 층간 절연막(1100)은 다공성(porus) 구조를 가지는 p-Si-OCH(porus-Si-OCH)로 이루어진 막질일 수 있다.
제3 층간 절연막(1100)은 제3 영역(Ⅲ)과 제4 영역(Ⅳ)을 포함할 수 있다. 제3 층간 절연막(1100)은 제3 영역(Ⅲ)에서 제4 영역(Ⅳ)보다 더 낮은 상면을 가질 수 있다. 즉, 제3 층간 절연막(1100)은 선택적으로 식각된 제3 영역(Ⅲ)과 식각되지 않았거나, 상대적으로 덜 식각된 제4 영역(Ⅳ)을 포함할 수 있다.
제4 층간 절연막(1900)은 제3 층간 절연막(1100) 상에 형성될 수 있다. 제4 층간 절연막(1900)은 제3 층간 절연막(1100)의 제3 영역(Ⅲ) 상에 형성될 수 있다. 즉, 제3 층간 절연막(1100)이 선택적으로 식각되면, 그 식각된 자리에 제4 층간 절연막(1900)이 형성될 수 있다. 이에 따라, 제4 층간 절연막(1900)의 상면과 제4 영역(Ⅳ)의 제3 층간 절연막(1100)의 상면은 동일한 평면일 수 있다.
제4 층간 절연막(1900)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 또는, 제4 층간 절연막(1900)은 제3 층간 절연막(1100)과 동일한 물질을 포함할 수도 있다. 단, 이에 제한되는 것은 아니다.
제3 트렌치(1210a, 1210b, 1210c)는 제4 층간 절연막(1900) 내에 형성될 수 있다. 제3 트렌치(1210a, 1210b, 1210c)는 내부에 제3 메탈(1200a, 1200b, 1200c)을 수용할 수 있다. 제3 트렌치(1210a, 1210b, 1210c)는 구체적으로, 내부에 컨포말한 제3 배리어 메탈(1220a, 1220b, 1220c) 및 제3 메탈(1200a, 1200b, 1200c)을 수용할 수 있다. 제3 배리어 메탈(1220a, 1220b, 1220c)은 제3 트렌치(1210a, 1210b, 1210c)의 내벽을 따라 컨포말하게 형성되고, 제3 메탈(1200a, 1200b, 1200c)은 제3 트렌치(1210a, 1210b, 1210c)를 완전히 메울 수 있다.
제3 트렌치(1210a, 1210b, 1210c)는 수직한 형상일 수도 있지만, 도시된 바와 같이 하부의 폭이 상부의 폭보다 좁은 형상일 수 있다. 단, 이에 제한되는 것은 아니다. 제3 트렌치(1210a, 1210b, 1210c)의 바닥면은 제3 층간 절연막(1100)일 수 있다. 단, 이에 제한되는 것은 아니고, 제3 트렌치(1210a, 1210b, 1210c)는 제3 층간 절연막(1100)을 관통하여 형성될 수도 있다. 만일, 제3 트렌치(1210a, 1210b, 1210c)의 바닥면이 제3 층간 절연막(1100)인 경우에는 제3 트렌치(1210a, 1210b, 1210c)는 라인 형태의 배선 구조를 형성하게 된다. 만일, 제3 트렌치(1210a, 1210b, 1210c)가 제3 층간 절연막(1100)을 관통하는 경우에는 제3 트렌치(1210a, 1210b, 1210c)는 서로 다른 레벨의 배선들을 수직으로 연결하는 비아 구조를 형성하게 된다. 즉, 제3 트렌치(1210a, 1210b, 1210c)는 배선 구조 또는 비아 구조가 될 수 있다. 제3 트렌치(1210a, 1210b, 1210c)는 복수일 수 있다 따라서, 제3 트렌치(1210a, 1210b, 1210c)의 일부는 배선 구조가 되고, 나머지 일부는 비아 구조가 될 수도 있다.
제4 트렌치(1310a, 1310b)는 제3 층간 절연막(1100) 내에 형성될 수 있다. 제4 트렌치(1310a, 1310b)는 내부에 제4 메탈(1300a, 1300b)을 수용할 수 있다. 제4 트렌치(1310a, 1310b)는 구체적으로, 내부에 컨포말한 제4 배리어 메탈(1320a, 1320b) 및 제4 메탈(1300a, 1300b)을 수용할 수 있다. 제4 배리어 메탈(1320a, 1320b)은 제4 트렌치(1310a, 1310b)의 내벽을 따라 컨포말하게 형성되고, 제4 메탈(1300a, 1300b)은 제4 트렌치(1310a, 1310b)를 완전히 메울 수 있다.
제4 트렌치(1310a, 1310b)는 수직한 형상일 수도 있지만, 도시된 바와 같이 하부의 폭이 상부의 폭보다 좁은 형상일 수 있다. 단, 이에 제한되는 것은 아니다. 제4 트렌치(1310a, 1310b)의 바닥면은 제3 층간 절연막(1100)일 수 있다. 단, 이에 제한되는 것은 아니고, 제4 트렌치(1310a, 1310b)는 제3 층간 절연막(1100)을 관통하여 형성될 수도 있다. 도시된 바와 같이 제4 영역(Ⅳ)의 우측의 제4 트렌치(1310b)는 제3 층간 절연막(1100)을 관통하여 제1 레벨(L1)의 제2 메탈(300b) 상의 제2 캡핑막(330a, 330b)과 접할 수 있다. 단, 우측의 제4 트렌치(1310b) 및 그와 접하는 제2 메탈(300b)의 위치는 예시적인 것에 불과하고 이에 제한되는 것은 아니다. 즉, 제4 메탈(1300a, 1300b) 중 어느 하나라도 제2 메탈(300a, 300b) 및 제1 메탈(200a, 200b, 200c) 중 어느 하나에 전기적으로 연결될 수 있다.
제3 배리어 메탈(1220a, 1220b, 1220c)은 제3 트렌치(1210a, 1210b, 1210c) 내에 각각 형성될 수 있다. 제3 배리어 메탈(1220a, 1220b, 1220c)은 제3 트렌치(1210a, 1210b, 1210c)의 내벽에 컨포말하게 형성될 수 있다. 제3 배리어 메탈(1220a, 1220b, 1220c)은 구체적으로, 제3 트렌치(1210a, 1210b, 1210c)의 측벽 및 바닥면에 컨포말하게 형성될 수 있다. 제3 배리어 메탈(1220a, 1220b, 1220c)은 제3 메탈(1200a, 1200b, 1200c)과 제3 및 제4 층간 절연막(1100, 1900) 사이에 형성될 수 있다.
제4 배리어 메탈(1320a, 1320b)은 제4 트렌치(1310a, 1310b) 내에 각각 형성될 수 있다. 제4 배리어 메탈(1320a, 1320b)은 제4 트렌치(1310a, 1310b)의 내벽에 컨포말하게 형성될 수 있다. 제4 배리어 메탈(1320a, 1320b)은 구체적으로, 제4 트렌치(1310a, 1310b)의 측벽 및 바닥면에 컨포말하게 형성될 수 있다. 제4 배리어 메탈(1320a, 1320b)은 제4 메탈(1300a, 1300b)과 제3 층간 절연막(1100) 사이에 형성될 수 있다.
제3 메탈(1200a, 1200b, 1200c)은 제3 트렌치(1210a, 1210b, 1210c)를 채울 수 있다. 제3 메탈(1200a, 1200b, 1200c)은 제3 트렌치(1210a, 1210b, 1210c)의 내벽에 형성된 제3 배리어 메탈(1220a, 1220b, 1220c) 상에 형성될 수 있다. 제3 메탈(1200a, 1200b, 1200c)은 제3 트렌치(1210a, 1210b, 1210c)를 완전히 채울 수 있다. 제3 메탈(1200a, 1200b, 1200c)은 배선 또는 비아를 형성하는 금속을 포함할 수 있다. 구체적으로 제3 메탈(1200a, 1200b, 1200c)은 Cu, Co, 및/또는 Al을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제4 메탈(1300a, 1300b)은 제4 트렌치(1310a, 1310b)를 채울 수 있다. 제4 메탈(1300a, 1300b)은 제4 트렌치(1310a, 1310b)의 내벽에 형성된 제4 배리어 메탈(1320a, 1320b) 상에 형성될 수 있다. 제4 메탈(1300a, 1300b)은 제4 트렌치(1310a, 1310b)를 완전히 채울 수 있다. 제4 메탈(1300a, 1300b)은 배선 또는 비아를 형성하는 금속을 포함할 수 있다. 구체적으로 제4 메탈(1300a, 1300b)은 Cu, Co, 및/또는 Al을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제4 메탈(1300a, 1300b)과 제3 메탈(1200a, 1200b, 1200c)은 동시에 형성될 수 있다. 또한, 제3 메탈(1200a, 1200b, 1200c)의 상면과 제4 메탈(1300a, 1300b)의 상면은 동일한 평면 상에 형성될 수 있다.
제3 캡핑막(1230a, 1230b, 1230c)은 제3 트렌치(1210a, 1210b, 1210c)를 캡핑(capping)할 수 있다. 제3 캡핑막(1230a, 1230b, 1230c)은 제3 트렌치(1210a, 1210b, 1210c) 내의 제3 메탈(1200a, 1200b, 1200c)상에 형성될 수 있다. 제3 캡핑막(1230a, 1230b, 1230c)은 도전체를 포함할 수 있다. 제3 캡핑막(1230a, 1230b, 1230c)은예를 들어, Co, 및/또는 AlN을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제3 캡핑막(1230a, 1230b, 1230c)은 제3 트렌치(1210a, 1210b, 1210c) 상에 형성되고, 제3 트렌치(1210a, 1210b, 1210c)기 형성되지 않는 부분에는 형성되지 않는다. 즉, 복수의 제3 트렌치(1210a, 1210b, 1210c)에 대응하여 제3 캡핑막(1230a, 1230b, 1230c)도 복수로 형성될 수 있다.
제4 캡핑막(1330a, 1330b)은 제4 트렌치(1310a, 1310b)를 캡핑(capping)할 수 있다. 제4 캡핑막(1330a, 1330b)은 제4 트렌치(1310a, 1310b) 내의 제4 메탈(1300a, 1300b) 상에 형성될 수 있다. 제4 캡핑막(1330a, 1330b)은 도전체를 포함할 수 있다. 제4 캡핑막(1330a, 1330b)은예를 들어, Co, 및/또는 AlN을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제4 캡핑막(1330a, 1330b)은 제4 트렌치(1310a, 1310b) 상에 형성되고, 제4 트렌치(1310a, 1310b)기 형성되지 않는 부분에는 형성되지 않는다. 즉, 복수의 제4 트렌치(1310a, 1310b)에 대응하여 제4 캡핑막(1330a, 1330b)도 복수로 형성될 수 있다.
제2 중간막(1400)은 제4 영역(Ⅳ)에 형성될 수 있다. 제2 중간막(1400)은 제4 영역(Ⅳ)의 제4 캡핑막(1330a, 1330b) 및 제3 층간 절연막(1100) 상에 형성될 수 있다. 제2 중간막(1400)은 제3 층간 절연막(1100)에 비해 상대적으로 얇게 형성될 수 있다. 제2 중간막(1400)은 실리콘 질화막, 예를 들어, SiCN일 수 있다. . 단, 이에 제한 되는 것은 아니고, 제2 중간막(1400)은 예들 들어, SiOC일 수 있다.
제2 마스크막(1500)은 제4 영역(Ⅳ)에 형성될 수 있다. 제2 마스크막(1500)은 제4 영역(Ⅳ)의 제2 중간막(1400) 상에 형성될 수 있다. 제2 마스크막(1500)은 제3 층간 절연막(1100)에 비해 상대적으로 얇게 형성될 수 있다. 제2 마스크막(1500)은 제3 층간 절연막(1100)에 비해 식각율(etch rate)이 낮을 수 있다. 제2 마스크막(1500)은 예를 들어, SiON일 수 있다. 단, 이에 제한되는 것은 아니다. 제2 마스크막(1500)은 제3 영역(Ⅲ)이 식각되는 동안 제4 영역(Ⅳ)이 식각되지 않도록 버티는 역할을 할 수 있다.
제2 코팅막(1600)은 제3 영역(Ⅲ)과 제4 영역(Ⅳ) 모두에 형성될 수 있다. 제2 코팅막(1600)은 제3 영역(Ⅲ)에서는 제3 층간 절연막(1100), 제3 배리어 메탈(1220a, 1220b, 1220c) 및 제3 캡핑막(1230a, 1230b, 1230c) 상에 형성될 수 있다. 제2 코팅막(1600)은 제4 층간 절연막(1900) 및 제3 에어 갭(1700)의 아래에 형성될 수 있다.
구체적으로, 제3 영역(Ⅲ)에서는 제2 코팅막(1600)은 제3 메탈(1200a, 1200b, 1200c) 및 제3 배리어 메탈(1220a, 1220b, 1220c)에 의해 오버랩되지 않는 제3 층간 절연막(1100)의 상면에 형성될 수 있다. 나아가, 제2 코팅막(1600)은 제3 배리어 메탈(1220a, 1220b, 1220c)의 외벽을 따라 형성될 수 있다. 제3 메탈(1200a, 1200b, 1200c)의 상면은 제3 캡핑막(1230a, 1230b, 1230c)에 의해 캡핑되었으므로 제2 코팅막(1600)은 제3 캡핑막(1230a, 1230b, 1230c)의 상면을 따라 형성될 수 있다. 즉, 제2 코팅막(1600)은 제3 층간 절연막(1100), 제3 배리어 메탈(1220a, 1220b, 1220c) 및 제3 캡핑막(1230a, 1230b, 1230c)의 표면을 따라 컨포말하게 형성될 수 있다.
제4 영역(Ⅳ)에서는 제2 코팅막(1600)은 제2 마스크막(1500)의 상면에 형성될 수 있다. 제2 코팅막(1600)은 제2 마스크막(1500)의 상면뿐만 아니라 제3 영역(Ⅲ)과 제4 영역(Ⅳ)을 나누는 제3 층간 절연막(1100)의 리세스된 측면 상에도 형성될 수 있다. 즉, 제2 중간막(1400), 제2 마스크막(1500) 및 제3 층간 절연막(1100)은 같은평면의 식각면을 가질수 있고, 제2 코팅막(1600)은 상기 식각면을 따라서 형성될 수도 있다. 즉, 제2 코팅막(1600)은 제3 영역(Ⅲ)과 제4 영역(Ⅳ)에서 전체적으로 연장된 형태로 형성될 수 있다.
제3 에어 갭(1700)은 제3 메탈(1200a, 1200b, 1200c)의 측면에 형성될 수 있다. 제3 에어 갭(1700)은 복수의 제3 메탈(1200a, 1200b, 1200c)의 각각의 측면에 형성될 수 있다. 제3 에어 갭(1700)은 특히 복수의 제3 메탈(1200a, 1200b, 1200c) 사이에 형성될 수 있다. 단, 이에 제한되는 것은 아니다. 제3 에어 갭(1700)은 내부에 공기(air)가 수용될 수 있다. 공기는 유전율 k가 매우 낮은 물질이므로 제3 에어 갭(1700)이 제4 층간 절연막(1900) 내에 형성됨에 따라 제4 층간 절연막(1900)의 기생 커패시턴스가 줄어들게된다. 이에 따라, 반도체 장치(4)의 신뢰성이 향상될 수 있다.
제3 에어 갭(1700)은 스텝 커버리지가 불량한 제4 층간 절연막(1900)의 증착에 의해서 형성될 수 있다. 제3 에어 갭(1700)은 제4 층간 절연막(1900)에 의해서 둘러싸일 수 있다. 제3 에어 갭(1700)은 도시된 바와 같이 제2 코팅막(1600)으로 둘러싸인 공간에 제한되어 형성될 수 있다. 제3 에어 갭(1700)은 제4 층간 절연막(1900)에 의해 완전히 둘러싸일 수도 있고, 일 부분은 제2 코팅막(1600)에 접하도록 형성될 수도 있다.
즉, 공정상의 원인에 의해 제4 층간 절연막(1900)이 복수의 제3 메탈(1200a, 1200b, 1200c) 사이의 공간에서 제2 코팅막(1600)의 표면을 따라 컨포말하게 형성되지 못하는 경우가 발생할 수 있다. 이러한 경우에는, 제3 에어 갭(1700)의 내벽의 일부가 제4 층간 절연막(1900)이 아닌 제1 코팅막(600)일 수 있다.
즉, 본 발명의 제4 실시예에 따른 반도체 장치(4)는 본 발명의 제1 실시예에 따른 반도체 장치(1)와 본 발명의 제2 실시예에 따른 반도체 장치(2)를 차례로 쌓아놓은 구조를 가질 수 있다. 즉, 제1 레벨(L1)은 제2 실시예에 따른 반도체 장치(2)를 포함하고, 제2 레벨(L2)은 제1 실시예에 따른 반도체 장치(1)를 포함할 수 있다.
이러한 경우에, 제1 레벨(L1)의 반도체 장치는 포어 실링 공정을 통해서 실링막(120)을 포함하고, 제2 레벨(L2)의 반도체 장치는 포어 스터핑 공정을 거친 제3 층간 절연막(1100)을 포함할 수 있다. 즉, 제1 층간 절연막(100)과 제3 층간 절연막(1100)의 유전율은 서로 다를 수 있다. 구체적으로, 포어 스터핑 공정을 수행할 수 있는 유전율이 더 낮으므로, 제2 레벨(L2)의 제3 층간 절연막(1100)의 유전율이 상대적으로 제1 레벨(L1)의 제1 층간 절연막(100)의 유전율보다 낮을 수 있다. 단, 이에 제한되는 것은 아니고, 제1 층간 절연막(100)과 제3 층간 절연막(1100)의 유전율은 같을 수 있다. 즉, 제1 층간 절연막(100) 및 제3 층간 절연막(1100)은 각각 제1 및 제2 다공성 초저유전율 물질을 포함할 수 있다. 상기 제1 및 제2 다공성 초저유전율 물질은 공극율이 클수록 유전율이 낮아질 수 있다. 제1 다공성 초저유전율 물질과 제2 다공성 초저유전율 물질은 서로 공극율이 다를 수 있다. 구체적으로, 상기 제1 다공성 초저유전율 물질의 공극율이 상기 제2 다공성 초저유전율 물질의 공극율 보다 더 작을 수 있다. 즉, 포어 실링 공정보다 포어 스터핑 공정이 공극율이 더 높은 물질에 대해서도 가능하므로, 포어 스터핑 공정이 수행되는 제3 층간 절연막(1100)의 상기 제2 다공성 초저유전율 물질의 공극율이 포어 실링 공정이 수행되는 제1 층간 절연막(100)의 상기 제1 다공성 초저유전율 물질의 공극율 보다 상대적으로 클 수 있다. 단, 이에 제한되는 것은 아니고, 제1 다공성 초저유전율 물질의 공극율과 제2 다공성 초저유전율 물질의 공극율이 같을 수도 있다.
또한, 반드시 본 발명의 제1 실시예에 따른 반도체 장치(1)가 제2 레벨(L2)에 위치해야 하는 것도 아니다. 즉, 도 6의 제1 레벨(L1)과 제2 레벨(L2)의 반도체 장치는 그 위치가 서로 바뀔 수도 있다. 또한, 본 발명의 제3 실시예에 따른 반도체 장치(3) 또한 제1 레벨(L1) 또는 제2 레벨(L2) 또는 제1 및 제2 레벨(L1, L2)에 적용될 수도 있다.
즉, 멀티 레벨의 본 발명의 제4 실시예에 따른 반도체 장치(4)는 각각의 레벨마다 서로 다른 유전율을 가진 층간 절연막이 존재하는 경우를 모두 포함할 수 있다.
이하 도 1 및 도 7 내지 도 23을 참조하여 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 상술한 실시예와 동일한 구성 요소는 동일한 도면 부호로 참조된다. 따라서, 상술한 제1 실시예의 반도체 장치(1)와 중복되는 설명은 생략하거나 간략히 한다.
도 7 내지 도 23은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이고, 도 8은 도 7의 A 부분을 세부적으로 설명하기 위한 확대도이다. 도 10은 도 9의 A 부분을 세부적으로 설명하기 위한 확대도이고, 도 12는 도 11의 A 부분을 세부적으로 설명하기 위한 확대도이다.
도 7 및 도 8을 참조하면, 제1 층간 절연막(100)을 형성한다. 제1 층간 절연막(100)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 추후에 제1 에어 갭(700)이 형성되는 영역이고, 제2 영역(Ⅱ)은 추후에도 제1 에어 갭(700)이 형성되지 않는 영역이다.
도 8을 참조하면, 제1 층간 절연막(100)의 내부에는 아직 포어(도 10의 110)가 형성되지 않는다. 따라서, 추후에 포어(도 10의 110)가 형성된 제1 층간 절연막(100)보다는 유전율이 높을 수 있다.
도 9 및 도 10을 참조하면, 제1 층간 절연막(100)에 자외선(ultra violet, UV)(103) 또는 열을 이용하여 포어(110)를 형성한다. 제1 층간 절연막(100) 전체에 자외선을 조사할 수 있다. 자외선(103)은 제1 층간 절연막(100)의 표면에 조사되어 제1 층간 절연막(100)의 내부에 흡수될 수 있다. 이에 따라, 제1 층간 절연막(100)의 내부에 복수의 포어(110)가 형성될 수 있다. 복수의 포어(110)가 형성됨에 따라 제1 층간 절연막(100)의 유전율은 낮아지게 된다.
도 11 및 도 12를 참조하면, 제1 층간 절연막(100)에 포어 스터핑 공정(105)을 수행한다. 포어 스터핑 공정(105)은 포어(110)에 제1 물질(130)을 채워 넣는 것을 의미한다. 제1 물질(130)은 포어(110)에 삽입(filling)이 될 수 있다면 어떠한 물질도 될 수 있다. 제1 물질(130)은 넓은 분자량의 범위 내에서 고려될 수 있다. 예를 들어, 제1 물질(130)은 폴리머일 수 있다.
제1 물질(130)은 추후에 제거될 수 있는 물질이어야 한다. 제1 물질(130)은 예를 들어, 열에 의해 제거될 수 있다(thermally degradable). 또는, 제1 물질(130)은 화학 용액에 의해 제거될 수도 있다(solvent-degradable)
포어 스터핑 공정(105)이 진행되는 제1 층간 절연막(100)의 공극율은 약 5% 내지 80%일 수 있다. 즉, 포어 스터핑 공정(105)은 포어 실링 공정이 수행되는 층간 절연막 보다 더 공극율이 높은 층간 절연막에도 사용될 수 있다.
상기 포어(110)는 제1 층간 절연막(100)이 더 낮은 유전율을 갖도록 할 수 있다. 단, 이에 반해, 제1 층간 절연막(100)의 내구성은 떨어지고, 식각에 의해 제1 층간 절연막(100)이 손상을 입을 수 있다.
제1 층간 절연막(100)이 손상을 입는 경우에는 제1 메탈(200a, 200b, 200c)이 이탈하는 현상이 발생할 수 있으므로, 이를 예방하기 위해 포어(110)를 제1 물질(130)로 채워 제1 층간 절연막(100)의 내구성을 향상시켜 식각 공정에 의한 손상을 예방할 수 있다.
도 13을 참고하면, 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b)를 형성할 수 있다. 제1 트렌치(210a, 210b, 210c)는 제1 영역(Ⅰ)에 형성될 수 있다. 제2 트렌치(310a, 310b)는 제2 영역(Ⅱ)에 형성될 수 있다. 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b)는 복수일 수 있다. 복수의 제1 트렌치(210a, 210b, 210c)의 간격은 복수의 제2 트렌치(310a, 310b)의 간격보다 좁거나 같을 수 있다. 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 상기 간격과 미리 정해진 기준값과의 대소를 판단하여 정해질 수 있다. 제1 영역(Ⅰ)은 제2 영역(Ⅱ)보다 넓을 수 있다.
제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b)는 제1 층간 절연막(100)을 관통할 수도 있고 아닐 수도 있다. 도면에서는 제2 트렌치(310a)만 제1 층간 절연막(100)을 관통하였지만, 이는 예시에 불과하고, 제1 트렌치(210a, 210b, 210c)도 제1 층간 절연막(100)을 관통할 수 있다. 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b)가 제1 층간 절연막(100)을 관통하지 않으면 이는 배선 구조를 형성하고, 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b)가 제1 층간 절연막(100)을 관통하면 이는 비아 구조를 형성할 수 있다.
도 10 및 14를 참고하면, 제1 층간 절연막(100)에 제거 공정(107)을 수행한다. 제거 공정(107)은 포어(110)에 채워진 제1 물질(130)을 제거하는 공정을 의미한다. 제1 물질(130)의 제거는 다양한 방식으로 수행될 수 있다. 제거 공정(107)은 열에 의한 제1 물질(130)의 제거 공정일 수 있다. 또는 제거 공정(107)은 화학적 용액에 의해 제1 물질(130)을 제거하는 공정일 수 있다.
따라서, 제1 층간 절연막(100) 내부에 포어(110) 내부의 제1 물질(130)이 제거되는 경우에 제1 층간 절연막(100)은 다시 공기를 포함하는 포어(110)를 가질 수 있다. 이에 따라, 제1 층간 절연막(100)은 다시 낮은 유전율을 유지할 수 있다. 즉, 제1 층간 절연막(100)은 식각 공정에 의한 제1 층간 절연막(100)의 손상을 방지하기 위해 임시적으로 제1 물질(130)을 포어(110)에 채워넣고, 이 후에 제1 물질(130)을 제거함으로써, 낮은 유전율을 유지하게 할 수 있다.
도 15를 참조하면, 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b) 내에 각각 제1 배리어 메탈(220a, 220b, 220c) 및 제2 배리어 메탈(320a, 320b)을 형성한다. 제1 배리어 메탈(220a, 220b, 220c) 및 제2 배리어 메탈(320a, 320b)은 각각 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b)의 내벽에 컨포말하게 형성될 수 있다. 상기 내벽이란 측벽과 바닥면을 모두 포함하는 개념이다.
제1 배리어 메탈(220a, 220b, 220c) 및 제2 배리어 메탈(320a, 320b)에 의해 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b)는 완전히 채워지지 않을 수 있다. 제1 배리어 메탈(220a, 220b, 220c) 및 제2 배리어 메탈(320a, 320b)은 제1 층간 절연막(100)을 완전히 덮도록 형성되었다가, 식각에 의해 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b) 각각의 내벽에만 위치하도록 분리될 수 있다.
도 16을 참조하면, 제1 메탈(200a, 200b, 200c) 및 제2 메탈(300a, 300b)을 형성할 수 있다. 제1 메탈(200a, 200b, 200c)은 제1 트렌치(210a, 210b, 210c)를 메울 수 있다. 제1 메탈(200a, 200b, 200c)은 제1 배리어 메탈(220a, 220b, 220c) 상에 형성되어 제1 트렌치(210a, 210b, 210c)를 완전히 메울 수 있다.
제2 메탈(300a, 300b)은 제2 트렌치(310a, 310b)를 메울 수 있다. 제2 메탈(300a, 300b)은 제2 배리어 메탈(320a, 320b) 상에 형성되어 제2 트렌치(310a, 310b)를 완전히 메울 수 있다. 제1 메탈(200a, 200b, 200c) 및 제2 메탈(300a, 300b)은 동시에 형성될 수 있다. 구체적으로 제1 메탈(200a, 200b, 200c) 및 제2 메탈(300a, 300b)은 동시에 제1 층간 절연막(100)의 상면을 덮도록 형성되고, 추후에 평탄화 공정을 통해서 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b) 각각의 내부에만 위치하도록 분리될 수 있다.
제1 메탈(200a, 200b, 200c) 및 제2 메탈(300a, 300b)은 Cu를 포함할 수 있다. 이러한 경우에는 다마신(Damascene) 공정을 이용할 수 있다. 단, 이에 제한되는 것은 아니다. 제1 메탈(200a, 200b, 200c) 및 제2 메탈(300a, 300b)은 다른 도전체를 포함할 수도 있다. 예를 들어, Co, W 및 Al 중 적어도 하나를 포함할 수 있다.
도 17을 참조하면, 제1 캡핑막(230a, 230b, 230c) 및 제2 캡핑막(330a, 330b)을 형성한다. 제1 캡핑막(230a, 230b, 230c)은 제1 트렌치(210a, 210b, 210c)의 제1 메탈(200a, 200b, 200c) 및 제1 배리어 메탈(220a, 220b, 220c) 상에 형성될 수 있다. 제2 캡핑막(330a, 330b)은 제2 트렌치(310a, 310b)의 제2 메탈(300a, 300b) 및 제2 배리어 메탈(320a, 320b) 상에 형성될 수 있다.
제1 트렌치(210a, 210b, 210c) 및 제1 메탈(200a, 200b, 200c)이 복수이므로, 제1 캡핑막(230a, 230b, 230c)도 복수일 수 있다. 복수의 제1 캡핑막(230a, 230b, 230c)은 서로 분리되어 형성될 수 있다. 제2 트렌치(310a, 310b) 및 제2 메탈(300a, 300b)이 복수이므로, 제2 캡핑막(330a, 330b)도 복수일 수 있다. 복수의 제2 캡핑막(330a, 330b)은 서로 분리되어 형성될 수 있다.
제1 캡핑막(230a, 230b, 230c) 및 제2 캡핑막(330a, 330b) 각각은 Co 및/또는 AlN을 포함할 수 있다. 단, 이에 제한되는 것은 아니고, 다른 도전체를 포함할 수도 있다. 제1 캡핑막(230a, 230b, 230c) 및 제2 캡핑막(330a, 330b)은 다양한 공정으로 형성될 수 있다.
구체적으로, 제1 캡핑막(230a, 230b, 230c) 및 제2 캡핑막(330a, 330b)은 화학 기상 증착(chemical vapor deposition, CVD) 또는 무전해도금(Electroless deposition, ELD)으로 형성될 수 있다. 단, 이에 제한되는 것은 아니다.
도 18을 참조하면, 제1 중간막(400)을 형성한다. 제1 중간막(400)은 제1 층간 절연막(100) 상에 형성될 수 있다. 제1 중간막(400)은 제1 층간 절연막(100)에 비해 상대적으로 얇은막일 수 있다. 제1 중간막(400)은 예를 들어, SiCN, 또는 SiOC를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 중간막(400)은 제1 캡핑막(230a, 230b, 230c) 및 제2 캡핑막(330a, 330b) 상에 형성될 수 있다. 제1 중간막(400)은 도시된 바와 같이 제1 캡핑막(230a, 230b, 230c) 및 제2 캡핑막(330a, 330b)보다 두꺼울 수 있다. 즉, 제1 중간막(400)은 제1 캡핑막(230a, 230b, 230c) 및 제2 캡핑막(330a, 330b)을 완전히 덮을 수 있다.
도 19를 참조하면, 제1 마스크막(500)을 형성한다. 제1 마스크막(500)은 제1 중간막(400) 상에 형성될 수 있다. 제1 마스크막(500)은 제1 층간 절연막(100)에 비해 상대적으로 얇은막일 수 있다. 제1 마스크막(500)은 예를 들어, SiON을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 마스크막(500)은 추후에 제1 영역(Ⅰ)이 식각되는 동안 제2 영역(Ⅱ)의 제1 층간 절연막(100)이 식각되지 않도록 마스크의 역할을 할 수 있다. 제1 마스크막(500)은 따라서 제1 층간 절연막(100)보다 식각 선택비가 낮을 수 있다.
도 20을 참조하면, 포토 레지스트(550)를 형성한다. 포토 레지스트(550)는 제1 마스크막(500) 상에 형성될 수 있다. 포토 레지스트(550)는 제2 영역(Ⅱ)에 형성될 수 있다. 포토 레지스트(550)는 제1 영역(Ⅰ)에는 형성되지 않을 수 있다.
포토 레지스트(550)는 제1 마스크막(500)을 선택적으로 식각하기 위해 형성될 수 있다. 즉. 제1 영역(Ⅰ)의 제1 마스크막(500)을 선택적으로 제거하기 위해, 포토 리소그라피(photo rithography) 공정을 통해 제2 영역(Ⅱ)의 제2 마스크막(1500)을 보호하기 위해 형성될 수 있다. 상기 포토 광원은 예를 들어, KrF 및 ArF 중 적어도 하나를 포함할 수 있고, 이에 대응하여 포토 레지스트(550)의 타입도 결정될 수 있다.
도 21을 참조하면, 제1 마스크막(500)을 선택적으로 식각한다. 제1 마스크막(500)을 제1 영역(Ⅰ)에서는 식각하고, 제2 영역(Ⅱ)에서는 유지할 수 있다. 제1 마스크막(500)의 제1 영역(Ⅰ) 부분은 상기 포토 리소그라피 공정에 의해서 노광되어 식각될 수 있다. 이에 반해 제1 마스크막(500)의 제2 영역(Ⅱ) 부분은 포토 레지스트(550)에 의해서 노광되지 않았으므로, 식각되지 않고 남아있을 수 있다.
포토 레지스트(550)는 상기 포토 리소그라피 공정 이후에 제거될 수 있다. 포토 레지스트(550)의 제거는 특별히 제한되는 것은 아니고 애슁(ashig) 또는 식각(etching) 등을 이용할 수 있다.
도 22를 참조하면, 제1 영역(Ⅰ)의 제1 층간 절연막(100)을 식각한다. 제1 층간 절연막(100)은 제1 마스크막(500)을 마스크로 제1 영역(Ⅰ)만 선택적으로 식각될 수 있다. 제2 영역(Ⅱ)은 제1 층간 절연막(100)의 상면에 제1 마스크막(500)이 존재하므로 식각되지 않고 그대로 유지될 수 있다.
제1 층간 절연막(100)은 제1 영역(Ⅰ)에서 일부만 식각될 수 있다. 제1 층간 절연막(100)은 제1 배리어 메탈(220a, 220b, 220c)의 측면이 노출되도록 식각될 수 있다. 도면에서는 제1 배리어 메탈(220a, 220b, 220c)의 측면히 완전히 노출되도록 도시되었으나, 이에 제한되는 것은 아니다. 단, 제1 메탈(200a, 200b, 200c)의 측면에 추후에 제1 에어 갭(700)이 형성되어야 하므로, 제1 층간 절연막(100)은 제1 영역(Ⅰ)에서 충분한 깊이로 식각되어야 한다.
도 23을 참조하면, 제1 코팅막(600)을 형성한다. 제1 코팅막(600)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에 형성될 수 있다. 제1 영역(Ⅰ)에서는 제1 코팅막(600)은 노출된 제1 층간 절연막(100)의 상면, 노출된 제1 배리어 메탈(220a, 220b, 220c)의 측면 및 제1 캡핑막(230a, 230b, 230c)의 상면 상에 형성될 수 있다. 제1 코팅막(600)은 노출된 제1 층간 절연막(100)의 상면, 노출된 제1 배리어 메탈(220a, 220b, 220c)의 측면 및 제1 캡핑막(230a, 230b, 230c)의 상면의 표면을 따라 컨포말하게 형성될 수 있다.
제1 코팅막(600)은 제2 영역(Ⅱ)에서 제1 마스크막(500) 상에 형성될 수 있다. 제1 코팅막(600)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)의 경계인, 제1 층간 절연막(100)의 식각된 측면의 표면을 따라 형성될 수 있다. 즉, 제1 코팅막(600)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 상에 전체적으로 형성될 수 있다.
도 1을 참조하면, 제2 층간 절연막(900) 및 제1 에어 갭(700)을 형성한다. 제2 층간 절연막(900)은 제1 영역(I)에 형성될 수 있다. 제2 층간 절연막(900)은 제1 층간 절연막(100), 제1 배리어 메탈(220a, 220b, 220c) 및 제1 캡핑막(230a, 230b, 230c) 상에 형성될 수 있다. 제2 층간 절연막(900)은 스텝 커버리지(step coverage)가 불량한 공정을 이용하여 형성될 수 있다. 예를 들어, 제2 층간 절연막(900)은 화학 기상 증착(CVD) 또는 물리 기상 증착(physical vapor deposition, PVD)를 이용해서 증착될 수 있다. 단, 이에 제한되는 것은 아니다.
제1 에어 갭(700)은 제2 층간 절연막(900)으로 둘러싸일 수 있다. 단, 이에 제한되는 것은 아니고, 제1 코팅막(600)과 일부 접할 수도 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)는 상기와 같은 제조 방법으로 제조되어 제1 에어 갭(700)에 의해 낮은 유전율을 갖게 되고, 제1 에어 갭(700)이 형성되지 않는 영역에서도 제1 층간 절연막(100)이 낮은 유전율을 갖게되어 반도체 장치(1)의 커패시턴스가 줄어들어 신뢰성이 향상될 수 있다. 또한, 제1 층간 절연막(100)에 포어 스터핑 공정(105)을 통해서 식각에 따른 손상을 최소화 할 수 있어 반도체 장치(1)의 신뢰성을 향상시킬 수 있다.
이하, 도 3, 도 4 및 도 7 내지 도 26을 참조하여 본 발명의 제2 실시예에 따른 반도체 장치(2)의 제조 방법을 설명한다. 상술한 실시예와 동일한 구성 요소는 동일한 도면 부호로 참조된다. 따라서, 상술한 제1 및 제2 실시예의 반도체 장치(1, 2)와 중복되는 설명은 생략하거나 간략히 한다.
도 24 내지 도 26은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 25는 도 24의 B부분을 세부적으로 설명하기 위한 확대도이다.
도 7 내지 도 10을 참조한 공정은 상술한 본 발명의 제1 실시예에 따른 반도체 장치(1)의 제조 방법과 실질적으로 동일하다. 따라서, 그 이후의 공정을 설명한다.
도 24 및 도 25를 참조하면, 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b)를 형성한다. 상술한 제1 실시예의 반도체 소자(1)와 달리 포어 스터핑 공정이 진행되지 않고, 포어(110)만 형성되어 있다. 따라서, 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b)를 형성함에 따라, 제1 층간 절연막(100)의 식각면, 즉, 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b)의 내벽에 손상이 발생할 수 있다.
이를 보완하기 위해서, 포어 실링 공정(109)을 수행할 수 있다. 포어 실링 공정(109)은 손상된 제1 층간 절연막(100)의 표면을 회복(cure)시키는 효과를 가져올 수 있다. 즉, 프리커서(120p)가 제1 층간 절연막(100)의 표면에 막을 형성하여 손상된 부분을 회복시킬 수 있다. 포어 실링 공정(109)을 위한 제1 층간 절연막(100)의 공극율은 약 5% 내지 60%일 수 있다. 단, 이에 제한되는 것은 아니다.
프리커서(120p)는 제1 층간 절연막(100)의 표면에 접근할 수 있다. 추후에 프리커서(120p)는 실링막(120)을 형성할 수 있다. 프리커서(120p)는 벌키(bulky)한 화학물질일 수 있다. 프리커서(120p)는, 예를 들어, 옥타메칠사이클로테트라실록산(Octamethyl Cyclotetrasiloxane) 및 헥사메틸시클로트리실라잔(hexamethylcyclotrisilazane) 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
도 26 및 도 4를 참조하면, 실링막(120)을 형성한다. 실링막(120)은 제1 트렌치(210a, 210b, 210c) 및 제2 트렌치(310a, 310b)의 내벽에 형성될 수 있다. 상기 내벽은 측벽 및 바닥면을 모두 포함하는 의미이다. 실링막(120)은 또한, 제1 층간 절연막(100)의 상면에도 형성될 수 있다. 즉, 도시된 바와 같이 실링막(120)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 전체에 걸쳐 형성될 수 있다.
이 후의 공정은 본 발명의 제1 실시예에 따른 반도체 장치(1)의 제조 방법과 같게 진행된다. 즉, 실링막(120)의 존재 유무를 제외하고는 도 15에서 도 23까지의 공정이 그대로 적용될 수 있다. 최종적으로 도 3의 본 발명의 제2 실시예에 따른 반도체 장치(2)가 완성될 수 있다.
이하, 도 5, 도 7 내지 도 23, 도 27 및 도 28을 참조하여 본 발명의 제3 실시예에 따른 반도체 장치(3)의 제조 방법을 설명한다. 상술한 실시예와 동일한 구성 요소는 동일한 도면 부호로 참조된다. 따라서, 상술한 제1 내지 제3 실시예의 반도체 장치(1, 2, 3)와 중복되는 설명은 생략하거나 간략히 한다.
도 27 및 도 28은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 7 내지 도 26을 참조한 공정은 상술한 본 발명의 제2 실시예에 따른 반도체 장치(2)의 제조 방법과 실질적으로 동일하다. 따라서, 그 이후의 공정을 설명한다.
도 27을 참조하면, 희생막(800p)을 형성한다. 희생막(800p)은 제1 영역(Ⅰ)에 형성될 수 있다. 희생막(800p)은 제1 영역(Ⅰ)의 제1 층간 절연막(100) 상에 형성될 수 있다. 희생막(800p)은 제1 메탈(200a, 200b, 200c), 제1 배리어 메탈(220a, 220b, 220c) 및 제1 코팅막(600) 의 측면에 형성될 수 있다. 구체적으로, 도시되었듯이 복수의 제1 메탈(200a, 200b, 200c) 및 복수의 제1 배리어 메탈(220a, 220b, 220c) 사이의 공간에 희생막(800p)이 형성될 수 있다.
희생막(800p)은 도면에서는 제1 메탈(200a, 200b, 200c) 사이의 공간을 가득 채우게 형성되었지만, 이에 제한되지 않는다 희생막(800p)은 추후에 제2 에어 갭(800)이 형성되는 공간을 제공할 수 있다. 희생막(800p)은 제1 메탈(200a, 200b, 200c) 사이의 공간의 일부만 채우도록 형성될 수도 있다. 즉, 희생막(800p)은 추후에 제2 에어 갭(800)이 형성되는 위치 및 형상을 고려하여 형성될 수 있다.
도 28을 참조하면, 제2 층간 절연막(900)을 형성한다. 제2 층간 절연막(900)은 희생막(800p), 제1 코팅막(600)의 상면에 형성될 수 있다. 제2 층간 절연막(900)은 희생막(800p)이 형성되지 않는 공간을 채우면서 형성될 수도 있다. 즉, 도시된 바와 같이 희생막(800p)이 제1 코팅막(600) 사이의 공간을 가득 채우는 경우에는 제2 층간 절연막(900)이 희생막(800p) 상부에만 형성될 수 있지만, 상기 복수의 제1 메탈(200a, 200b, 200c) 사이의 일부 공간에 상기 희생막(800p)이 형성되면, 제2 층간 절연막(900)은 나머지 공간에도 형성될 수 있다.
도 5를 참조하면, 희생막(800p)을 제거하여 제2 에어 갭(800)을 형성할 수 있다. 희생막(800p)은 제2 층간 절연막(900)으로 완전히 밀폐되지 않고 일부가 노출될 수 있다. 상기 노출된 부분으로 희생막(800p)이 제거될 수 있다. 이에 따라, 제2 에어 갭(800)이 형성될 수 있다.
제2 에어 갭(800)은 원하는 형상 및 원하는 위치로 형성될 수 있다. 따라서, 본 발명의 제3 실시예에 따른 반도체 장치(3)의 제1 층간 절연막(100)은 제2 에어 갭(800)에 의해서 더욱 낮은 유전율을 가질 수 있고, 이에 따라 반도체 장치(3)의 기생 캐패시턴스를 더 낮출 수 있다.
도 29는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 29를 참조하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(2100)은 컨트롤러(2110), 입출력 장치(2120, I/O), 기억 장치(2130), 인터페이스(2140) 및 버스(2150, bus)를 포함할 수 있다. 컨트롤러(2110), 입출력 장치(2120), 기억 장치(2130) 및/또는 인터페이스(2140)는 버스(2150)를 통하여 서로 결합 될 수 있다. 버스(2150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(2110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(2120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(2130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 기억 장치(2130)는 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함할 수 있다. 기억 장치(2130)는 DRAM을 포함할 수 있다. 기억장치(2130)는 본 발명의 다양한 실시예들에 따른 반도체 장치(1~4)를 포함할 수 있다.
인터페이스(21140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(2140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(2140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
전자 시스템(2100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 태블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 30은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 30을 참조하면, 본 발명의 다양한 실시예들에 따른 기준 전압 트레이닝 장치를 포함하는 메모리(2210)는 메모리 카드(2200)에 채용될 수 있다. 메모리 카드(2200)는 호스트(2230)와 메모리(2210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(2220)를 포함할 수 있다. SRAM(2221)은 중앙 처리 장치(2222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(2223)는 호스트(2230)가 메모리 카드(2200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(2224)는 메모리(2210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(2225)는 메모리(2210)와 인터페이싱할 수 있다. 중앙 처리 장치(2222)는 메모리 컨트롤러(2220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 31 및 도 32는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다. 도 31은 태블릿 PC이고, 도 32는 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 층간 절연막
200a, 200b, 200c: 제1 메탈
300a, 300b, 300c: 제2 메탈
300: 제1 중간막
400: 제1 마스크막
500: 제1 코팅막
600: 제1 에어 갭

Claims (10)

  1. 제1 및 제2 영역을 포함하고, 저유전율을 가지는 다공성의 제1 층간 절연막;
    상기 제1 영역에서 상기 제1 층간 절연막상에 형성되는 제2 층간 절연막;
    상기 제2 층간 절연막 내에 제1 간격으로 서로 이격되어 형성되는 복수의 제1 도전 패턴들;
    상기 제2 영역에서 상기 제1 층간 절연막 내에 상기 제1 간격보다 큰 제2 간격으로 서로 이격되어 형성되는 복수의 제2 도전 패턴; 및
    상기 복수의 제1 도전 패턴들의 사이에만 배치되는 에어 갭을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 도전 패턴들의 상면은 동일한 평면 상에 위치하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 층간 절연막 내에 형성되어 상기 제2 도전 패턴이 채워지는 제1 트렌치와,
    상기 제1 트렌치의 내벽에 컨포말하게 형성되어 상기 제1 층간 절연막의 내벽 표면을 밀봉하는 실링막을 더 포함하는 반도체 장치.
  4. 제1 및 제2 영역을 포함하고, 저유전율을 가지는 다공성의 제1 층간 절연막;
    상기 제1 영역에서 상기 제1 층간 절연막 상에 형성되는 제2 층간 절연막;
    상기 제2 층간 절연막 내에 서로 이격되어 형성되는 복수의 제1 도전 패턴들;
    상기 제2 영역에서 상기 제1 층간 절연막 내에 형성되는 적어도 하나의 제2 도전 패턴; 및
    상기 복수의 제1 도전 패턴들의 측면에 배치되는 에어 갭을 포함하고
    상기 제1 층간 절연막 내에 형성되어 상기 제2 도전 패턴이 채워지는 제1 트렌치와,
    상기 제1 트렌치의 내벽에 컨포말하게 형성되어 상기 제1 층간 절연막의 내벽 표면을 밀봉하는 실링막을 더 포함하고
    상기 실링막과 상기 제2 도전 패턴 사이에 형성되는 배리어 메탈막을 더 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 및/또는 제2 도전 패턴들은 상기 제1 층간 절연막을 관통하는 비아를 포함하는 반도체 장치.
  6. 삭제
  7. 삭제
  8. 제1 영역과 제2 영역을 포함하는 제1구조체; 및
    제3 영역과 제4 영역을 포함하고, 상기 제1 구조체 상에 배치되는 제2 구조체를 포함하되,
    상기 제1구조체는,
    제1 다공성(porus) 초저유전율(ultra low-k, ULK) 물질을 포함하는 제1 층간 절연막;
    제1 영역에서 상기 제1 층간 절연막 상에 형성되는 제2 층간 절연막;
    상기 제2 층간 절연막 내에 제1 간격으로 서로 이격되어 형성되는 복수의 제1도전 패턴들;
    상기 제2 영역에서 상기 제1 층간 절연막 내에 상기 제1 간격보다 큰 제2 간격으로 서로 이격되어 형성되는 복수의 제2도전 패턴; 및
    상기 복수의 제1 도전 패턴들의 사이에만 각각 형성되는 제1 에어 갭을 포함하고,
    상기 제2 구조체는,
    제2 다공성 초저유전율 물질을 포함하는 제3 층간 절연막;
    제3 영역에서 상기 제3 층간 절연막 상에 형성되는 제4 층간 절연막;
    상기 제4 층간 절연막 내에 서로 이격되어 형성되는 복수의 제3도전 패턴들;
    상기 제4 영역에서 상기 제3 층간 절연막 내에 형성되는 적어도 하나의 제4도전 패턴; 및
    상기 복수의 제3 도전 패턴들의 측면에 각각 형성되는 제2 에어 갭을 포함하는 반도체 장치.
  9. 제1 영역과 제2 영역을 포함하는 제1구조체; 및
    제3 영역과 제4 영역을 포함하고, 상기 제1 구조체 상에 배치되는 제2 구조체를 포함하되,
    상기 제1구조체는,
    제1 다공성(porus) 초저유전율(ultra low-k, ULK) 물질을 포함하는 제1 층간 절연막;
    제1 영역에서 상기 제1 층간 절연막 상에 형성되는 제2 층간 절연막;
    상기 제2 층간 절연막 내에 서로 이격되어 형성되는 복수의 제1도전 패턴들;
    상기 제2 영역에서 상기 제1 층간 절연막 내에 형성되는 적어도 하나의 제2도전 패턴; 및
    상기 복수의 제1 도전 패턴들의 측면에 각각 형성되는 제1 에어 갭을 포함하고,
    상기 제2 구조체는,
    제2 다공성 초저유전율 물질을 포함하는 제3 층간 절연막;
    제3 영역에서 상기 제3 층간 절연막 상에 형성되는 제4 층간 절연막;
    상기 제4 층간 절연막 내에 서로 이격되어 형성되는 복수의 제3도전 패턴들;
    상기 제4 영역에서 상기 제3 층간 절연막 내에 형성되는 적어도 하나의 제4도전 패턴; 및
    상기 복수의 제3 도전 패턴들의 측면에 각각 형성되는 제2 에어 갭을 포함하고
    상기 제1 및 제3 층간 절연막의 유전율은 서로 다른 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 층간 절연막의 유전율은 상기 제3 층간 절연막의 유전율보다 높은 반도체 장치.

KR1020150008714A 2015-01-19 2015-01-19 반도체 장치 및 이의 제조 방법 KR102272553B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150008714A KR102272553B1 (ko) 2015-01-19 2015-01-19 반도체 장치 및 이의 제조 방법
US14/984,085 US9653400B2 (en) 2015-01-19 2015-12-30 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150008714A KR102272553B1 (ko) 2015-01-19 2015-01-19 반도체 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20160089146A KR20160089146A (ko) 2016-07-27
KR102272553B1 true KR102272553B1 (ko) 2021-07-02

Family

ID=56408392

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150008714A KR102272553B1 (ko) 2015-01-19 2015-01-19 반도체 장치 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US9653400B2 (ko)
KR (1) KR102272553B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180031900A (ko) * 2016-09-20 2018-03-29 삼성전자주식회사 에어 갭을 포함하는 반도체 소자
KR102567527B1 (ko) 2016-11-07 2023-08-16 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR102392815B1 (ko) 2017-08-02 2022-05-02 삼성전자주식회사 초저유전막의 제조 방법 및 이에 의해 제조된 초저유전막
US11646266B2 (en) * 2019-08-08 2023-05-09 Intel Corporation Helmet structures for semiconductor interconnects
KR20220017719A (ko) 2020-08-05 2022-02-14 안상태 얼굴 지방흡입 케뉼라 및 이를 이용한 얼굴 지방흡입방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060281298A1 (en) * 2005-06-08 2006-12-14 Hitachi, Ltd. Semiconductor device and manufacturing method of the same
US20070035032A1 (en) 2005-08-10 2007-02-15 Kazumichi Tsumura Semiconductor device having aerial wiring and manufacturing method thereof
US20090093112A1 (en) 2007-10-09 2009-04-09 Applied Materials, Inc. Methods and apparatus of creating airgap in dielectric layers for the reduction of rc delay
US20090134497A1 (en) 2007-11-26 2009-05-28 Hans-Joachim Barth Through Substrate Via Semiconductor Components
US20110266682A1 (en) * 2010-04-29 2011-11-03 International Business Machines Corporation Microelectronic structure including air gap

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6350704B1 (en) * 1997-10-14 2002-02-26 Micron Technology Inc. Porous silicon oxycarbide integrated circuit insulator
KR100286126B1 (ko) 1999-02-13 2001-03-15 윤종용 다층의 패시배이션막을 이용한 도전층 사이에 공기 공간을 형성하는 방법
US7098149B2 (en) 2003-03-04 2006-08-29 Air Products And Chemicals, Inc. Mechanical enhancement of dense and porous organosilicate materials by UV exposure
US7238604B2 (en) * 2003-04-24 2007-07-03 Intel Corporation Forming thin hard mask over air gap or porous dielectric
JP4106048B2 (ja) 2004-10-25 2008-06-25 松下電器産業株式会社 半導体装置の製造方法及び半導体装置
US7476602B2 (en) 2005-01-31 2009-01-13 Texas Instruments Incorporated N2 based plasma treatment for enhanced sidewall smoothing and pore sealing porous low-k dielectric films
ATE511702T1 (de) 2005-03-22 2011-06-15 Nxp Bv Seitenwandporenabdichtung für nichtleiter mit niedriger dielektrizitätskonstante
US7588995B2 (en) 2005-11-14 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method to create damage-free porous low-k dielectric films and structures resulting therefrom
US20070287301A1 (en) 2006-03-31 2007-12-13 Huiwen Xu Method to minimize wet etch undercuts and provide pore sealing of extreme low k (k<2.5) dielectrics
JP4555320B2 (ja) 2007-06-15 2010-09-29 東京エレクトロン株式会社 低誘電率絶縁膜のダメージ回復方法及び半導体装置の製造方法
US8236684B2 (en) 2008-06-27 2012-08-07 Applied Materials, Inc. Prevention and reduction of solvent and solution penetration into porous dielectrics using a thin barrier layer
US8492170B2 (en) 2011-04-25 2013-07-23 Applied Materials, Inc. UV assisted silylation for recovery and pore sealing of damaged low K films
JP5836992B2 (ja) * 2013-03-19 2015-12-24 株式会社東芝 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060281298A1 (en) * 2005-06-08 2006-12-14 Hitachi, Ltd. Semiconductor device and manufacturing method of the same
US20070035032A1 (en) 2005-08-10 2007-02-15 Kazumichi Tsumura Semiconductor device having aerial wiring and manufacturing method thereof
US20090093112A1 (en) 2007-10-09 2009-04-09 Applied Materials, Inc. Methods and apparatus of creating airgap in dielectric layers for the reduction of rc delay
US20090134497A1 (en) 2007-11-26 2009-05-28 Hans-Joachim Barth Through Substrate Via Semiconductor Components
US20110266682A1 (en) * 2010-04-29 2011-11-03 International Business Machines Corporation Microelectronic structure including air gap

Also Published As

Publication number Publication date
US20160211211A1 (en) 2016-07-21
KR20160089146A (ko) 2016-07-27
US9653400B2 (en) 2017-05-16

Similar Documents

Publication Publication Date Title
KR102272553B1 (ko) 반도체 장치 및 이의 제조 방법
KR102143907B1 (ko) 타이트한 피치의 전도성 층들을 가이드된 비아들과 접촉시키는 방법 및 구조
US10319737B2 (en) Semiconductor device and method of manufacturing the same
KR102399345B1 (ko) 반도체 장치의 제조 방법
US7023093B2 (en) Very low effective dielectric constant interconnect Structures and methods for fabricating the same
JP4105023B2 (ja) 低誘電率絶縁膜を利用したデュアルダマシン配線の形成方法
CN100576494C (zh) 利用保护性通路盖层形成半导体器件的双镶嵌布线的方法
US6984577B1 (en) Damascene interconnect structure and fabrication method having air gaps between metal lines and metal layers
EP2777071B1 (en) Protection spacer for protecting low-k wiring layers during patterning of through substrate vias
US10784160B2 (en) Semiconductor device having voids and method of forming same
US20210358841A1 (en) Semiconductor device and manufacturing method thereof
KR102616823B1 (ko) 반도체 장치
US7692308B2 (en) Microelectronic circuit structure with layered low dielectric constant regions
KR20030006241A (ko) 듀얼 다마신 공정을 이용한 배선 형성 방법
US9768058B2 (en) Methods of forming air gaps in metallization layers on integrated circuit products
TWI668728B (zh) 用作互連之虛擬閘極及其製法
KR20170015790A (ko) 반도체 소자의 배선 형성 방법
US9837351B1 (en) Avoiding gate metal via shorting to source or drain contacts
TWI752229B (zh) 半導體裝置與記憶裝置的形成方法
US9741614B1 (en) Method of preventing trench distortion
KR20150055385A (ko) 반도체 소자 및 그 제조 방법
US8119512B1 (en) Method for fabricating semiconductor device with damascene bit line
KR20040102981A (ko) 반도체소자의 금속배선 형성방법
US7250364B2 (en) Semiconductor devices with composite etch stop layers and methods of fabrication thereof
CN113838758B (zh) 一种半导体器件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant