JP2008535212A - 集積回路ダイ上への導電性配線部構造の形成方法、導電性配線部および集積回路ダイ - Google Patents
集積回路ダイ上への導電性配線部構造の形成方法、導電性配線部および集積回路ダイ Download PDFInfo
- Publication number
- JP2008535212A JP2008535212A JP2008502539A JP2008502539A JP2008535212A JP 2008535212 A JP2008535212 A JP 2008535212A JP 2008502539 A JP2008502539 A JP 2008502539A JP 2008502539 A JP2008502539 A JP 2008502539A JP 2008535212 A JP2008535212 A JP 2008535212A
- Authority
- JP
- Japan
- Prior art keywords
- opening
- porogen
- dielectric
- integrated circuit
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims abstract description 57
- 239000000463 material Substances 0.000 claims abstract description 54
- 239000003361 porogen Substances 0.000 claims abstract description 41
- 239000003989 dielectric material Substances 0.000 claims abstract description 24
- 239000004020 conductor Substances 0.000 claims abstract description 7
- 230000009977 dual effect Effects 0.000 claims abstract description 7
- 230000008569 process Effects 0.000 claims description 26
- 230000004888 barrier function Effects 0.000 claims description 23
- 239000010949 copper Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 20
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 18
- 229910052802 copper Inorganic materials 0.000 claims description 18
- 238000000231 atomic layer deposition Methods 0.000 claims description 13
- 230000035515 penetration Effects 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000002861 polymer material Substances 0.000 claims 1
- 239000011148 porous material Substances 0.000 abstract description 16
- 239000000126 substance Substances 0.000 abstract description 6
- 238000005498 polishing Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 43
- 238000000151 deposition Methods 0.000 description 15
- 230000008021 deposition Effects 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 12
- 238000013459 approach Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 230000010354 integration Effects 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 238000007789 sealing Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 5
- 239000000376 reactant Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000000354 decomposition reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- JKNCOURZONDCGV-UHFFFAOYSA-N 2-(dimethylamino)ethyl 2-methylprop-2-enoate Chemical compound CN(C)CCOC(=O)C(C)=C JKNCOURZONDCGV-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 239000003085 diluting agent Substances 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- 229920002845 Poly(methacrylic acid) Polymers 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229920006237 degradable polymer Polymers 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229920002521 macromolecule Polymers 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 229920005597 polymer membrane Polymers 0.000 description 1
- 239000004926 polymethyl methacrylate Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/1052—Formation of thin functional dielectric layers
- H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
- H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
本発明は、集積回路ダイ上に導電性配線部を形成するためのデュアルダマシン方法に関するものである。この方法は、1本のビア開口(30)がその後形成される、多孔質の超low−k(ULK)誘電材料からなる層(16)を設ける工程を具える。熱分解性高分子「ポロゲン」材料(42)は、前記多孔質のULK誘電材料内に深く浸透するように、前記開口(30)の側壁部に適用され(、それによって気孔をシールし、気孔の密度を増加させ)る。導電材料(36)が前記開口(30)を用いて設けられ、化学機械研磨(CMP)を用いて研磨されると、完成した構造に硬化工程が施されて、前記ULK誘電層(16)とともにポロゲン材料(44)を分解と蒸発させ、それによって、前記誘電層(16)の気孔率(およびlow−k値)に回復する。
Description
本発明は、一般に、多孔質low−k誘電材料内に形成される配線部構造の劣化を防止するため、超low−k(ultra low-k)誘電体のための側壁封孔処理(side wall pore sealing)に関するものである。
モノリシック集積回路(IC)技術の絶え間ない進歩において、長く認識されてきた重要な目的は、IC寸法の縮小化である。このようなIC寸法の縮小化は、面積キャパシタンスを減少させ、集積回路のより高速性能を得るには限界がある。さらに、ICダイの面積の減少は、IC製造におけるより高い歩留まりをもたらす。このような利点は、絶えずIC寸法を縮小化する駆動力となる。しかしなから、IC寸法が縮小化されるにつれて、配線構造部間の距離が減少し、したがって、前記集積回路の速度性能を最大化させ、かつ、配線構造部間の電力浪費およびクロストークを最小化させるため、配線部が形成される絶縁層の誘電率を最小化することが必要となる。このため、多孔質の超low−k(ULK)材料が、現状では、配線積層体内に定期的に集積化されている。
配線積層体内に多孔質ULK材料を集積化するときの主な懸念事項の1つは、製造中の気孔率の役割と、その信頼性能上の効果である。誘電率を減少させるため、誘電材料中の気孔の生成が、バリアおよび金属堆積、化学機械研磨(CMP)、熱サイクルおよびパッケージングのようなその後の処理の間中、前記構造の機械的および電気的な完全性に関連する問題を引き起こすことはよく知られている。処理中における材料の浸透は、どんな犠牲を払っても回避されるべきである。これら気孔のネガティブな効果を軽減するため、金属low−k界面内の気孔をシール(封孔)するためのアプローチが必要とされる。前記多孔質low−k金属界面の改良は、通常、「封孔(pore sealing)」と称される。封孔は、(i)絶縁破壊(誘電破壊)を低下させ、かつ、リーク電流を増加させる前記ULK内に、化学気相蒸着(CVD)バリアまたは原子層堆積(ALD)バリアからの前駆物質の拡散、(ii)前記ULK内に吸収される、エッチング後の環境条件からの吸湿、(iii)エッチング残渣の除去およびビア底部の銅のクリーニングのために用いられる洗浄液の浸透、および、(iv)多孔質ULKの側壁部上の不連続なバリア堆積に起因する熱応力の間中における前記ULK内への容易なCuの浸透を防止することが必要とされる。
前記多孔質誘電体内への化学物質の拡散を防止するため、文献において、多数のアプローチが提案されてきた。これらのアプローチは、以下の通り、3つの主要な種類に分類することができる。
第1に、前記気孔を封鎖するため、非常に薄いライナを用いることができる。これらのライナは、PECVD−SiCのようなプラズマ化学気相成長(PECVD)や、ベンゾシクロブテン(BCB)ポリマーのようなスピンコーティングによって、または、ポリ−P−キシリレンのようなCVDのいずれかによって、堆積させることができる。少なくとも10nmのPECVD−SiCライナが気孔を封鎖するために必要とされ、それによって、実効誘電率(実効k値)および/または銅固有抵抗にネガティブに作用するということが示されている。実際に厚いライナが、気孔を封鎖するために必要とされる場合、インターメタル誘電体の比較的大きな部分は、全体のk値に対するマイナスの影響を有する大きいk値を有する。これら高分子膜は、均一膜を残したまま、前記気孔内に、部分的に浸透している。不利な点は、選択性が要求されること、またはビアの底部が、前記堆積された膜を完全に破壊/除去することができるプラズマエッチングにより開口される必要があることである。通常は、エッチング手段および剥ぎ取り(strip)手段は、ビア抵抗、歩留まり、および配線部信頼性を改良するため、高分子残渣を完全に除去するよう最適化される。したがって、ビアレベルでの一定量の高分子の制御は達成するのが難しい。さらに、追加の集積化工程は、全体の集積化をかなり高価にしている。
文献において、プラズマ表面処理は、前記界面を変更しかつ再構築するため、それによって、封孔処理を行うために広く提案されてきた。前記プラズマは、N2、H2およびO2ガスならびにこれらの混合ガスを用いた反応性リモートプラズマに基づくかまたは、反応性イオンエッチングに基づくものである。封孔はまた、エッチング副生成物を用いることによっても達成されてきた。他の提案は、前記側壁部表面を緻密にしかつ閉鎖するため、ガスクラスタイオンビーム(GCIB)を用いてきた。GCIBは、高エネルギーガス分子のクラスタが、前記表面上で衝突し、ばらばらになり、それらの運動量を横方向に変換する技術である。前記表面の変更は、反応物の拡散がもはや生じないような方法で、前記側壁部での前記多孔質材料の緻密化に基づくものである。慣性および化学反応性の特定の必要性は、この再構築を達成するために必要とされる。壊れやすい誘電体内にエッチングされる線寸法を維持することができない危険性が常にある。特に、大きな気孔率および大きな気孔径を有する材料に対しては、再構築/再堆積されることが必要である材料の量は、前記表面を閉鎖するのに十分ではない。さらに、プラズマを用いる場合、前記ULKの誘電体の誘電率が変化する危険性が高まっている。
要約すると、ライナおよび表面改良技術の双方は、材料の堆積および/または再堆積に依存し、それによって、前記low−k材料の誘電率を潜在的に変更する。
拡散を防止するための比較的新しい3番目の方法は、バリアおよびCu金属堆積後に、多孔質構造を作り出すことである。スピンオン誘電体において、気孔率は、通常、硬化工程におけるlow−k堆積の後に直接作り出される。そうするため、「ポロゲン(porogen(いわゆる希釈剤))」と称される分解性の分子または高分子は、前記low−kスピンオン製法に加えられ、硬化工程中に分解/蒸発し、このようにして、多孔質構造を残したままにする。例えば、米国特許第6528409号公報で言及された、この方法の明確な利点は、ビア洗浄液が、ス剥ぎ取り(strip)中に、多孔性low−k内に浸透できないこと、および、ALD前駆物質が、バリア堆積中に誘電体内に拡散できないことである。不利な点は、前記ULK膜がまだ完全には硬化されないこと、および、追加的な収縮が、集積化の間中、機械的応力を生じうることである。別の重大な欠点は、いわゆるソリッド・ファースト・アプローチが、PECVD―SiOC蒸着されたlow−k材料に適用することができないことである。今日では、PECVDは、スピンオンアプローチに対抗するものとして好ましい蒸着技術である。したがって、ライナおよび表面処理に関連する問題を回避し、かつ、前記ソリッド・ファースト・アプローチの利点を用いる、PECVDで蒸着されるULK誘電体のため封孔アプローチが必要とされる。
したがって、本発明の目的は、多孔質超low−k誘電体の内部に反応物質/溶剤の拡散を防止するように、層間絶縁膜(ILD)の多孔質な側壁部を封鎖するための改良された方法を提供することにあり、それによって、その後の硬化工程は、多孔質ILDを作り出すためには必要とされない。
このように、本発明によれば、集積回路ダイ上に導電性配線部の構造を形成する方法が提供され、この方法は、多孔質のlow−k誘電材料からなる層を設け、それぞれの開口を形成するため、前記誘電材料の選択された部分を除去し、ポロゲン材料が前記誘電材料内への浸透をもたらすため、前記ポロゲン材料を前記誘電材料に適用し、前記配線部を形成するため、前記開口内に導電材料を設け、その後、前記誘電材料の気孔率を回復するように、前記誘電材料から前記ポロゲン材料を除去するため硬化工程を行うことを具える、集積回路ダイ上への導電性配線部構造の形成方法を提供する。
一の実施形態では、前記ポロゲン材料は、前記開口の形成の前、すなわち、ブランケット多孔質ULK堆積の後に、前記誘電材料に適用される。前記気孔サイズが十分に大きく、かつ、前記浸透深さが積層高さと等しい場合、これは、前記ポロゲンを適用することが比較的容易な方法である。このアプローチの潜在的な欠点は、特定のULK材料に対して、気孔率勾配が存在するということであり、それによって、堆積された膜は、上部で比較的緻密であり、深さの増加とともにより多孔質化する。この場合、前記開口の形成後の誘電材料、好ましくはその側壁部に、前記ポロゲン材料を適用するのが好ましい。
したがって、本発明の方法を用いて、上記で規定したように、多孔質超low−k誘電体の内部への化学反応物質/溶剤の拡散は、前記多孔質構造を、熱分解性高分子材料(「ポロゲン」)で「詰め込み」、その後、多孔質(「SiOC」)マトリクスを残したままにするため、完成した集積化プロセスの後に行われるその後の硬化工程の間中、前記分解性高分子の分解および蒸発をもたらすことによって防止される。第1の実施形態では、前記硬化工程を用いたポロゲンの除去は、前記完成した集積化プロセスの後に行われることができ、この場合、残存する全ての誘電材料(例えば、SiC誘電体バリア)は、全てのポロゲンを除去することができるように、特定の気孔率を有する必要があり、かつ、これは、前記金属線を覆うために必要とされるかもしれない特定のSiCベースの誘電体バリアをもつことが可能であるということは示されてきた。前記配線部に関する将来的な展望は、上述した「ベークアウト(bake out)」問題を軽減するであろうCoWPのような自己整合バリアを予想する。代案の実施形態では、前記ポロゲンは、各銅CMP工程の後に、硬化工程またはベークアウト工程を行うことによって除去することができる。
一の典型的な実施形態では、デュアルダマシンプロセスにおいて、前記開口はビア開口であり、また、前記ポロゲン材料は、溝エッチングプロセスに関するレジスト層の形で設けられる。代案の典型的な実施形態では、前記ポロゲン材料が前記ビア開口の側壁部上に設けられ、また、レジスト層がその後の溝エッチングプロセスに関してその中に設けられる。好適な典型的な実施形態では、前記開口の側壁部へのポロゲン材料の適用後、前記開口内に導電材料を設ける前に、バリア材料からなる層が前記側壁部に適用される。前記バリア材料からなる層は、原子層堆積プロセスを用いて設けられるのが好ましい。前記導電材料は、有益には、銅である。
本発明の範囲は、上で定義された方法を用いて形成される導電性配線部にまで及び、また、そのような複数の導電性配線部を上に具える集積回路ダイにまで及ぶ。
本発明の、これらおよび他の態様は、ここで説明される実施形態から明らかであり、かつ、前記実施形態を参照しながら説明されるであろう。
本発明の実施形態は、実施例のみによって、また、添付した図面を参照しながら、以下で説明されるであろう。
当業者に知られているように、「デュアルダマシン」として知られる製造プロセスは、通常、最先端高性能集積回路に必要とされる、高密度の多層金属配線を作り出すために用いられ、そして、上述した超low−k(低誘電率)誘電体が、前記線間の寄生容量を減少させるのに対し、前記配線金属として銅を用いることは、アルミニウムと比較して、前記相互接続線の抵抗を減少させ(、かつ、それらの信頼性を増加させ)る。銅は揮発性の副生成物を形成しないため、エッチングすることは比較的非常に困難であり、したがって、銅メタライゼーションスキームは、アルミニウム金属線を形成するのに用いられる従来のサブトラクティブエッチングアプローチを用いて実現することができない。上述したデュアルダマシン技術は、層間絶縁膜(ILD)中に、1本の柱状のホール(またはビア)および溝をエッチングし、その後、前記双方の構造に銅が充填され、この銅は、その後に行なわれる、前記ILDの表面に戻すように(CMP法を用いて)研磨することによって、この問題を克服する。結果として、垂直銅ビア接続および象眼銅金属線が形成されることとなる。デュアルダマシンプロセスにおいて、前記溝または前記ビアが、最初にエッチングされうる。
図1a〜図1hに言及すると、知られた部分的な溝−第1(trench-first)集積化アプローチの場合、典型的には窒化ケイ素(SiN)または炭化ケイ素(SiC)からなるエッチング停止層10は、第1ILD12と第1配線層からなる金属配線部14との上方に設けられ、前記エッチング停止層10上に、多孔質の超low−k誘電体を具える第2ILD16が設けられる。絶縁層18(典型的にはSiO2)およびハードマスク層20(典型的にはTiN)が、前記第2ILD16の上方に設けられる。前記第2ILD16の上にあるハードマスク層20は、パターニングの理由のために最初に設けられる。すなわち、前記TiNハードマスク層を用いることで、線幅が画定され、かつ、このTiNハードマスク層のULKに対する良好な選択性に起因して、ストレートエッチングプロファイルを得ることができる。加えて、前記ハードマスク層20は、その後の銅研磨の間中、CMP停止層として作用する。
次に、フォトレジスト層22は、前記ハードマスク層20上に堆積され、リソグラフィによりパターニングされた後、前記ハードマスク層20内に1個の開口24を形成するために剥ぎ取られる。有機下層反射防止膜(BARC)26は、残存するハードマスク20の上方および前記開口24内に設けられ、第2フォトレジスト層28は堆積され、そして、図示されるように、リソグラフィによりパターニングされた後、剥ぎ取られる。その後、前記エッチング停止層10を貫通し前記金属配線部14まで延在する1本のビア開口30を作り出すために、エッチングプロセスが行われる。前記ビア開口30は、樹脂材料32で充填され、そして、溝34を作り出すために、エッチングプロセスが行われる。次に、バリア層35は、前記溝34およびビア開口の側壁部および底部の上ならびに前記残存するハードマスク層20の上方に堆積され、銅材料からなる層36は、前記構造全体の上方に設けられ、その後、図1hに示される配線構造を作り出すために、CMPを施す。
このように、上記で説明したように、樹脂材料は、その後の溝エッチング用のエッチング停止層として作用するために、前記ビア開口の中に設けられる。前記樹脂は、前記溝エッチングの間中消費され、前記ビア開口の底部を保護する。これを用いたときの問題は、前記樹脂が、部分的に、超low−k誘電層16の気孔内に部分的に浸透し、その後除去することができない高分子物質を残したままにするということである。
したがって、本発明のこの典型的な実施形態に従って、前記樹脂が堆積される前に、熱分解性の「ポロゲン(いわゆる希釈剤)」材料が適用されるのが好ましく、または、代案の典型的な実施形態では、前記熱分解性高分子は、上述したプロセスにおける樹脂と実際上、置換することができる。
したがって、図面の図2a〜図2iに言及すると、本発明の典型的な実施形態に従うプロセスでは、典型的には窒化ケイ素(SiN)または炭化ケイ素(SiC)からなるエッチング停止層10が、第1ILD12と第1配線層からなる金属配線部14との上方に設けられ、前記エッチング停止層10上に、多孔質超low−k誘電体を具える第2ILD16が設けられる。絶縁層18(典型的にはSiO2)およびハードマスク層20(典型的にはTiN)は、前記第2ILD16の上方に設けられる。前記第2ILD16の上にあるハードマスク層20は、前記フォトレジストストリッピングプロセスから前記ILDを保護するために必要とされる。これは、前記第2ILD16を形成するlow−k材料が、フォトレジストを剥ぎ取るのと同様の化学反応の影響を受けやすいためである。加えて、前記ハードマスク層20は、その後の銅研磨の間中、CMP停止層として作用する。
次に、フォトレジスト層22は、前記ハードマスク層20上に堆積され、そして、リソグラフィによりパターニングされた後、前記ハードマスク層20内に1個の開口24を形成するために剥ぎ取られる。有機下層反射防止膜(BARC)26は、残存するハードマスク20の上方および前記開口24内に設けられ、そして、第2フォトレジスト層28が堆積され、図に示されるように、リソグラフィによりパターニングされた後、剥ぎ取られる。その後、前記エッチング停止層10を貫通し前記金属配線部14まで延在する1本のビア開口30を作り出すために、エッチングプロセスが行われる。前記ビア開口30は、例えば、PMAA(ポリメチル−メタクリレート)またはDMAEMA(ジメチル−アミノエチル−メタクリレート)をベースとする共重合体材料のような、熱分解性高分子の「ポロゲン)材料(すなわち、置換活性の気孔生成材料)42で充填される。このポロゲン材料42は、前記ビア開口の側壁部を貫通し、前記ULK ILDバルク内に深く浸透する。これは、前記ULK ILDバルクの気孔を充填またはシールする効果と、参照符号44によって示されるように、前記ビア開口の側壁部に隣接するULK ILD材料の密度を著しく増加させる効果とを有する。代案の実施形態においては、前記ポロゲン材料が、前記ビア開口の側壁部を貫通し、前記ULK ILDバルク内に深く浸透することができるように、前記ポロゲン材料は、最初に、前記ビア開口30の側壁部に適用されることができ、その次に、樹脂レジストが前記ビア開口30内に設けられる。前記ULK ILDの空気への露出時間および吸湿量が最小化されることを確実にするために、前記ビアエッチングプロセスの後に、前記ポロゲンが適用されることは利点である。しかしなから、熱分解性ポロゲンは、ブランケット多孔質ULK堆積の直後に適用されることができる。前記気孔のサイズが十分に大きく、かつ、前記浸透深さが積層高さと等しい場合、これは、前記ポロゲンを適用するための比較的簡単な方法である。この場合の潜在的な欠点は、特定のULK材料に対して、気孔率勾配が存在するということである。前記膜は、上部で比較的高密度であり、深さの増加とともにより多孔質化する。この場合、ビアまたは線のエッチングの後に、前記ポロゲンを適用した方が良い。
いずれにせよ、その後、溝34を作り出すために、エッチングプロセスが行われ、そして、バリア層35が、前記溝およびビア(開口)の側壁部および底部の上ならびに残存するハードマスク層20上に堆積される。100nmプロセス時代(process generation)に関し、均一バリア堆積が、従来の物理的気相蒸着技術(PVD法)を用いて0.10μm幅のビアにおいて問題となる。この目的は、非等角的PVDバリア蒸着に起因して生じる、ビアの上での特有のオーバーハング(overhang)を回避することである。前記バリアの非等角的な被覆率に起因して生じうる問題は、銅電気メッキの間中のボイドの発生と、前記誘電体内へのCuの急速な拡散を可能にする前記側壁部上のバリアの限定された厚さである。さらなるスケーリングは、最終的に、前記誘電体の内部への容易な銅の浸透経路や、前記活動領域内へのCu拡散を作り出す、前記側壁部上の不連続膜をもたらす。したがって、等角的、連続的かつ薄いバリア膜は、ビアの完全なCu充填のために必要とされる。ALDは、非常に等角的なバリアの蒸着のために用いることができる。前記ALD技術は、非常に高いアスペクト比の、溝およびビアにおいて、優れたステップ被覆率を示す。したがって、ALDは、薄くて等角的な拡散バリアまたは核生成層を準備するための方法である。しかしながら、追加的な問題は、前記ALD技術が多孔質low−k材料とともに集積化される場合に生じる。ALD堆積中における前記low−k誘電体内への反応物質の拡散は、主要な懸案事項である。それにもかかわらず、拡散が起こりうる場合には、前記ALDプロセスは、内表面全体を覆うことができる。このように、多孔質誘電体の代わりにその上に堆積するために、(前記ポロゲンの前記ULK ILDバルク内への浸透の後に設けられるような)より高密度の材料を用いることによって、前記誘電体への前記ALD反応物質拡散は防止することができる。それゆえに、堆積は、前記誘電体の内部への浸透なしに、前記エッチングされた側壁部上で起こるのみである。唯一の制約は、前記バリア堆積温度が、熱分解性高分子の分解温度よりも低くあるべきことである。前記ALD技術を用いることの利点は、(CVDとは反対に、)高い反応性化学物質を用いることができ、低い堆積温度を可能にするということである。最も一般的に用いられるポロゲンの分解温度よりも低い、300℃の堆積(蒸着)温度が、容易に実現可能である。
次に、銅材料からなる層36は、前記構造全体の上方に設けられ、その後、CMPを施す。最後に、上述した各銅CMP工程の後と、完成した集積化プロセスの後のいずれかで、前記構造は、前記熱分解性高分子ポロゲン材料を分解および蒸発させる(すなわち、前記ポロゲンの除去を生じさせる)ため、硬化工程を施し、多孔質SiOCマトリックス(すなわち、有効多孔性low−k材料)を残したままにし、そして、図2iに示される配線構造を作り出す。
上述した実施形態は、本発明を限定するよりはむしろ、説明するために用いたものであって、当業者は、特許請求の範囲によって定められるような本発明の範囲から逸脱することなく、多くの代案の実施形態を設計することができるであろうことに留意すべきである。「具える、有する、もつ」のような用語は、請求項、または、発明の詳細な説明のいずれかに全体として挙げられた以外の要素または工程の存在を除外していない。1つの要素の単数表示は、このような要素の複数表示を除外してなく、逆もまた同様である。本発明は、いくつかの異なる要素を具えるハードウェアを用いて、また、適当にプログラムされたコンピュータを用いて実施することができる。いくつかの手段を列挙する装置の請求項において、これら手段のうちのいくつかは、ハードウェアの同一のアイテムにより具現化することができる。特定の手段が、互いに異なる従属請求項に列挙されているという単なる事実は、これら手段の組合せが、利益をもたらすために用いることができないことを示すものではない。
Claims (12)
- 集積回路ダイ上に導電性配線部の構造を形成する方法であって、
該方法は、
多孔質のlow−k誘電材料からなる層を設け、
それぞれの開口を形成するため、前記誘電材料の選択された部分を除去し、
ポロゲン材料が前記誘電材料内への浸透をもたらすため、前記ポロゲン材料を前記誘電材料に適用し、
前記配線部を形成するため、前記開口内に導電材料を設け、その後、
前記誘電材料の気孔率を回復するように、前記誘電材料から前記ポロゲン材料を除去するため硬化工程を行う
ことを具える、集積回路ダイ上への導電性配線部構造の形成方法。 - 前記ポロゲン材料は、前記開口の形成前に、前記誘電材料からなる層に適用される請求項1に記載の形成方法。
- 前記ポロゲン材料は、前記開口の形成後に、前記誘電材料に適用される請求項1に記載の形成方法。
- 前記ポロゲン材料は、前記開口の側壁部に適用される請求項3に記載の形成方法。
- 前記ポロゲン材料は、熱分解性高分子材料を具える請求項1に記載の形成方法。
- 前記開口がビア開口であり、前記ポロゲン材料は、溝エッチングプロセスに関するレジスト層の形で設けられる、デュアルダマシンプロセスを具える請求項1に記載の形成方法。
- 前記開口がビア開口であり、前記ポロゲン材料は、前記ビア開口の側壁部上に設けられ、かつ、レジスト層がその後の溝エッチングプロセスに関してその中に設けられる、デュアルダマシンプロセスを具える請求項1に記載の形成方法。
- 前記開口の側壁部へのポロゲン材料の適用の後で、前記開口内に導電材料を設ける前に、バリア材料からなる層が前記側壁部に適用される請求項1に記載の形成方法。
- 前記バリア材料からなる層は、原子層堆積プロセスを用いて設けられる請求項8に記載の形成方法。
- 前記導電材料は銅である請求項1に記載の形成方法。
- 請求項1に記載の方法を用いて形成される導電性配線部。
- 請求項11に従う複数の導電性配線部を具える集積回路ダイ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP05300202 | 2005-03-22 | ||
PCT/IB2006/050846 WO2006100632A1 (en) | 2005-03-22 | 2006-03-20 | Side wall pore sealing for low-k dielectrics |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008535212A true JP2008535212A (ja) | 2008-08-28 |
Family
ID=36580391
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008502539A Withdrawn JP2008535212A (ja) | 2005-03-22 | 2006-03-20 | 集積回路ダイ上への導電性配線部構造の形成方法、導電性配線部および集積回路ダイ |
Country Status (6)
Country | Link |
---|---|
US (1) | US8445382B2 (ja) |
EP (1) | EP1864322B1 (ja) |
JP (1) | JP2008535212A (ja) |
CN (1) | CN100565833C (ja) |
AT (1) | ATE511702T1 (ja) |
WO (1) | WO2006100632A1 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010004049A (ja) * | 2008-06-23 | 2010-01-07 | Applied Materials Inc | 低誘電率膜特性の回復 |
JP2010182946A (ja) * | 2009-02-06 | 2010-08-19 | Panasonic Corp | 半導体装置及びその製造方法 |
JP2012138503A (ja) * | 2010-12-27 | 2012-07-19 | Fujifilm Corp | 多孔質絶縁膜及びその製造方法 |
JP2013140980A (ja) * | 2011-12-28 | 2013-07-18 | Toshiba Corp | 半導体装置の製造の方法 |
WO2017052559A1 (en) * | 2015-09-24 | 2017-03-30 | Intel Corporation | Methods, apparatuses and systems for integrated circuit structures with a replacement inter-layer dielectric (ild) |
JP2019121784A (ja) * | 2017-12-27 | 2019-07-22 | 東京エレクトロン株式会社 | エッチング方法及びエッチング装置 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8304863B2 (en) * | 2010-02-09 | 2012-11-06 | International Business Machines Corporation | Electromigration immune through-substrate vias |
US8871639B2 (en) * | 2013-01-04 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices and methods of manufacture thereof |
CN104143524A (zh) * | 2013-05-07 | 2014-11-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
US8932934B2 (en) * | 2013-05-28 | 2015-01-13 | Global Foundries Inc. | Methods of self-forming barrier integration with pore stuffed ULK material |
US20150091172A1 (en) * | 2013-10-01 | 2015-04-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Pore sealing techniques for porous low-k dielectric interconnect |
KR102110247B1 (ko) | 2013-11-29 | 2020-05-13 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그 제조방법 |
US9093387B1 (en) | 2014-01-08 | 2015-07-28 | International Business Machines Corporation | Metallic mask patterning process for minimizing collateral etch of an underlayer |
KR102272553B1 (ko) | 2015-01-19 | 2021-07-02 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
CN105390384B (zh) * | 2015-10-29 | 2018-05-01 | 上海集成电路研发中心有限公司 | 一种无应力电化学抛光铜时去除二氧化硅的方法 |
US9685366B1 (en) * | 2016-04-21 | 2017-06-20 | International Business Machines Corporation | Forming chamferless vias using thermally decomposable porefiller |
US10867843B2 (en) * | 2016-12-05 | 2020-12-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for fabrication semiconductor device |
US11361974B2 (en) | 2020-09-10 | 2022-06-14 | United Microelectronics Corp. | Method for forming semiconductor structure |
CA3203975A1 (en) | 2020-12-03 | 2022-06-09 | Battelle Memorial Institute | Polymer nanoparticle and dna nanostructure compositions and methods for non-viral delivery |
US12031128B2 (en) | 2021-04-07 | 2024-07-09 | Battelle Memorial Institute | Rapid design, build, test, and learn technologies for identifying and using non-viral carriers |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6703324B2 (en) | 2000-12-21 | 2004-03-09 | Intel Corporation | Mechanically reinforced highly porous low dielectric constant films |
US6528409B1 (en) * | 2002-04-29 | 2003-03-04 | Advanced Micro Devices, Inc. | Interconnect structure formed in porous dielectric material with minimized degradation and electromigration |
JP2004274020A (ja) * | 2002-09-24 | 2004-09-30 | Rohm & Haas Electronic Materials Llc | 電子デバイス製造 |
JP2004200203A (ja) * | 2002-12-16 | 2004-07-15 | Semiconductor Leading Edge Technologies Inc | 半導体装置及びその製造方法 |
US7157373B2 (en) * | 2003-12-11 | 2007-01-02 | Infineon Technologies Ag | Sidewall sealing of porous dielectric materials |
JP2005197606A (ja) * | 2004-01-09 | 2005-07-21 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2006
- 2006-03-20 JP JP2008502539A patent/JP2008535212A/ja not_active Withdrawn
- 2006-03-20 WO PCT/IB2006/050846 patent/WO2006100632A1/en active Application Filing
- 2006-03-20 US US11/909,442 patent/US8445382B2/en active Active
- 2006-03-20 AT AT06727680T patent/ATE511702T1/de not_active IP Right Cessation
- 2006-03-20 CN CNB2006800089678A patent/CN100565833C/zh active Active
- 2006-03-20 EP EP06727680A patent/EP1864322B1/en active Active
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010004049A (ja) * | 2008-06-23 | 2010-01-07 | Applied Materials Inc | 低誘電率膜特性の回復 |
JP2010182946A (ja) * | 2009-02-06 | 2010-08-19 | Panasonic Corp | 半導体装置及びその製造方法 |
JP2012138503A (ja) * | 2010-12-27 | 2012-07-19 | Fujifilm Corp | 多孔質絶縁膜及びその製造方法 |
JP2013140980A (ja) * | 2011-12-28 | 2013-07-18 | Toshiba Corp | 半導体装置の製造の方法 |
WO2017052559A1 (en) * | 2015-09-24 | 2017-03-30 | Intel Corporation | Methods, apparatuses and systems for integrated circuit structures with a replacement inter-layer dielectric (ild) |
JP2019121784A (ja) * | 2017-12-27 | 2019-07-22 | 東京エレクトロン株式会社 | エッチング方法及びエッチング装置 |
JP7067424B2 (ja) | 2017-12-27 | 2022-05-16 | 東京エレクトロン株式会社 | エッチング方法及びエッチング装置 |
Also Published As
Publication number | Publication date |
---|---|
EP1864322B1 (en) | 2011-06-01 |
CN101164160A (zh) | 2008-04-16 |
ATE511702T1 (de) | 2011-06-15 |
EP1864322A1 (en) | 2007-12-12 |
CN100565833C (zh) | 2009-12-02 |
WO2006100632A1 (en) | 2006-09-28 |
US20090321945A1 (en) | 2009-12-31 |
US8445382B2 (en) | 2013-05-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008535212A (ja) | 集積回路ダイ上への導電性配線部構造の形成方法、導電性配線部および集積回路ダイ | |
US7071126B2 (en) | Densifying a relatively porous material | |
JP4679193B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
US7816253B2 (en) | Surface treatment of inter-layer dielectric | |
US8138082B2 (en) | Method for forming metal interconnects in a dielectric material | |
US20060121721A1 (en) | Methods for forming dual damascene wiring using porogen containing sacrificial via filler material | |
US20060030128A1 (en) | Structure and method of liner air gap formation | |
US20070035816A1 (en) | Method of manufacturing a semiconductor device having a porous dielectric layer and air gaps | |
JP7027432B2 (ja) | 相互接続構造及びその形成方法 | |
TW201327677A (zh) | 用於將金屬/介電互連件積體化的方法 | |
JP2009532866A (ja) | 機械的特性が改善された多孔性低k層を有するダマシン相互接続 | |
US7879719B2 (en) | Interconnect structure and method of manufacturing the same | |
US6642139B1 (en) | Method for forming interconnection structure in an integration circuit | |
KR100483838B1 (ko) | 금속배선의 듀얼 다마신 방법 | |
JP2009117673A (ja) | 半導体装置およびその製造方法 | |
KR100698741B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR100731085B1 (ko) | 듀얼 다마신 공정을 이용한 구리 배선 형성 방법 | |
KR100729087B1 (ko) | 반도체 장치 형성 방법 | |
KR101024871B1 (ko) | 듀얼 다마신 패턴 형성 방법 | |
JP2000277611A (ja) | 半導体装置の製造方法 | |
KR100512051B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR100571386B1 (ko) | 반도체 소자의 구리 배선 및 그의 제조 방법 | |
KR100800728B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR100755112B1 (ko) | 반도체 소자의 인덕터 제조 방법 | |
KR20040077307A (ko) | 다마신 금속 배선 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090915 |