KR20030006241A - 듀얼 다마신 공정을 이용한 배선 형성 방법 - Google Patents

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Abstract

하부 도전성 패턴의 손상을 최소화하고, 낮은 콘택 저항을 갖도록 듀얼 다마신 공정을 사용하여 전기적 배선을 형성하는 방법이 개시되어 있다. 반도체 기판 상에 도전성 물질이 매립되어 있는 홀 또는 제1 트랜치를 구비하는 제1 절연막 상에 제1 저지막 및 2 절연막 및 유전 상수 3.5 이하인 산화물 계열의 절연 물질로 이루어지는 제3 절연막을 형성한다. 상기 제3 절연막 상에 비탄소성의 산화물 계열의 절연 물질로 이루어지는 캡핑막을 형성한다. 상기 캡핑막, 제3 절연막 및 제2 절연막의 소정 부위를 식각하여 비어홀을 형성한다. 포토레지스트 패턴을 형성한 후 상기 캡핑막을 부분적으로 식각하면서, 상기 노출된 제1 저지막 상에 폴리머막을 형성한다. 상기 남아있는 캡핑막 및 제3 절연막을 연속적으로 식각하여 제2 트랜치를 형성한다. 상기 포토레지스트 패턴, 폴리머막 및 비어 홀의 저면에 노출된 제1 저지막을 제거한다. 그리고, 상기 결과물에 도전 물질을 매몰시켜 전기적 배선을 형성한다. 따라서 트랜치를 형성할 시에 상기 폴리머막에 의해 제1 저지막 및 하부 도전성 패턴이 보호되어 상기 도전성 패턴의 손상을 방지할 수 있다. 때문에 저저항의 콘택을 구현할 수 있다.

Description

듀얼 다마신 공정을 이용한 배선 형성 방법{Method for forming wiring using dual damacine process}
본 발명은 반도체 장치에서 전기적 배선 형성 방법에 관한 것이다. 보다 상세하게는 콘택과 도전 라인을 동시에 형성하는 듀얼 다마신 공정을 이용한 전기적 배선 형성 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 제조 기술들 중에서 전기적 배선을 형성하는 기술에 대한 요구도 엄격해지고 있다.
종래의 반도체 장치에서의 전기적 배선은 낮은 콘택 저항과 공정 진행의 용이성으로 인해 알루미늄을 사용하는 배선 구조가 주로 사용되었다. 그러나 반도체 장치가 고집적화 되면서, 상기 알루미늄 배선 구조는 접합 스파이크 불량, 일랙트로 마이그레이션(electro migration) 문제등에 의해 사용에 한계에 봉착하였으며 또한 상기 반도체 장치의 응답 속도 향상을 위해 상기 알루미늄 보다 더 낮은 저항을 갖는 물질이 요구되고 있다.
이에 따라 최근에는 저저항을 가지면서도 일랙트로 마이그레이션 특성이 우수한 구리 배선의 사용과 함께 저유전 절연막에 의한 전기적 배선 형성이 상용화되고 있다. 그러나 구리는 실리콘 또는 대부분의 금속층에서 빠르게 확산되므로, 종래의 사진 식각 공정을 적용할 수 없기 때문에 일반적으로 다마신(damacine)공정에 의해 전기적 배선을 형성한다. 상기 다마신 공정을 사용하여 전기적 배선을 형성할시에는 도전 라인과 콘택을 동시에 형성할 수 있는 듀얼 다마신(dual damacine)공정을 사용하는 것이 경제적이다.
상기 듀얼 다마신 구조는 하부의 도전체와 연결시키기 위한 콘택이 형성될 부위인 비아홀(Via hole)과 도전 라인이 형성될 부위인 트랜치(tranch)가 형성된 구조로서, 다음 중 어느 하나의 식각 방법에 의해 이루어진다. 상기 듀얼 다마신 구조를 형성하기 위한 식각 방법은 첫째, 비아를 먼저 형성한 이 후에 트랜치를 형성하는 방법(비아 퍼스트, Via first), 둘째, 트랜치를 먼저 형성한 이 후에 비아를 형성하는 방법(트랜치 퍼스트, Tranch first), 셋째, 비아와 트랜치를 한번에 형성하는 방법(버리드 트랜치, burid tranch)을 들 수 있다.
상기 방법은 사진 공정 및 식각 공정이 비어 또는 트랜치 중 어느 것을 먼저 형성하는 가에 따라 구분되며, 이는 형성되는 트랜치와 비아의 크기, 상기 트랜치와 비아의 미스얼라인(misalign)허용 정도 등에 따라 적절한 방법을 선택할 수 있다.
상기 열거된 방법 중에서 상기 비아홀을 먼저 형성시키는(비아 퍼스트) 방법에 의한 듀얼 다마신 구조는 공정이 단순하면서, 트랜치와 비아홀의 미스 얼라인 한계를 가장 잘 극복할 수 있는 방법으로서 흔히 사용되고 있다.
도 1a 내지 도 1d는 종래의 듀얼 다마신 공정을 사용한 전기적 배선 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판 상에 도전성 물질이 매립되어 있는 홀 또는 트랜치를 구비하는 제1 절연막(10)을 형성한다. 따라서 상기 제1 절연막(10)의 상부면의 소정 부위에는 상기 도전성 물질이 매립되어 이루어지는 도전성 패턴(10a)의 상부면이 각각 노출되어 있다.
이어서, 상기 제1 절연막(10)상에 저지막(12)을 형성하고, 순차적으로 2 절연막(14) 및 저유전 물질로 이루어지는 제3 절연막(16)을 형성한다. 상기 제3 절연막(16)은 일반적으로 유전상수(dielectric constant, k)가 3.5 이하인 물질로 이루어진다.
상기 제2 절연막(14)은 후속 공정에 의해 도전체 간을 연결하기 위한 비어홀들이 형성되고, 상기 비어홀들 간을 절연하는 역할을 한다. 또한, 상기 제3 절연막(16)은 후속 공정에 의해 상부의 도전 라인으로 형성되기 위한 트랜치가 형성되고, 상기 상부 도전 라인간을 절연하는 역할을 한다. 그러므로, 상기 제3 절연막(16)은 인접한 상부 도전 라인간의 캐패시턴스(capacitance)가 증가하는 것을 방지하고자 저유전 물질을 사용하여 형성한다. 일반적으로 상기 제3 절연막(16)은 저유전 물질인 탄소 또는 탄소 화합물을 포함하고 있다.
도 1b를 참조하면, 상기 제1 절연막(10)의 소정 부위에 형성되어 있는 도전성 패턴(10a)의 상부에 위치하는 저지막(12)의 일부가 노출되도록 제3 절연막(16a) 및 제2 절연막(14a)의 소정 부위를 식각하여 비어홀(18)을 형성한다. 따라서 상기 비어홀(18)의 저부에 노출되는 저지막(12)의 바닥 아래에 상기 도전성 패턴(10a)이 위치한다.
도 1c를 참조하면, 상기 제3 절연막(16b)의 소정 부위를 식각하여 상기 비어홀(18)과 중첩되는 부분을 갖는 라인형의 트랜치(20)를 형성한다. 상기 트랜치(20)는 식각되는 부위가 상기 비어홀(18)을 포함하면서, 상기 비어홀(18)보다 더 넓게 형성된다. 상기 트랜치(20)는 후속 공정에 의해 상부의 도전 라인으로 형성된다.
상기 탄소 또는 탄소 화합물을 포함하는 제3 절연막(16b)을 식각하기 위해서는 CxFy 가스와 함께 산소 가스 및 질소 가스를 포함하는 혼합 가스를 사용하여 플라즈마 식각을 수행하여야 한다. 그런데 상기 제3 절연막(16b)을 식각하는 상기 식각 가스는 상기 저지막(12a)과의 식각 선택비가 낮다. 따라서 상기 제3 절연막(16b)의 식각을 수행하면 상기 제3 절연막(16b)만이 식각되는 것이 아니라, 비어홀(18b)의 저면에 노출되어 있는 저지막(12a)도 동시에 식각된다.
상기 저지막(12a)이 식각되어 상기 저지막(12a) 아래의 도전성 패턴(10a)의 상부면의 일부가 노출되면, 상기 노출된 도전성 패턴(10a)의 상부면에 고 에너지를 갖는 플라즈마가 충돌하여 상기 콘택이 이루어져야할 하부 도전성 패턴(10a)이 손상된다.
도 1d를 참조하면, 상기 비어홀(18b) 저면에 남아있는 저지막(12a)을 제거하고, 상기 비어홀(18b)과 상기 트랜치(20)에 도전성 물질(22)을 매몰시킨다. 이어서, 상기 비어홀(18b) 및 트랜치(20)에만 상기 도전성 물질(22)이 남아있도록 연마를 수행하여 전기적 배선을 형성한다.
상기 방법에 의해 전기적 배선을 형성하면, 설명한 바와 같이 상기 도전 라인을 형성하기 위한 트랜치(20)를 식각할 때 상기 비어홀(18b) 저면의 저지막(12a)도 함께 식각되어 하부의 도전성 패턴(10a)에 손상을 가하게 된다. 이로 인해 저저항을 갖는 콘택을 구현하기가 어렵다.
이를 극복하기 위해 상기 비어홀을 형성한 이후에 유기물로 이루어지는 반사 방지막을 형성한 다음 트랜치를 식각하는 방법이 제시되었다. 그러나 상기 방법을 수행하면, 상기 제3 절연막에서 식각이 수행되어야 할 부위가 식각되지 않는 경우가 빈번히 발생되어 반도체 장치의 불량이 유발된다.
또한 다른 방법으로 상기 비어홀을 형성한 다음 spin-on-glass층을 형성한다. 그리고, 상기 제3 절연막을 식각하여 트렌치를 형성한 후, 상기 spin-on-glass층을 제거하는 방법이 미합중국 특허 제 6,204,096호에 개시되어 있다. 상기 방법은 상기 트랜치 식각시에 spin-on-glass층에 의해 하부막을 보호하는 방법이지만, 후속 공정에서 상기 spin-on-glass층 만을 제거하는 것이 용이하지 않다. 또한 비어홀을 형성할 시에 식각 종료점을 알려주는 식각 저지막이 형성되어 있지 않기 때문에 상기 플라즈마에 의해 하부 도전성 패턴이 손상될 수 있다.
따라서, 본 발명의 목적은 하부 도전성 패턴의 손상을 최소화하고, 낮은 콘택 저항을 갖도록 듀얼 다마신 공정을 사용하여 전기적 배선을 형성하는 것이다.
도 1a 내지 도 1d는 종래의 듀얼 다마신 공정을 사용한 전기적 배선 형성 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 듀얼 다마신 공정을 사용한 전기적 배선 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 설명>
30 : 제1 절연막 30a : 도전성 패턴
32, 32a : 제1 저지막 34, 34a, 34b : 제2 절연막
36, 36a, 36b : 제2 저지막 38, 38a, 38b : 제3 절연막
40, 40a, 40b, 40c : 캡핑막 42, 42a, 42b : 비어홀
44 : 제2 포토레지스트 패턴 46 : 폴리머막
48 : 트랜치 50a : 도전 라인
50b : 콘택
상기한 목적을 달성하기 위하여 본 발명의 방법은, 반도체 기판 상에 도전성 물질이 매립되어 있는 홀 또는 제1 트랜치를 구비하는 제1 절연막을 형성한다. 상기 제1 절연막 상에 탄소 또는 탄소 화합물을 포함하는 비산화물 계열의 절연물질로 이루어지는 제1 저지막을 형성한 후 순차적으로 산화물 계열의 2 절연막을 형성한다. 상기 제2 절연막 상에 산화물 계열의 절연 물질로 이루어지는 제3 절연막을형성한다. 상기 제3 절연막 상에 비탄소성의 산화물 계열의 절연 물질로 이루어지는 캡핑막을 형성한다. 상기 도전성 물질이 매립되어 있는 홀 또는 제1 트랜치의 상부에 해당되는 제1 저지막의 일부분이 노출되도록 상기 캡핑막, 제3 절연막 및 제2 절연막의 소정 부위를 식각하여 비어홀을 형성한다. 상기 비어홀이 형성되어 있는 캡핑막 상에 상기 비어홀을 포함하는 라인형의 제2 트랜치를 형성하기 위한 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 하여 캡핑막을 부분적으로 식각하면서, 상기 캡핑막을 식각하기 위한 식각 가스와 반응하여 상기 제1 저지막 상에는 상기 제1 저지막을 보호하기에 충분한 폴리머를 형성한다. 상기 포토레지스트 패턴을 식각마스크로 하고, 상기 남아있는 캡핑막 및 제3 절연막을 연속적으로 식각하여 제2 트랜치를 형성한다. 상기 포토레지스트 패턴 및 폴리머를 제거하고, 이어서 상기 비어 홀의 저면에 노출된 제1 저지막을 제거한다. 그리고, 상기 결과물에 도전 물질을 매몰시켜 전기적 배선을 형성한다.
상기 방법에 의하면, 상기 캡핑막을 부분적으로 식각할 때 상기 캡핑막을 식각하기 위한 식각 가스와 반응하여 상기 제1 저지막 상에는 폴리머가 충분히 형성된다. 상기 폴리머는 상기 제2 트랜치를 식각할 때 상기 제1 저지막이 함께 식각되지 않도록 상기 제1 저지막을 보호하여 하부의 도전성 패턴의 손상을 방지한다. 따라서 낮은 콘택 저항을 갖는 전기적 배선을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 듀얼 다마신 공정을 사용한전기적 배선 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(도시안함)상에 도전성 물질이 매립되어 있는 홀 또는 트랜치를 구비하는 제1 절연막(30)을 형성한다. 즉, 상기 제1 절연막(30)의 상부면의 소정 부위에는 상기 홀 또는 트랜치에 도전성 물질이 매립되어 형성되는 도전성 패턴(30a)의 상부면이 각각 노출되어 있다.
구체적으로 설명하면, 반도체 기판 상에 절연막을 형성한 다음, 상기 절연막 상에 상기 도전성 패턴이 형성될 부위에 홀 또는 트랜치를 형성한다. 이어서, 상기 홀 또는 트랜치의 내부에 도전성 물질을 매립한다. 그리고, 상기 도전성 물질을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여, 상기 도전성 패턴(30a)이 상부면에 노출되는 제1 절연막(30)을 형성한다.
다른 방법으로, 상기 절연막이 형성되어 있는 반도체 기판 상에 도전성 물질을 증착하고 패터닝하여 도전성 패턴(30a)을 형성하고, 상기 도전성 패턴(30a)상에 절연막을 형성한다. 그리고, 상기 절연막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여, 상기 도전성 패턴(30a)이 상부면에 노출되는 제1 절연막(30)을 형성할 수도 있다.
도 2b를 참조하면, 상기 제1 절연막(30)상에 제1 저지막(32)과 제2 절연막(34)을 순차적으로 형성한다.
상기 제1 저지막(32)은 후속 공정에서 막들을 식각할 때 식각 종말점을 알려주는 막임과 동시에, 상기 제1 저지막(32) 바닥 아래에 구비되는 도전성 패턴(30a)을 보호하는 막이다. 따라서, 상기 제1 저지막(32)은 상기 제1 저지막(32)상에 형성되는 제2 절연막(34)과 식각 선택비가 커서, 후속 공정에서 상기 제2 절연막(34)을 식각할 시에 상기 제2 절연막(34)이 식각되는 속도에 비해 상기 제1 저지막(32)의 식각 속도가 상대적으로 매우 느리도록 소정의 물질로 형성하여야 한다.
그러므로, 상기 제1 저지막(32)은 탄소(C) 또는 탄소 화합물을 포함하는 비산화물 계열의 절연 물질로 형성할 수 있다. 예컨대, 상기 제1 저지막(32)은 SiC막으로 형성할 수 있다.
도 2c를 참조하면, 상기 제2 절연막(34) 상에 제2 저지막(36)과 제3 절연막(38)을 순차적으로 형성한다.
상기 제2 절연막(34)은 후속의 식각 공정에 의해 소정 부위에 비어홀이 형성되고, 상기 비어홀들 간을 절연시키는 역할을 한다. 상기 제3 절연막(38)은 후속의 식각 공정에 의해 소정 부위에 상부의 도전 라인을 형성하기 위한 트랜치가 형성되고, 상기 트랜치 간을 절연시키는 역할을 한다. 상기 제2 저지막(36)은 상기 트랜치를 형성하기 위해 상기 제3 절연막(38)을 식각할 때 정확한 지점까지 식각이 수행될 수 있도록 식각 종말점을 알려주는 막이다.
상기 제2 저지막(36)은 질화막(SiN)으로 형성하거나 탄소 또는 탄소 화합물을 포함하는 비 산화물 계열의 막(예컨대 SiC)으로 형성할 수 있다. 그러나 상기 제2 저지막(36)은 공정의 단순화를 위해 형성하지 않을 수도 있음을 알려둔다.
상기 제3 절연막(38)은 저유전 물질이 포함된 산화물 계열의 절연물질로 이루어진다.
상기 제3 절연막(38)은 상기에서 설명했듯이, 후속 공정에 의해 형성되는 도전 라인간을 절연시키는데, 상기 도전 라인간의 이격되는 거리가 가깝기 때문에 상기 도전 라인간에는 도전 라인/제3 절연막/도전 라인의 형태의 기생 캐패시터(capacitor)가 형성된다. 상기 기생 캐패시터는 반도체 장치의 응답 속도를 저하(RC delay)시키기 때문에, 상기 응답 속도 및 반도체 장치의 신뢰성 향상을 위해 상기 기생 캐패시터의 캐패시턴스를 최소화하여야 한다.
때문에 상기 제3 절연막(38)은 저유전 물질이 포함된 산화물 계열의 절연 물질로 형성하여 유전율 감소시켜 상기 캐패시턴스를 최소화한다. 상기 제3 절연막(38)은 유전상수 k 가 3.5 이하인 물질을 사용하여 형성한다. 구체적으로, 상기 제3 절연막(38)은 저유전 물질인 탄소 또는 탄소 화합물이 도핑된 산화물(carbon-doped oxide), 수소계 산화물(HSQ; hydrogen silsesquioxane), 매틸계 산화물(MSQ;Methyl silsesquioxane)을 사용하여 형성할 수 있다. 즉, SiOC, SiOH, SiOCH3계의 물질로 형성할 수 있다.
도 2d를 참조하면, 상기 제3 절연막(38) 상에 탄소 또는 탄소 화합물을 포함하지 않는 비탄소 산화물 계열의 절연 물질로 이루어지는 캡핑막(40)을 형성한다.
상기 캡핑막(40)은 예컨데, 도핑되지 않은 산화막인 SiO2, PEOX, USG 또는 TEOS막으로 형성할 수 있으며, 또는 비탄소 계열의 물질이 도핑된 산화막인 SiOF막 으로 형성할 수도 있다.
상기 캡핑막(40)은 탄소 또는 탄소 화합물을 포함하지 않는 산화물 계열의절연물질로 이루어지므로, 상기 탄소 또는 탄소 화합물을 포함하는 비산화물 계열의 절연물질로 이루어지는 제1 저지막(32)과는 식각 가스에 의해 식각 선택비의 조절이 가능함을 알려둔다. 구체적으로, 상기 탄소 또는 탄소 화합물이 식각되지 않는 식각 가스를 선택하여 사용함으로서 상기 제1 저지막(32)은 거의 식각하지 않으면서 상기 캡핑막(40)만을 식각할 수 있다.
도 2e를 참조하면, 상기 제1 절연막(30)에 형성되어 있는 도전성 패턴(30a)의 상부에 위치하는 제1 저지막(32)의 일부가 노출되도록, 상기 캡핑막(40a), 제3 절연막(38a), 제2 저지막(36a) 및 제2 절연막(34a)의 소정 부위를 연속적으로 식각하여 비어홀(42)을 형성한다.
구체적으로, 상기 캡핑막(40a)상에 비어홀이 형성되는 부위를 정의하기 위한 제1 포토레지스트 패턴(도시안함)을 형성한다. 상기 제1 포토레지스트(도시안함)는 식각을 수행한 이후에 상기 도전성 패턴(30a)의 상부에 위치하는 제1 저지막(32)이 노출되도록 소정의 위치에 형성된다. 이어서 상기 제1 포토레지스트 패턴(도시안함)을 식각 마스크로 하여 상기 캡핑막(40a), 제3 절연막(38a), 제2 저지막(36a) 및 제2 절연막(34a)을 연속적으로 식각하여, 저부에 제1 저지막(32)을 노출시키는 비어홀(42)을 형성한다. 상기 비어홀(42)이 형성된 후에는 상기 제1 포토레지스트 패턴(도시안함)을 제거한다.
도 2f를 참조하면, 상기 비어홀(42)이 형성되어 있는 캡핑막(40a) 상에 트랜치가 형성될 부위를 정의하기 위한 제2 포토레지스트 패턴(44)을 형성한다. 상기 제2 포토레지스트 패턴(44)에서 오픈되는 부위는 상기 비어홀(42)을 포함하면서 라인형으로 형성된다.
도 2g를 참조하면, 상기 제2 포토레지스트 패턴(44)을 식각 마스크로 하여 상기 캡핑막(40b)을 부분적으로 식각하고, 상기 캡핑막(40b)을 식각하는 식각 가스에 의해 상기 비어홀(42a)의 저면에는 제1 저지막(32)을 보호하기에 충분한 폴리머막(46)이 형성된다. 이 때 상기 비어홀(42a)의 측면에도 약간의 폴리머가 형성된다.
이를 자세히 설명하면, 상기 캡핑막(40b)을 부분적으로 식각할 때, 상기 캡핑막(40b)은 식각이 수행되면서 상기 비어홀(42a) 저면에 노출되어 있는 제1 저지막(32)은 식각이 거의 수행되지 않거나 식각 속도가 상대적으로 매우 느린 식각 가스를 사용하여 식각을 수행한다. 즉, 탄소 또는 탄소 화합물을 포함하고 있지 않는 산화물 계열의 상기 캡핑막(40b)은 식각 가스와 반응하여 식각이 수행되고, 상기 탄소 또는 탄소 화합물을 포함하는 비 산화물 계열의 제1 저지막(32)은 상기 식각 가스와 결합하면서 폴리머막(46)이 형성되도록 하는 식각 가스를 사용한다. 따라서 상기 조건에 의해 공정을 수행하면, 상기 캡핑막(40b)이 식각되면서 상기 제1 저지막(32)상에는 상기 제1 저지막(32)을 보호하는 폴리머막(46)이 형성된다.
상기 조건을 만족시키는 식각 가스는 CxFy가스를 포함한다. 상기 CxFy가스는불소와 탄소의 비인 y/x가 3 이하로 조합된 가스를 사용한다. 예컨대 상기 식각 가스는 C2F6, C3F8, C4F8, C4F6또는 C5F8가스를 사용할 수 있다.
그리고 상기 식각 가스는 상기 CxFy가스에 산소 및 CO 중 하나 이상의 가스를 더 첨가할 수도 있다. 또한 아르곤(Ar)을 포함하는 불활성 가스도 함께 제공될 수 있다.
상기 식각 가스를 사용하여 식각을 수행하면, 실리콘(Si)과 산소(O2)가 결합하여 이루어지는 산화물 계열의 상기 캡핑막(40a)은 상기 식각 가스와 반응하여 CFO, CO, CF2O, SiF와 같은 반응가스가 형성되면서 식각이 수행된다. 그러나 상기 탄소 또는 탄소 화합물을 포함하는 비산화물 계열의 제1 저지막(32)상에는 상기 탄소와 불소(C-F) 또는 탄소와 탄소(C-C)들이 결합하여 폴리머막(46)이 형성된다.
상기 캡핑막(40a)을 식각할 때는 상기 캡핑막(40b)전체를 식각하지 않고, 일부만을 식각하여 상기 제3 절연막(38a)상에 캡핑막(40b)을 남겨둔다.
그 이유는, 만일 상기 캡핑막(40b)이 모두 식각되면, 하부막인 제3 절연막(38a)상에도 상기 식각 가스가 전달된다. 이 때 상기 식각 가스에 의해 상기 저유전 물질인 탄소 또는 탄소 화합물이 포함되어 있는 산화물 계열의 제3 절연막(38a)상에도 폴리머막이 형성된다. 상기 제3 절연막(38a)상에 폴리머막이 형성되면, 후속 공정에 의해 상기 제3 절연막(38a)을 식각할 때 상기 폴리머막이 용이하게 식각되지 않아서 정상적으로 식각이 이루어지지 않는다. 이에 따라 공정 불량이 유발될 수 있기 때문이다.
상기 캡핑막(40b)을 형성할 시에 고려해야할 점은, 상기와 같이 캡핑막(40b)을 부분적으로 식각하였을 때 상기 제1 저지막(32)상에 상기 제1 저지막(32)을 보호하기에 충분한 폴리머막(46)이 형성되어야 하는 점과, 상기 캡핑막(40b)은 후속의 연마 공정에 의해 전부 또는 일부만이 남게 되도록 소정의 두께를 가져야 한다는 점이다.
만일, 상기 캡핑막(40b)을 식각할 때 폴리머막(46)이 충분히 형성되지 않으면, 후속 공정에 의해 트랜치를 형성할 시에 상기 제1 저지막(32)이 식각 될 수 있다. 또한 상기 폴리머막(46)을 충분히 형성하기 위해 상기 캡핑막(40b)을 너무 두껍게 형성하였을 경우, 후속의 도전 라인을 형성시키기 위한 연마 공정 이후에도 상기 캡핑막(40b)이 두껍게 남아있게 되어 기생 캐패시터의 캐패시턴스가 증가된다. 이는 상기 캡핑막(40b)은 상기 제3 절연막에 비해 유전상수가 높기 때문이다. 따라서 이를 고려하여, 상기 캡핑막(40b)을 최초에 형성시키는 두께 및 상기 캡핑막(40b)을 부분적으로 식각하는 두께를 설정하여야 한다.
상기 캡핑막(40b)을 부분적으로 식각하는 공정을 일 예를 들어 설명하고자 한다.
상기 캡핑막(40b)은 상기 제3 절연막 상에 약 2000Å이 형성되어 있다. 그리고, 상기 제2 포토레지스트 패턴(44)을 식각 마스크로 하여 상기 캡핑막(40b)을 약 1500Å정도 식각한다. 이 때의 식각 가스는 CxFy 가스 (이 때 y/x는 3이하)를 10 내지 20sccm, 아르곤 가스를 0 내지 1000sccm, 산소 가스를 0 내지 10sccm의 혼합 가스를 사용하고, 5 내지 50mTorr의 압력하에서 공정을 수행한다. 상기 조건에 의해 상기 캡핑막(40b)을 식각하면, 상기 제1 저지막(32)상에는 200 내지 500Å의 폴리머가 형성된다.
도 2h를 참조하면, 제2 포토레지스트 패턴(44)을 식각 마스크로 하여 남아있는 캡핑막(40c)과 제3 절연막(38b)을 상기 제2 저지막(36a)이 노출될 때까지 연속적으로 식각하여 트랜치(48)를 형성한다. 상기 트랜치(48)는 상기 비어홀(42b)과 중첩되면서 라인형으로 형성되고, 후속 공정에 의해 도전 라인으로 형성된다.
상기 트랜치(48)를 형성할 때 상기 제1 저지막(32)상에 형성된 상기 폴리머막(46)의 소모가 최소화되도록 하는 식각 조건을 사용하여, 상기 폴리머막(46)에 의해 상기 제1 저지막(32)을 보호한다. 즉, 상기 남아있는 캡핑막(40c) 및 제3 절연막(38b)을 식각하는 속도에 비해 상기 폴리머막(46)이 식각되는 속도가 느리도록, 상기 제3 절연막(38b)과 상기 폴리머막(46)간의 식각 선택비가 높은 조건으로 공정을 수행한다.
상기 조건을 만족하는 식각 가스는 CxFy가스를 포함하며, 상기 CxFy가스는 불소와 탄소의 비인 y/x가 3 이하로 조합된 가스를 사용한다. 예컨대 상기 식각 가스는 C2F6, C3F8, C4F8, C4F6또는 C5F8가스를 사용할 수 있다. 그리고 상기 CxFy가스에 질소, 산소 또는 CO 가스 중 하나 이상의 가스를 더 첨가 할 수 있다. 또한, CHxFy계 가스를 더 첨가할 수 있다. 상기 CHxFy계 가스는 CH2F2, CH3F 또는 CHF3가스를 사용할 수 있다.
그런데, 만일 상기 캡핑막(40b)을 부분적으로 식각할 시에 산소를 첨가하였다면, 상기 트랜치(48)를 형성할 시에는 상기 캡핑막(40b)을 부분적으로 식각할 시에 첨가한 산소의 유량의 1,5 내지 3배의 유량을 첨가한다.
구체적으로 상기 트랜치(48)를 형성하기 위한 식각 조건의 일 예를 들면, 식각 가스는 CxFy 가스 (이 때 y/x는 3이하)를 10 내지 20sccm, 아르곤 가스를 0 내지 1000sccm, 산소 가스를 0 내지 20sccm, 질소 가스 또는 N2O 가스가 10 내지 200sccm을 그리고 CHxFy 가스를 0 내지 10sccm의 혼합 가스를 사용할 수 있고, 10 내지 100mTorr의 압력하에서 공정을 수행한다.
상기 조건들에 의해 트랜치(48)를 형성하면 상기 폴리머막(46)에 의해 제1 저지막(32)이 보호되므로, 식각을 수행할 때 고 에너지를 갖는 이온들과 하부의 도전성 패턴(30a)이 충돌하여 상기 도전성 패턴(30a)의 상부면이 손상되는 것을 방지할 수 있다. 따라서 저저항을 갖는 보더리스 콘택을 구현할 수 있다.
도 2i를 참조하면, 상기 트랜치(48)를 형성할 시에 식각 마스크로서 사용한 제2 포토레지스트 패턴(44)을 플라즈마를 사용하는 에싱 공정에 의해 제거하고, 이때 상기 플라즈마에 의해 상기 비어홀(42b) 저면에 노출되어 있는 폴리머막(46)도 함께 제거한다.
도 2j를 참조하면, 상기 비어홀(42b) 저면에 노출되어 있는 제1 저지막(32a)을 식각하여, 상기 도전성 패턴(30a)의 상부면을 노출시킨다. 이 때 트랜치(48)의 저부에 노출되어 있는 상기 제2 저지막(36b)도 함께 식각된다. 따라서 상기 도전 라인과 콘택을 동시에 형성하기 위한 듀얼 다마신 구조가 완성된다.
도 2k를 참조하면, 상기 비어홀(42b)과 상기 트랜치(48) 내부를 매몰하면서 도전 물질(50)을 증착시킨다. 이어서 상기 증착된 도전 물질(50)을 연마하여, 상부면에 제3 절연막(38b)과 도전 라인(50a)이 노출되는 전기적 배선을 형성한다.
즉, 상기 트랜치(48)에 채워지는 도전 물질은 도전 라인(50a)으로 형성되고,상기 트랜치(48)의 소정 부위에서 하부로 이어져 있는 비어홀(42b)에 채워지는 도전 물질은 상기 도전 라인(50a)과 하부의 도전성 패턴(30a)과 연결하는 콘택(50b)의 역할을 한다. 따라서 상기 도전 라인(50a)과 콘택(50b)이 동시에 형성된다.
상기 도전 물질(50)은 저저항을 가지면서 일렉트로 마이그레이션 특성이 양호한 물질을 사용할 수 있으며, 예컨대 구리를 사용한다.
상기 증착된 도전 물질(50)을 연마하는 공정 시에, 도시된 바와 같이 상기 제3 절연막(38b) 상부에 남아있는 상기 캡핑막(40c)이 전부 연마되어 상기 제3 절연막(38b)이 노출되는 전기적 배선을 형성할 수 있다. 상기 캡핑막(40c)이 전부 제거될 경우에는 저유전 물질을 포함하는 제3 절연막(38b)에 의해 상기 도전 라인(50a)들 간이 절연되어 상기 도전 라인(50a)간의 캐패시턴스의 감소 효과가 있다.
도시하지는 않았지만 다른 방법으로, 상기 도전 물질(50)을 연마하는 공정 시에 상기 캡핑막(40c)을 일부 남길 수도 있다. 이 때 상기 남아있는 캡핑막(40c)은 50 내지 200Å이하로 남아있도록 한다. 이는 과도한 연마에 의해 상기 제3 절연막(38b) 및 도전 라인(50a)의 손상을 방지하기 위함이다.
그러나 바람직하게는, 상기 연마에 의해 상기 제3 절연막(38b) 및 도전 라인(50a)이 손상되지 않으면서 상기 캡핑막(40c)이 모두 제거되도록 상기 캡핑막(40c)을 최초 형성하는 두께, 상기 캡핑막(40c)을 부분적으로 식각하는 두께 및 연마 조건 등을 조절하는 것이 바람직하다.
따라서 상술한 바와 같이, 듀얼 다마신 구조를 사용하여 전기적 배선을 형성할 때 상기 듀얼 다마신 구조를 형성하기 위한 식각 공정 시에 하부의 도전성 패턴을 보호하여 상기 도전성 패턴의 손상을 방지한다. 그러므로, 상기 비어홀에 채워지는 도전 물질과 상기 도전성 패턴간의 콘택 저항을 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 비어홀을 먼저 형성하는 듀얼 다마신 공정에 의한 전기적 배선을 형성할 시에, 상부 도전 라인들 간을 절연하기 위해 구비되는 제3 절연막 상에 캡핑막을 더 형성한다. 그리고 비어홀이 형성한 후에 도전 라인으로 형성되는 트랜치를 형성하기 이전에, 상기 캡핑막을 부분적으로 식각하여 상기 비어홀 저면의 제1 저지막 상에 폴리머를 형성한다. 따라서 후속으로 상기 남아있는 캡핑막 및 제3 절연막을 식각하여 트랜치를 형성할 시에 상기 폴리머가 상기 제1 저지막을 보호하여 상기 비어홀 저면에 노출된 제1 저지막이 식각되는 것을 방지한다. 때문에 상기 제1 저지막 바닥 아래에 위치하는 하부 도전성 패턴이 손상되는 것을 방지할 수 있다. 그리고 상기 제1 저지막을 제거하여 콘택을 형성할 시에 콘택 저항을 감소할 수 있어서, 반도체 장치의 응답 속도를 포함하는 각종 특성들이 향상되는 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 반도체 기판 상에 도전성 물질이 매립되어 있는 홀 또는 제1 트랜치를 구비하는 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 탄소 또는 탄소 화합물을 포함하는 비산화물 계열의 절연물질로 이루어지는 제1 저지막 및 산화물 계열의 2 절연막을 순차적으로 형성하는 단계;
    상기 제2 절연막 상에 산화물 계열의 절연 물질로 이루어지는 제3 절연막을 형성하는 단계;
    상기 제3 절연막 상에 비탄소성의 산화물 계열의 절연 물질로 이루어지는 캡핑막을 형성하는 단계;
    상기 도전성 물질이 매립된 홀 또는 트랜치의 상부에 해당되는 제1 저지막의 일부분이 노출되도록, 상기 캡핑막, 제3 절연막, 제2 절연막의 소정 부위를 식각하여 비어홀을 형성하는 단계;
    상기 비어홀이 형성되어 있는 캡핑막 상에 상기 비어홀을 포함하는 라인형의 트랜치를 형성하기 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 하여 캡핑막을 부분적으로 식각하면서, 상기 캡핑막을 식각하기 위한 식각 가스와 반응하여 상기 제1 저지막 상에는 상기 제1 저지막을 보호하기에 충분한 폴리머막을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 하고, 상기 남아있는 캡핑막 및 제3절연막을 연속적으로 식각하여 제2 트랜치를 형성하는 단계;
    상기 포토레지스트 패턴 및 폴리머막을 제거하는 단계;
    상기 비어 홀의 저면에 노출된 제1 저지막을 제거하는 단계; 및
    상기 결과물에 도전 물질을 매몰시키는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  2. 제1항에 있어서, 상기 제3 절연막은 유전 상수 3.5 이하인 산화물 계열의 막으로 형성되는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  3. 제1항에 있어서, 상기 제1 저지막은 SiC막을 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  4. 제1항에 있어서, 상기 제3 절연막은 탄소 또는 탄소 화합물이 도핑된 산화물(carbon-doped oxide), 수소계 산화물(HSQ; hydrogen silsesquioxane) 또는 매틸계 산화물(MSQ;Methyl silsesquioxane)을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  5. 제1항에 있어서, 상기 캡핑막은 SiO2막 , TEOS막 , PEOX막, SiOF막 또는 BPSG 막으로 형성하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  6. 제1항에 있어서, 상기 캡핑막을 부분적으로 식각하는 공정을 수행할 때 상기 비어홀의 저면에 형성된 제1 저지막이 거의 식각되지 않는 식각 가스를 사용하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  7. 제6항에 있어서, 상기 캡핑막을 식각하기 위한 식각 가스는 CxFy 가스를 포함하고, 상기 CxFy 가스는 불소와 탄소의 비인 y/x가 3 이하로 조합된 식각 가스를 사용하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  8. 제7항에 있어서, 상기 캡핑막을 식각하기 위한 식각 가스는 C2F6, C3F8, C4F8, C4F6, C5F8과 같은 가스들을 사용할 수 있는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  9. 제7항에 있어서, 상기 캡핑막을 식각하기 위한 식각 가스는 산소 및 CO중 하나 이상의 가스를 더 첨가할 수 있는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  10. 제1항에 있어서, 상기 제2 트렌치를 형성하기 위한 식각 가스는 불소와 탄소의 비인 y/x가 3 이하로 조합된 CxFy 가스를 포함하고, 산소, CO, 및 질소 중 하나이상의 가스를 더 첨가하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  11. 제10항에 있어서, 상기 CxFy가스는 C2F6, C3F8, C4F8, C4F6, C5F8과 같은 가스들을 사용할 수 있는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  12. 제10항에 있어서, 상기 제2 트렌치를 형성하기 위한 식각 가스 중에서 산소 가스는 상기 캡핑막을 부분 식각할 때에 비해 1.5배 내지 3배의 유량을 사용하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  13. 제10항에 있어서, 상기 제2 트렌치를 형성하기 위한 식각 가스는 CHxFy 계 가스를 더 첨가할 수 있는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  14. 제13항에 있어서, 상기 CHxFy 계 가스는 CH2F2, CH3F, CHF3와 같은 가스들을 사용할 수 있는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  15. 제1항에 있어서, 상기 제2 절연막과 제3 절연막 사이에 상기 제2 트렌치를 형성할 시에 식각 종말점을 알려주기 위한 제2 식각 저지막을 더 형성하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  16. 제1항에 있어서, 상기 포토레지스트 패턴 및 폴리머막은 플라즈마 에싱 공정을 수행하여 동시에 제거하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  17. 제1항에 있어서, 상기 제2 트랜치 및 비어홀에 매몰되는 도전 물질은 구리를 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  18. 제1항에 있어서, 상기 도전 물질을 매몰하는 단계를 수행한 이후에, 상기 제3 절연막 및 제2 트랜치에 채워져 있는 도전 물질이 상부면에 노출되도록 하는 연마 공정을 더 수행하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  19. 제1항에 있어서, 상기 도전 물질을 매몰하는 단계를 수행한 이후에, 상기 캡핑막 및 상기 제2 트랜치에 채워져 있는 도전 물질이 상부면에 노출되도록 하는 연마 공정을 더 수행하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030025174A (ko) * 2001-09-19 2003-03-28 엔이씨 일렉트로닉스 코포레이션 Ｎ₂플라즈마기체 및 ｎ₂/ｈ₂플라즈마기체의 두 단계에싱과정을 포함한 반도체장치 제조방법
KR20030092531A (ko) * 2002-05-30 2003-12-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR100412195B1 (ko) * 2001-12-29 2003-12-24 주식회사 하이닉스반도체 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100650766B1 (ko) * 2005-11-08 2006-11-27 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100726149B1 (ko) * 2005-06-29 2007-06-13 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR101077021B1 (ko) * 2003-12-29 2011-10-27 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7232766B2 (en) * 2003-03-14 2007-06-19 Lam Research Corporation System and method for surface reduction, passivation, corrosion prevention and activation of copper surface
US7217649B2 (en) * 2003-03-14 2007-05-15 Lam Research Corporation System and method for stress free conductor removal
US7009281B2 (en) * 2003-03-14 2006-03-07 Lam Corporation Small volume process chamber with hot inner surfaces
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
US7202177B2 (en) * 2003-10-08 2007-04-10 Lam Research Corporation Nitrous oxide stripping process for organosilicate glass
US7074701B2 (en) * 2003-11-21 2006-07-11 Taiwan Semiconductor Manufacturing Company Method of forming a borderless contact opening featuring a composite tri-layer etch stop material
JP2005277375A (ja) * 2004-02-27 2005-10-06 Nec Electronics Corp 半導体装置の製造方法
CN100365772C (zh) * 2004-06-16 2008-01-30 东京毅力科创株式会社 半导体装置的制造方法
DE102005004409B4 (de) * 2005-01-31 2011-01-20 Advanced Micro Devices, Inc., Sunnyvale Technik zur Erhöhung der Prozessflexibilität während der Herstellung von Kontaktdurchführungen und Gräben in Zwischenschichtdielektrika mit kleinem ε
KR100698094B1 (ko) * 2005-07-27 2007-03-23 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
US20070082477A1 (en) * 2005-10-06 2007-04-12 Applied Materials, Inc. Integrated circuit fabricating techniques employing sacrificial liners
US7842190B2 (en) * 2006-03-28 2010-11-30 Tokyo Electron Limited Plasma etching method
KR100741924B1 (ko) 2006-05-25 2007-07-23 동부일렉트로닉스 주식회사 폴리머를 이용한 듀얼 다마신 공정
KR100750950B1 (ko) * 2006-07-18 2007-08-22 삼성전자주식회사 반도체 장치의 배선 구조물 및 그 형성 방법, 비휘발성메모리 장치 및 그 제조 방법
US7553758B2 (en) 2006-09-18 2009-06-30 Samsung Electronics Co., Ltd. Method of fabricating interconnections of microelectronic device using dual damascene process
DE102008045035B4 (de) * 2008-08-29 2017-11-16 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verbessern der Strukturintegrität von Dielektrika mit kleinem ε in Metallisierungssystemen von Halbleiterbauelementen unter Anwendung einer Risse verhindernden Materialschicht
JP2010272758A (ja) * 2009-05-22 2010-12-02 Hitachi High-Technologies Corp 被エッチング材のプラズマエッチング方法
CN101958310B (zh) * 2009-07-16 2012-05-23 中芯国际集成电路制造(上海)有限公司 半导体器件及半导体器件的形成方法
US9093386B2 (en) * 2013-11-20 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer-damage-free etching
KR102225696B1 (ko) * 2014-09-01 2021-03-12 에스케이하이닉스 주식회사 연결 배선 구조체 형성 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990052529A (ko) * 1997-12-22 1999-07-15 윤종용 반도체소자의 도전 라인 형성방법
TW410455B (en) * 1998-02-16 2000-11-01 United Microelectronics Corp Forming method for dual damascene structure
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
JP2000100749A (ja) * 1998-09-25 2000-04-07 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US6204096B1 (en) 1999-03-19 2001-03-20 United Microelectronics Corp. Method for reducing critical dimension of dual damascene process using spin-on-glass process
KR20010017560A (ko) * 1999-08-12 2001-03-05 윤종용 이중 다마신 구조 형성 방법
KR100440080B1 (ko) * 1999-12-30 2004-07-15 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR100510067B1 (ko) 1999-12-30 2005-08-26 주식회사 하이닉스반도체 반도체 소자 제조를 위한 자기정렬콘택 식각 방법
US6323121B1 (en) * 2000-05-12 2001-11-27 Taiwan Semiconductor Manufacturing Company Fully dry post-via-etch cleaning method for a damascene process
JP2002110647A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030025174A (ko) * 2001-09-19 2003-03-28 엔이씨 일렉트로닉스 코포레이션 Ｎ₂플라즈마기체 및 ｎ₂/ｈ₂플라즈마기체의 두 단계에싱과정을 포함한 반도체장치 제조방법
KR100412195B1 (ko) * 2001-12-29 2003-12-24 주식회사 하이닉스반도체 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR20030092531A (ko) * 2002-05-30 2003-12-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR101077021B1 (ko) * 2003-12-29 2011-10-27 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
KR100726149B1 (ko) * 2005-06-29 2007-06-13 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100650766B1 (ko) * 2005-11-08 2006-11-27 주식회사 하이닉스반도체 반도체 소자의 제조방법

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