CN103137550A - 在层间介质层自对准形成空隙的方法 - Google Patents

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Abstract

本发明提供了一种在层间介质层自对准形成空隙的方法，通过硬掩膜及导线进行自对准刻蚀形成凹陷，且通过等离子体化学气相沉积及干法刻蚀可控的在凹陷侧壁形成第二介质层，以调整凹陷的具体尺寸，相对于现有技术，其工艺可控性强，步骤简单，进而降低了工艺成本。

Description

在层间介质层自对准形成空隙的方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种在层间介质层(ILD，interlayer dielectric)中自对准形成空隙(air gap)的方法。
背景技术
在集成电路内部，器件之间通过层间介质层ILD相隔，并通过导线进行互连。如图1所示，在预先形成的半导体器件(未示出)上依次形成刻蚀阻挡层2和层间介质层1，刻蚀层间介质层1和刻蚀阻挡层2形成沟槽3和通孔4，并在沟槽3和通孔4中形成导线用于器件之间的互连。器件间由于层间介质层ILD的存在，导线之间就不可避免地存在寄生电容。集成电路的速度由晶体管的栅延时(Gate Delay)和信号的传播延时(Propagation Delay)两个参数共同决定，延时时间越短，信号的频率越高。栅延时主要是由MOS管的栅极材料所决定，使用high-k材料可以有效地降低栅延时。传播延时也称为RC延时(RC delay)，R是金属导线的电阻，C即是层间介质层ILD形成的寄生电容。寄生电容不仅影响芯片的速度，也对工作可靠性构成严重威胁。在结构不变的情况下，减少电介质的k值，可以减小电容的容量。因此，使用low-k电介质作为ILD，可以有效地降低互连线之间的分布电容，从而可使芯片总体性能得到提升。
随着集成电路的不断小型化，由金属导线自身电阻R及层间介质层ILD的寄生电容导致的RC延时，即信号传播延时逐渐取代了晶体管栅延时而变成了限制集成电路运行速度的主要因素。电路中信号传递的快慢，是受到电阻R与电容C的乘积所左右，RC乘积越大，速度就越慢，延迟就越高，反之，RC乘积越小，信号传输速度就能越快，延迟就越低。对于金属导线如铜导线来说，其电阻R由其自身材料性质来决定，集成电路内部结构对其电阻R的影响很小；而寄生电容C，则受到内连线之间的间隔距离、间隔材料的影响。因此，可以通过改变金属导线之间的间隔距离、间隔材料等方式降低内连线的电容C，以降低内连线的RC延迟，提高集成电路的运行速度。
为了解决层间介质层ILD产生的RC延迟，现有技术一般是在层间介质层ILD中形成空隙(air gap)，由于空气的介电系数接近于1，所以空隙的引入可以进一步降低由low-k材料形成的层间介质层ILD的电介质系数。通常形成空隙的方法包括利用不均匀化学沉积层间介质层ILD以及先沉积牺牲材料后移除形成空隙两种方式，但是在工艺可控性，尤其是空隙尺寸的可控性、工艺繁复性及成本上仍需改进。
发明内容
本发明提供了一种在层间介质层自对准形成空隙的方法，解决现有工艺形成空隙时，工艺可控性差，步骤繁琐且成本高的问题。
本发明采用的技术手段如下：一种在层间介质层自对准形成空隙的方法，包括：
提供预先形成的半导体器件，并在所述半导体器件上依次形成第一阻挡层和第一层间介质层；
刻蚀所述第一层间介质层和刻蚀阻挡层形成多个沟槽和通孔，并在所述多个沟槽和通孔中形成导线；
在所述第一层间介质层上形成硬掩膜层；
图案化所述硬掩膜层，并以所述图案化硬掩膜刻蚀所述导线间的第一层间介质层形成凹陷；
在刻蚀后的凹陷两侧及底部表面上形成第二介质层，并通过干法刻蚀去除所述凹陷底部表面的所述第二介质层，以在所述凹陷两侧形成由第二介质层构成的侧壁层；
去除所述图案化硬掩膜层，并在所述凹陷上方形成第二阻挡层，以封盖所述凹陷形成空隙。
进一步，在所述凹陷两侧形成侧壁层后，在所述凹陷上方沉积第三介质层，并对所述第三介质层进行化学机械研磨以露出所述导线的上端面，在所述第三介质层表面及导线上端面形成所述第二阻挡层。
进一步，所述第一层间介质层、第二介质层和第三介质层的材料为碳氧化硅；
所述硬掩膜层的材料为氮化硅；
所述第一阻挡层和第二阻挡层的材料为氮碳化硅；
所述导线的材料为铜。
进一步，所述凹陷的深度小于等于所述第一层间介质层厚度。
进一步，所述凹陷的深度大于100nm，小于150nm。
进一步，在形成硬掩膜之前还包括在所述导线上端面通过化学镀形成刻蚀保护层。
进一步，所述刻蚀保护层的材料为Co或CoWP。
进一步，所述由碳氧化硅构成的第一层间介质层、第二介质层和第三介质层是通过等离子体化学气相沉积形成的，工艺参数包括：温度为300-400摄氏度，压力为5-10torr，高频射频功率为300-500W，低频射频功率为50-200W，八甲基环四硅氧烷流量为1-10gm，氧气流量为100-300sccm，氦气流量为1000-5000sccm。
进一步，所述由氮化硅构成的硬掩膜是通过等离子体化学气相沉积形成的，工艺参数包括：温度为300-500摄氏度，压力为1-10torr，高频射频功率为500-1000W，硅烷流量300-600sccm，氨气流量100-500sccm，氮气流量10000-20000sccm。
进一步，所述有氮碳化硅构成的第一阻挡层和第二阻挡层是由通过等离子体化学气相沉积形成的，工艺参数包括：温度300-400摄氏度，压力5-10torr，高频射频功率为300-500W，低频射频功率为50-200W，四甲基硅烷为流量100-400sccm，乙烯流量为300-800sccm，氨气流量为11-400sccm，氮气流量为500-1500sccm。
依据本发明提供的方法，利用导线及硬掩膜作为阻挡进行刻蚀，并由刻蚀出的凹陷两侧形成的侧壁可控的限制空隙的尺寸，自对准的在层间介质层中形成空隙，提高了工艺的可控性，并简化了工艺步骤。
附图说明
图1为现有的层间介质层互连结构示意图；
图2为本发明在层间介质层自对准形成空隙的方法流程图；
图3a～图3f为本发明在层间介质层中形成空隙方法的结构示意图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
本发明提供了一种在层间介质层自对准形成空隙的方法，如图2所示，包括：
提供预先形成的半导体器件，并在半导体器件上依次形成第一阻挡层和第一层间介质层；
刻蚀第一层间介质层和刻蚀阻挡层形成多个沟槽和通孔，并在多个沟槽和通孔中形成导线；
在第一层间介质层上形成硬掩膜层；
图案化硬掩膜层，并以图案化硬掩膜刻蚀导线间的第一层间介质层形成凹陷；
在刻蚀后的凹陷两侧及底部表面上形成第二介质层，并通过干法刻蚀去除凹陷底部表面的第二介质层，以在凹陷两侧形成由第二介质层构成的侧壁层；
去除图案化硬掩膜层，并在凹陷上方形成第二阻挡层，以封盖所述凹陷形成空隙。
以下结合附图3a～3f详细描述本发明在层间介质层中形成空隙方法过程。
如图3a所示，提供预先形成的半导体器件(未示出)，并在半导体器件上依次形成第一阻挡层11和第一层间介质层12；其中，第一阻挡层优选通过等离子体化学气相沉积氮碳化硅形成，作为本实施例的一组参数选择为：温度300-400摄氏度，压力5-10torr，高频射频功率为300-500W，低频射频功率为50-200W，四甲基硅烷为流量100-400sccm，乙烯流量为300-800sccm，氨气流量为11-400sccm，氮气流量为500-1500sccm；第一层J间介质层12优选通过等离子体化学气相沉积碳氧化硅形成，作为本实施例的一组参数选择为：温度为300-400摄氏度，压力为5-10torr，高频射频功率为300-500W，低频射频功率为50-200W，八甲基环四硅氧烷流量为1-10gm，氧气流量为100-300sccm，氦气流量为1000-5000sccm。
刻蚀第一层间介质层12和刻蚀阻挡层11形成沟槽和通孔，并在沟槽和通孔中形成导线13用于器件之间的互连，导线的材料优选为低电阻的金属，如铜、铝等，并在导线的上端面及第一层间介质层12表面形成硬掩膜14，硬掩膜14的材料优选为氮化硅，优选通过等离子体化学气相沉积形成，作为本实施例的一个工艺参数为：温度300-500摄氏度，压力1-10torr，高频射频功率500-1000W，硅烷流量300-600sccm，氨气流量100-500sccm，氮气流量10000-20000sccm；进一步的，为了保护导线在后续的多个刻蚀步骤中不受到腐蚀，在沉积氮化硅硬掩膜14之前，还可以通过化学镀的方式，在导线的上端面上形成一层由钴Co或者钴钨磷CoWP构成的刻蚀保护层。
参照图3b，图案化氮化硅硬掩膜14，并通过图案化的氮化硅硬掩膜14’作为阻挡，对第一层间介质层12进行刻蚀，由于导线的存在也对刻蚀起到了阻挡的作用，使得刻蚀可以自对准的在导线之间的第一层间介质层12中进行，而不需要精确的图案化氮化硅硬掩膜14，因此，在导线间的层间介质层中形成了凹陷15；凹陷15的深度小于等于第一层间介质层，作为极端的一个选择，即仍可以以第一阻挡层11作为凹陷15的刻蚀终止层，本领域技术人员在实现时，可根据具体的需要进行选择，作为本实例的一个优选取值，凹陷15的深度大于100nm，小于150nm。
如图3c所示，在刻蚀后的凹陷15两侧及底部表面上沉积第二介质层16，第二介质层16仍可以选择碳氧化硅，并以与第一层间介质层12相同的工艺方法形成，在此不再赘述。
对图3c中所示的第二介质层16进行干法刻蚀，以去除凹陷15底部表面的第二介质层部分，在凹陷15两侧形成如图3d所示的、由第二介质层构成的侧壁层16’。
如图3e和图3f所示，去除图案化的硬掩膜层14’，在凹陷15上方沉积第三介质层17，第三介质层的材料仍可以选择碳氧化硅，与第一层间介质层12、第二介质层16形成的工艺方法相同。
对第三介质层17进行化学机械研磨以露出导线13的上端面，在第三介质层17表面及导线13上端面形成第二阻挡层18，第二阻挡层18的材料也仍可以选择与第一阻挡层11相同的氮碳化硅，其形成的工艺方法相同。
这样一来，第三介质层17及第二阻挡层18即可封盖凹陷15的开口形成空隙。
作为本领域技术人员可实现的本发明的另一种实现方式，也可以省去第三介质层17沉积的步骤，直接由第二阻挡层18封盖凹陷15，形成空隙。
在本发明提供的在层间介质层自对准形成空隙的方法过程中，利用了硬掩膜及导线进行自对准刻蚀形成凹陷，且通过等离子体化学气相沉积及干法刻蚀可控的在凹陷侧壁形成第二介质层，以调整凹陷的具体尺寸，相对于现有技术，其工艺可控性强，步骤简单，进而降低了工艺成本。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (10)

1.一种在层间介质层自对准形成空隙的方法，包括：
提供预先形成的半导体器件，并在所述半导体器件上依次形成第一阻挡层和第一层间介质层；
刻蚀所述第一层间介质层和刻蚀阻挡层形成多个沟槽和通孔，并在所述多个沟槽和通孔中形成导线；
在所述第一层间介质层上形成硬掩膜层；
图案化所述硬掩膜层，并以所述图案化硬掩膜刻蚀所述导线间的第一层间介质层形成凹陷；
在刻蚀后的凹陷两侧及底部表面上形成第二介质层，并通过干法刻蚀去除所述凹陷底部表面的所述第二介质层，以在所述凹陷两侧形成由第二介质层构成的侧壁层；
去除所述图案化硬掩膜层，并在所述凹陷上方形成第二阻挡层，以封盖所述凹陷形成空隙。
2.根据权利要求1所述的方法，其特征在于，在所述凹陷两侧形成侧壁层后，在所述凹陷上方沉积第三介质层，并对所述第三介质层进行化学机械研磨以露出所述导线的上端面，在所述第三介质层表面及导线上端面形成所述第二阻挡层。
3.根据权利要求2所述的方法，其特征在于，所述第一层间介质层、第二介质层和第三介质层的材料为碳氧化硅；
所述硬掩膜层的材料为氮化硅；
所述第一阻挡层和第二阻挡层的材料为氮碳化硅；
所述导线的材料为铜。
4.根据权利要求3所述的方法，其特征在于，所述凹陷的深度小于等于所述第一层间介质层厚度。
5.根据权利要求4所述的方法，其特征在于，所述凹陷的深度大于100nm，小于150nm。
6.根据权利要求3所述的方法，其特征在于，在形成硬掩膜之前还包括在所述导线上端面通过化学镀形成刻蚀保护层。
7.根据权利要求6所述的方法，其特征在于，所述刻蚀保护层的材料为Co或CoWP。
8.根据权利要求3所述的方法，其特征在于，所述由碳氧化硅构成的第一层间介质层、第二介质层和第三介质层是通过等离子体化学气相沉积形成的，工艺参数包括：温度为300-400摄氏度，压力为5-10torr，高频射频功率为300-500W，低频射频功率为50-200W，八甲基环四硅氧烷流量为1-10gm，氧气流量为100-300sccm，氦气流量为1000-5000sccm。
9.根据权利要求3所述的方法，其特征在于，所述由氮化硅构成的硬掩膜是通过等离子体化学气相沉积形成的，工艺参数包括：温度为300-500摄氏度，压力为1-10torr，高频射频功率为500-1000W，硅烷流量300-600sccm，氨气流量100-500sccm，氮气流量10000-20000sccm。
10.根据权利要求3所述的方法，其特征在于，所述有氮碳化硅构成的第一阻挡层和第二阻挡层是由通过等离子体化学气相沉积形成的，工艺参数包括：温度300-400摄氏度，压力5-10torr，高频射频功率为300-500W，低频射频功率为50-200W，四甲基硅烷为流量100-400sccm，乙烯流量为300-800sccm，氨气流量为11-400sccm，氮气流量为500-1500sccm。
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