JP2003059928A - 半導体装置 - Google Patents
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Abstract
で、電極・配線層の電気抵抗を低減する。 【解決手段】 上端が平坦化された埋込導電体層を、互
いに異種の導電材料からなる下部導電層4,7と上部導
電層6,9からなる多層構造で構成する。
Description
ものであり、例えば、半導体集積回路装置における電極
・配線を構成するコンタクトビア、ローカルインターコ
ネクト、或いは、デュアルダマシン配線等の電極・配線
構造に特徴のある半導体装置に関するものである。
パフォーマンスコンピュータに至るまで、使用されてい
る半導体デバイスの高速化は著しく、多層配線部におけ
る配線抵抗と配線間の寄生容量に起因する信号伝搬速度
の低下による伝送遅延がコンピュータの演算速度を左右
するようになってきている。
が1μm以上の世代ではデバイス全体への影響が少なか
ったものの、半導体デバイスの高集積化に伴う配線幅及
び配線間隔の微細化につれて、配線抵抗の上昇や寄生容
量の増大が問題になっている。
抗をRとし、配線間の寄生容量をCとした場合、 T∝C・R で表されるので、信号遅延Tを小さくするためには、配
線抵抗Rを小さくすれば良く、そのために、電極・配線
層材料として多結晶シリコンより電気抵抗率の低いW
(4.9×10-6Ω・cm)やCu(1.55×10-6
Ω・cm)等の導電性材料が用いられている。
域に対するビアや、ソース・ドレイン領域間等を接続す
るローカルインターコネクト等の上端が平坦化された電
極・配線においては、ダマシン法を用いるために、ヤン
グ率・剛性率が比較的高くて平坦加工性に優れるWが用
いられているので、ここで、図7を参照して従来のWコ
ンタクトビアを設けた半導体装置を説明する。
化膜52を設けたのち、ゲート絶縁膜53を介してゲー
ト電極54を設け、ゲート電極54をマスクとしてAs
イオンを注入することによってn- 型LDD(Ligh
tly Doped Drain)領域55を形成す
る。次いで、ゲート電極54の側面にサイドウォール5
6を形成したのち、サイドウォール56をマスクとして
Pイオンを注入することによってn+ 型ソース・ドレイ
ン領域57を形成する。
のち、n+ 型ソース・ドレイン領域57に対するビアホ
ールを形成するとともに、n+ 型ソース・ドレイン領域
同士を接続するローカルインターコネクト用溝を形成
し、次いで、全面にTi膜及びバリアメタルとなるTi
N膜を順次堆積させてTiN/Ti膜59を形成したの
ち、ビアホール及びローカルインターコネクト用溝を完
全に埋め込む厚さのW膜を堆積させ、CMP(化学機械
研磨)法を用いて平坦化することによって、Wビア60
及びWローカルインターコネクト61を形成している。
スのさらなる微細化にともなって コンタクトビアやロ
ーカルインターコネクトも微細化して配線抵抗Rが増加
するので、現在使用しているWでは信号遅延が再び問題
となる。
なAl(2.5×10-6Ω・cm)を用いることが試み
られているが、平坦加工性に問題があるので、この事情
を図8を参照して説明する。
的断面図であり、製造工程を図7に示したWコンタクト
ビアを設けた半導体装置と同様であるので、説明は省略
する。
く柔らかいため、CMP法を用いた平坦化工程において
Alが過剰に研磨されて、コンタクトビアやローカルイ
ンターコネクトの上面を平坦化できないという問題があ
り、その結果、以降のフォトリソグラフィー工程を精度
良く行うことが困難になり、その結果、上層配線層との
電気的接続を再現性良く取ることが困難になるという問
題がある。
平坦加工性に優れているが、Cuはシリコン中において
ディープレベルを形成し、半導体デバイス特性を劣化さ
せるので、ソース・ドレイン領域等の半導体領域に直接
接触するように設けるコンタクトビアやローカルインタ
ーコネクトとしてはあまり望ましくない。
たままで、電極・配線層の電気抵抗を低減することを目
的とする。
発明における課題を解決するための手段を説明する。 図1参照 上述の課題を解決するために、本発明においては、半導
体装置において、上端が平坦化された埋込導電体層を、
互いに異種の導電材料からなる下部導電層4,7と上部
導電層6,9からなる多層構造で構成することを特徴と
する。この場合の埋込導電体層は、トランジスタ1のソ
ース・ドレイン領域等の半導体能動領域に対するコンタ
クトビア2或いは半導体能動領域同士を接続するローカ
ルインターコネクト3、または、多層配線構造を構成す
る上層配線層である。
層を互いに異種の導電材料からなる多層構造で構成する
ことによって、電気抵抗率と平坦加工性とを独立に制御
することができ、埋込導電体層全体としての電気抵抗を
小さくするとともに、上端の平坦性も良好にすることが
できる。
6,9との間に、バリアメタルとなる挿入層5,8を設
けることが望ましく、それによって、下部導電層4,7
と上部導電層6,9との間の相互拡散を防止することが
できるとともに、密着性を向上することができる。
るためには、上部導電層6,9のヤング率が下部導電層
4,7のヤング率より大きいか、或いは、上部導電層
6,9の剛性率が下部導電層4,7の剛性率より大きい
ことが必要となる。
的と達成するためには、下部導電層4,7の電気抵抗率
が、Wの電気抵抗率より小さいことが必要となり、例え
ば、Al或いはAgのいずれかが望ましい。
工性に優れるW、Cu、或いは、TiNのいずれかを用
いることが望ましく、Cuを用いた場合には、電気抵抗
をより小さくすることができ、また、TiNを用いた場
合には、バリアメタルを挿入する必要がなくなる。
密着性或いはバリア性に優れるTi、TiN、Ta、或
いは、TaNのいずれか、或いは、これらの積層構造の
いずれかが望ましい。
て、本発明の第1の実施の形態の製造工程を説明する。 図2(a)参照 まず、従来と同様に、p型シリコン基板11の所定領域
に素子分離酸化膜12を形成したのち、素子形成領域に
ゲート絶縁膜13を介してゲート電極14を設け、ゲー
ト電極14をマスクとしてAsイオンを注入することに
よってn- 型LDD領域55を形成する。
ち、異方性エッチングを施すことによって、ゲート電極
14の側面にサイドウォール16を形成し、次いで、こ
のサイドウォール16をマスクとしてPイオンを注入す
ることによってn+ 型ソース・ドレイン領域17を形成
する。
のSiO2 からなる層間絶縁膜18を形成したのち、n
+ 型ソース・ドレイン領域17に対するビアホール1
9,20を形成するとともに、n+ 型ソース・ドレイン
領域17同士を接続するローカルインターコネクト用溝
21を形成する。なお、ビアホール19,20の上部の
径は、例えば、0.15μmであり、ローカルインター
コネクト用溝21の幅は、例えば、0.15μmであ
る。
VD法によって、厚さが、例えば、20nmのTi膜、
及び、TiCl4 及びNH3 を原料としたCVD法によ
って、厚さが、例えば、20nmのTiN膜を順次堆積
させてバリアとなるTiN/Ti膜22を形成する。
um−Hydride)を原料としたCVD法によっ
て、ビアホール19,20及びローカルインターコネク
ト用溝21を完全に埋め込む厚さのAl膜23を堆積さ
せる。
ングによってAl膜23を過剰に、例えば、層間絶縁膜
18の上端面から0.2μmの深さまでエッチバックす
ることによって、埋込導電層の下部導電層となるAlビ
ア24,25及びAlローカルインターコネクト26を
形成する。なお、このエッチバック工程において、Ti
N/Ti膜22もエッチングされる。
によって、厚さが、例えば、20nmのTi膜、及び、
TiCl4 及びNH3 を原料としたCVD法によって、
厚さが、例えば、20nmのTiN膜を順次堆積させて
バリアとなるTiN/Ti膜27を形成する。
完全に埋め込むように全面にW膜28を堆積させる。
18の上端面が露出するまで研磨して平坦化することに
よって、埋込導電層の上部導電層となるW層29〜30
を形成する。以降は、回路構成に応じた多層配線を形成
することによって半導体装置の基本構成が完成する。
いては、下部導電層としてWより電気抵抗率の小さなA
lを用い、上部導電層としてヤング率及び剛性率の大き
なWを用いているので、低抵抗性と良CMP平坦加工性
を両立することが可能になり、高速半導体装置の生産性
を向上することが可能になる。
施の形態を説明する。 図5(a)参照 まず、上記の図3(c)までの工程と全く同様にエッチ
バックによってAlビア24,25及びAlローカルイ
ンターコネクト26を形成したのち、全面にTiCl4
を原料としたCVD法によって、厚さが、例えば、20
nmのTi膜を形成し、次いで、TiCl4 及びNH3
を原料としたCVD法によって、凹部を完全に埋め込む
ように厚いTiN膜を順次堆積させてTiN/Ti膜3
2を形成する。
出するまで研磨して平坦化することによって、TiNを
上部導電層とし、Tiを挿入層とするTiN/Ti層3
3〜35を形成する。以降は、回路構成に応じた多層配
線を形成することによって半導体装置の基本構成が完成
する。
電層の上部導電層をTiNで形成しているので、バリア
メタルの堆積工程を兼ねることができ、製造工程が簡素
化される。
施の形態を説明する。 図6参照 まず、上記の第1の実施の形態と全く同様な工程で、W
/バリアメタル/Al積層構造からなるビア及びローカ
ルインターコネクトを形成したのち、SiO2からなる
層間絶縁膜36を形成し、図示しない所定領域におい
て、同じくダマシン法を用いてW/バリアメタル/Al
積層構造からなるプラグ及び埋込配線層を形成する。
膜37を堆積させたのち、埋込配線層用溝及びローカル
インターコネクトを構成するW層31に達するビアホー
ルを形成し、次いで、コンタクトビアとローカルインタ
ーコネクトの形成工程と同じ工程によって、TiN/T
i膜38、Al埋込配線層39,40、TiN/Ti膜
41、及び、上端面が平坦化されたW層42,43を形
成する。この様な工程を必要とする回数繰り返すことに
よって埋込配線層からなる多層配線構造を備えた半導体
装置の基本構成が完成する。
上層配線層もダマシン法を用いた埋込配線層で構成して
いるので、常に、表面が平坦化された状態でフォトリソ
グラフィー工程を行うことになり、それによって、微細
加工性が向上する。
たが、本発明は各実施の形態に記載された構成・条件に
限られるものではなく、各種の変更が可能である。例え
ば、埋込配線層を構成する下部導電層としてWより低抵
抗のAlを用いているが、必ずしもAlに限られるもの
ではなく、より低抵抗のAg(1.47×10-6Ω・c
m)を用いても良いものである。
部導電層としてW或いはTiNを用いているが、W或い
はTiNに限られるものではなく、低抵抗で且つ平坦加
工性に優れるCuを用いても良いものである。
には、Cuの固相拡散を防止するために、TiN/Ti
膜よりバリア性に優れる、TaN膜、Ta膜、或いは、
TaN/Ta膜を用いることが望ましい。
実施の形態において、多層配線構造を形成する場合に
は、上記の第3の実施の形態のように、埋込配線構造を
用いる必要はなく、通常のフォトエッチ工程を用いて上
層配線を形成しても良いものである。
ース・ドレイン領域に直接接触するコンタクトビア及び
ローカルインターコネクトの構成として説明している
が、コンタクトビア或いはローカルインターコネクトは
これとは異なった構成・工程で形成し、多層配線構造を
構成する上層配線層の構成としてW/バリアメタル/A
l積層構造からなる埋込配線層を用いても良いものであ
る。
導体装置の一例としてMOS型半導体装置を示している
が、本発明はMOS型半導体装置に限られるものではな
く、バイポーラ型半導体装置或いはBi−MOS型半導
体装置にも適用されるものであり、さらには、化合物半
導体装置に適用しても良いものである。
細な特徴を説明する。 図1参照 (付記1) 上端が平坦化された埋込導電体層を、互い
に異種の導電材料からなる下部導電層4,7と上部導電
層6,9からなる多層構造で構成することを特徴とする
半導体装置。 (付記2) 上記埋込導電体層が、半導体能動領域に対
するコンタクトビア2或いは半導体能動領域同士を接続
するローカルインターコネクト3のいずれかであること
を特徴とする付記1記載の半導体装置。 (付記3) 上記埋込導電体層が、多層配線構造を構成
する上層配線層であることを特徴とする付記1記載の半
導体装置。 (付記4) 上記下部導電層4,7と上部導電層6,9
との間に、前記下部導電層4,7及び上部導電層6,9
と異種の導電材料からなる挿入層5,8を設けたことを
特徴とする付記1乃至3のいずれか1に記載の半導体装
置。 (付記5) 上記上部導電層6,9のヤング率が、上記
下部導電層4,7のヤング率より大きいことを特徴とす
る付記1乃至4のいずれか1に記載の半導体装置。 (付記6) 上記上部導電層6,9の剛性率が、上記下
部導電層4,7の剛性率より大きいことを特徴とする付
記1乃至4のいずれか1に記載の半導体装置。 (付記7) 上記下部導電層4,7の電気抵抗率が、W
の電気抵抗率より小さいことを特徴とする付記1乃至6
のいずれか1に記載の半導体装置。 (付記8) 上記下部導電層4,7がAl或いはAgの
いずれかからなり、且つ、上記上部導電層6,9がW、
Cu、或いは、TiNのいずれかからなることを特徴と
する付記7記載の半導体装置。 (付記9) 上記挿入層5,8が、Ti、TiN、T
a、或いは、TaNのいずれか、或いは、これらの積層
構造のいずれかからなることを特徴とする付記1乃至8
のいずれか1に記載の半導体装置。
ーカルインターコネクト等の上端面が平坦な埋込導電層
を低抵抗の下部導電層と平坦加工性に優れるヤング率・
剛性率の高い上部導電層との多層構造で構成しているの
で、低抵抗性と良CMP平坦加工性を両立することがで
き、それによって高速な高集積度半導体装置の生産性の
向上に寄与するところが大きい。
程の説明図である。
での製造工程の説明図である。
程の説明図である。
である。
る。
概略的断面図である。
明図である。
Claims (5)
- 【請求項1】 上端が平坦化された埋込導電体層を、互
いに異種の導電材料からなる下部導電層と上部導電層か
らなる多層構造で構成することを特徴とする半導体装
置。 - 【請求項2】 上記下部導電層と上部導電層との間に、
前記下部導電層及び上部導電層と異種の導電材料からな
る挿入層を設けたことを特徴とする請求項1記載の半導
体装置。 - 【請求項3】 上記上部導電層のヤング率が、上記下部
導電層のヤング率より大きいことを特徴とする請求項1
または2に記載の半導体装置。 - 【請求項4】 上記上部導電層の剛性率が、上記下部導
電層の剛性率より大きいことを特徴とする請求項1また
は2に記載の半導体装置。 - 【請求項5】 上記下部導電層の電気抵抗率が、Wの電
気抵抗率より小さいことを特徴とする請求項1乃至4の
いずれか1項に記載の半導体装置。
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---|---|---|---|
JP2001245876A JP4574082B2 (ja) | 2001-08-14 | 2001-08-14 | 半導体装置の製造方法 |
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JP4574082B2 JP4574082B2 (ja) | 2010-11-04 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005191290A (ja) * | 2003-12-25 | 2005-07-14 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
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-
2001
- 2001-08-14 JP JP2001245876A patent/JP4574082B2/ja not_active Expired - Fee Related
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