JP2003059928A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 半導体装置に関し、平坦加工性を保ったまま
で、電極・配線層の電気抵抗を低減する。 【解決手段】 上端が平坦化された埋込導電体層を、互
いに異種の導電材料からなる下部導電層４，７と上部導
電層６，９からなる多層構造で構成する。
で、電極・配線層の電気抵抗を低減する。 【解決手段】 上端が平坦化された埋込導電体層を、互
いに異種の導電材料からなる下部導電層４，７と上部導
電層６，９からなる多層構造で構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであり、例えば、半導体集積回路装置における電極
・配線を構成するコンタクトビア、ローカルインターコ
ネクト、或いは、デュアルダマシン配線等の電極・配線
構造に特徴のある半導体装置に関するものである。
ものであり、例えば、半導体集積回路装置における電極
・配線を構成するコンタクトビア、ローカルインターコ
ネクト、或いは、デュアルダマシン配線等の電極・配線
構造に特徴のある半導体装置に関するものである。
【０００２】
【従来の技術】近年、パーソナルコンピュータからハイ
パフォーマンスコンピュータに至るまで、使用されてい
る半導体デバイスの高速化は著しく、多層配線部におけ
る配線抵抗と配線間の寄生容量に起因する信号伝搬速度
の低下による伝送遅延がコンピュータの演算速度を左右
するようになってきている。
パフォーマンスコンピュータに至るまで、使用されてい
る半導体デバイスの高速化は著しく、多層配線部におけ
る配線抵抗と配線間の寄生容量に起因する信号伝搬速度
の低下による伝送遅延がコンピュータの演算速度を左右
するようになってきている。
【０００３】この様な信号伝搬速度の低下は、配線間隔
が１μｍ以上の世代ではデバイス全体への影響が少なか
ったものの、半導体デバイスの高集積化に伴う配線幅及
び配線間隔の微細化につれて、配線抵抗の上昇や寄生容
量の増大が問題になっている。
が１μｍ以上の世代ではデバイス全体への影響が少なか
ったものの、半導体デバイスの高集積化に伴う配線幅及
び配線間隔の微細化につれて、配線抵抗の上昇や寄生容
量の増大が問題になっている。
【０００４】この様な配線による信号遅延Ｔは、配線抵
抗をＲとし、配線間の寄生容量をＣとした場合、 Ｔ∝Ｃ・Ｒ で表されるので、信号遅延Ｔを小さくするためには、配
線抵抗Ｒを小さくすれば良く、そのために、電極・配線
層材料として多結晶シリコンより電気抵抗率の低いＷ
（４．９×１０-6Ω・ｃｍ）やＣｕ（１．５５×１０-6
Ω・ｃｍ）等の導電性材料が用いられている。
抗をＲとし、配線間の寄生容量をＣとした場合、 Ｔ∝Ｃ・Ｒ で表されるので、信号遅延Ｔを小さくするためには、配
線抵抗Ｒを小さくすれば良く、そのために、電極・配線
層材料として多結晶シリコンより電気抵抗率の低いＷ
（４．９×１０-6Ω・ｃｍ）やＣｕ（１．５５×１０-6
Ω・ｃｍ）等の導電性材料が用いられている。
【０００５】特に、トランジスタのソース・ドレイン領
域に対するビアや、ソース・ドレイン領域間等を接続す
るローカルインターコネクト等の上端が平坦化された電
極・配線においては、ダマシン法を用いるために、ヤン
グ率・剛性率が比較的高くて平坦加工性に優れるＷが用
いられているので、ここで、図７を参照して従来のＷコ
ンタクトビアを設けた半導体装置を説明する。
域に対するビアや、ソース・ドレイン領域間等を接続す
るローカルインターコネクト等の上端が平坦化された電
極・配線においては、ダマシン法を用いるために、ヤン
グ率・剛性率が比較的高くて平坦加工性に優れるＷが用
いられているので、ここで、図７を参照して従来のＷコ
ンタクトビアを設けた半導体装置を説明する。
【０００６】図７参照
例えば、ｐ型シリコン基板５１の所定領域に素子分離酸
化膜５２を設けたのち、ゲート絶縁膜５３を介してゲー
ト電極５４を設け、ゲート電極５４をマスクとしてＡｓ
イオンを注入することによってｎ- 型ＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域５５を形成す
る。次いで、ゲート電極５４の側面にサイドウォール５
６を形成したのち、サイドウォール５６をマスクとして
Ｐイオンを注入することによってｎ+ 型ソース・ドレイ
ン領域５７を形成する。
化膜５２を設けたのち、ゲート絶縁膜５３を介してゲー
ト電極５４を設け、ゲート電極５４をマスクとしてＡｓ
イオンを注入することによってｎ- 型ＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域５５を形成す
る。次いで、ゲート電極５４の側面にサイドウォール５
６を形成したのち、サイドウォール５６をマスクとして
Ｐイオンを注入することによってｎ+ 型ソース・ドレイ
ン領域５７を形成する。
【０００７】次いで、全面に層間絶縁膜５８を形成した
のち、ｎ+ 型ソース・ドレイン領域５７に対するビアホ
ールを形成するとともに、ｎ+ 型ソース・ドレイン領域
同士を接続するローカルインターコネクト用溝を形成
し、次いで、全面にＴｉ膜及びバリアメタルとなるＴｉ
Ｎ膜を順次堆積させてＴｉＮ／Ｔｉ膜５９を形成したの
ち、ビアホール及びローカルインターコネクト用溝を完
全に埋め込む厚さのＷ膜を堆積させ、ＣＭＰ（化学機械
研磨）法を用いて平坦化することによって、Ｗビア６０
及びＷローカルインターコネクト６１を形成している。
のち、ｎ+ 型ソース・ドレイン領域５７に対するビアホ
ールを形成するとともに、ｎ+ 型ソース・ドレイン領域
同士を接続するローカルインターコネクト用溝を形成
し、次いで、全面にＴｉ膜及びバリアメタルとなるＴｉ
Ｎ膜を順次堆積させてＴｉＮ／Ｔｉ膜５９を形成したの
ち、ビアホール及びローカルインターコネクト用溝を完
全に埋め込む厚さのＷ膜を堆積させ、ＣＭＰ（化学機械
研磨）法を用いて平坦化することによって、Ｗビア６０
及びＷローカルインターコネクト６１を形成している。
【０００８】
【発明が解決しようとする課題】しかし、半導体デバイ
スのさらなる微細化にともなって コンタクトビアやロ
ーカルインターコネクトも微細化して配線抵抗Ｒが増加
するので、現在使用しているＷでは信号遅延が再び問題
となる。
スのさらなる微細化にともなって コンタクトビアやロ
ーカルインターコネクトも微細化して配線抵抗Ｒが増加
するので、現在使用しているＷでは信号遅延が再び問題
となる。
【０００９】そこで、Ｗの代わりにより電気抵抗の小さ
なＡｌ（２．５×１０-6Ω・ｃｍ）を用いることが試み
られているが、平坦加工性に問題があるので、この事情
を図８を参照して説明する。
なＡｌ（２．５×１０-6Ω・ｃｍ）を用いることが試み
られているが、平坦加工性に問題があるので、この事情
を図８を参照して説明する。
【００１０】図８参照
図８は、Ａｌコンタクトビアを設けた半導体装置の概略
的断面図であり、製造工程を図７に示したＷコンタクト
ビアを設けた半導体装置と同様であるので、説明は省略
する。
的断面図であり、製造工程を図７に示したＷコンタクト
ビアを設けた半導体装置と同様であるので、説明は省略
する。
【００１１】しかし、Ａｌはヤング率及び剛性率が小さ
く柔らかいため、ＣＭＰ法を用いた平坦化工程において
Ａｌが過剰に研磨されて、コンタクトビアやローカルイ
ンターコネクトの上面を平坦化できないという問題があ
り、その結果、以降のフォトリソグラフィー工程を精度
良く行うことが困難になり、その結果、上層配線層との
電気的接続を再現性良く取ることが困難になるという問
題がある。
く柔らかいため、ＣＭＰ法を用いた平坦化工程において
Ａｌが過剰に研磨されて、コンタクトビアやローカルイ
ンターコネクトの上面を平坦化できないという問題があ
り、その結果、以降のフォトリソグラフィー工程を精度
良く行うことが困難になり、その結果、上層配線層との
電気的接続を再現性良く取ることが困難になるという問
題がある。
【００１２】なお、ＣｕはＡｌより電気抵抗が低く且つ
平坦加工性に優れているが、Ｃｕはシリコン中において
ディープレベルを形成し、半導体デバイス特性を劣化さ
せるので、ソース・ドレイン領域等の半導体領域に直接
接触するように設けるコンタクトビアやローカルインタ
ーコネクトとしてはあまり望ましくない。
平坦加工性に優れているが、Ｃｕはシリコン中において
ディープレベルを形成し、半導体デバイス特性を劣化さ
せるので、ソース・ドレイン領域等の半導体領域に直接
接触するように設けるコンタクトビアやローカルインタ
ーコネクトとしてはあまり望ましくない。
【００１３】したがって、本発明は、平坦加工性を保っ
たままで、電極・配線層の電気抵抗を低減することを目
的とする。
たままで、電極・配線層の電気抵抗を低減することを目
的とする。
【００１４】
【課題を解決するための手段】ここで図１を参照して本
発明における課題を解決するための手段を説明する。 図１参照 上述の課題を解決するために、本発明においては、半導
体装置において、上端が平坦化された埋込導電体層を、
互いに異種の導電材料からなる下部導電層４，７と上部
導電層６，９からなる多層構造で構成することを特徴と
する。この場合の埋込導電体層は、トランジスタ１のソ
ース・ドレイン領域等の半導体能動領域に対するコンタ
クトビア２或いは半導体能動領域同士を接続するローカ
ルインターコネクト３、または、多層配線構造を構成す
る上層配線層である。
発明における課題を解決するための手段を説明する。 図１参照 上述の課題を解決するために、本発明においては、半導
体装置において、上端が平坦化された埋込導電体層を、
互いに異種の導電材料からなる下部導電層４，７と上部
導電層６，９からなる多層構造で構成することを特徴と
する。この場合の埋込導電体層は、トランジスタ１のソ
ース・ドレイン領域等の半導体能動領域に対するコンタ
クトビア２或いは半導体能動領域同士を接続するローカ
ルインターコネクト３、または、多層配線構造を構成す
る上層配線層である。
【００１５】この様に、上端が平坦化された埋込導電体
層を互いに異種の導電材料からなる多層構造で構成する
ことによって、電気抵抗率と平坦加工性とを独立に制御
することができ、埋込導電体層全体としての電気抵抗を
小さくするとともに、上端の平坦性も良好にすることが
できる。
層を互いに異種の導電材料からなる多層構造で構成する
ことによって、電気抵抗率と平坦加工性とを独立に制御
することができ、埋込導電体層全体としての電気抵抗を
小さくするとともに、上端の平坦性も良好にすることが
できる。
【００１６】この場合、下部導電層４，７と上部導電層
６，９との間に、バリアメタルとなる挿入層５，８を設
けることが望ましく、それによって、下部導電層４，７
と上部導電層６，９との間の相互拡散を防止することが
できるとともに、密着性を向上することができる。
６，９との間に、バリアメタルとなる挿入層５，８を設
けることが望ましく、それによって、下部導電層４，７
と上部導電層６，９との間の相互拡散を防止することが
できるとともに、密着性を向上することができる。
【００１７】また、埋込配線層の上端の平坦性を確保す
るためには、上部導電層６，９のヤング率が下部導電層
４，７のヤング率より大きいか、或いは、上部導電層
６，９の剛性率が下部導電層４，７の剛性率より大きい
ことが必要となる。
るためには、上部導電層６，９のヤング率が下部導電層
４，７のヤング率より大きいか、或いは、上部導電層
６，９の剛性率が下部導電層４，７の剛性率より大きい
ことが必要となる。
【００１８】また、従来の半導体装置に対して所期の目
的と達成するためには、下部導電層４，７の電気抵抗率
が、Ｗの電気抵抗率より小さいことが必要となり、例え
ば、Ａｌ或いはＡｇのいずれかが望ましい。
的と達成するためには、下部導電層４，７の電気抵抗率
が、Ｗの電気抵抗率より小さいことが必要となり、例え
ば、Ａｌ或いはＡｇのいずれかが望ましい。
【００１９】なお、上部導電層６，９としては、平坦加
工性に優れるＷ、Ｃｕ、或いは、ＴｉＮのいずれかを用
いることが望ましく、Ｃｕを用いた場合には、電気抵抗
をより小さくすることができ、また、ＴｉＮを用いた場
合には、バリアメタルを挿入する必要がなくなる。
工性に優れるＷ、Ｃｕ、或いは、ＴｉＮのいずれかを用
いることが望ましく、Ｃｕを用いた場合には、電気抵抗
をより小さくすることができ、また、ＴｉＮを用いた場
合には、バリアメタルを挿入する必要がなくなる。
【００２０】また、挿入層５，８を挿入する場合には、
密着性或いはバリア性に優れるＴｉ、ＴｉＮ、Ｔａ、或
いは、ＴａＮのいずれか、或いは、これらの積層構造の
いずれかが望ましい。
密着性或いはバリア性に優れるＴｉ、ＴｉＮ、Ｔａ、或
いは、ＴａＮのいずれか、或いは、これらの積層構造の
いずれかが望ましい。
【００２１】
【発明の実施の形態】ここで、図２乃至図４を参照し
て、本発明の第１の実施の形態の製造工程を説明する。 図２（ａ）参照 まず、従来と同様に、ｐ型シリコン基板１１の所定領域
に素子分離酸化膜１２を形成したのち、素子形成領域に
ゲート絶縁膜１３を介してゲート電極１４を設け、ゲー
ト電極１４をマスクとしてＡｓイオンを注入することに
よってｎ- 型ＬＤＤ領域５５を形成する。
て、本発明の第１の実施の形態の製造工程を説明する。 図２（ａ）参照 まず、従来と同様に、ｐ型シリコン基板１１の所定領域
に素子分離酸化膜１２を形成したのち、素子形成領域に
ゲート絶縁膜１３を介してゲート電極１４を設け、ゲー
ト電極１４をマスクとしてＡｓイオンを注入することに
よってｎ- 型ＬＤＤ領域５５を形成する。
【００２２】次いで、全面にＳｉＯ2 膜を堆積させたの
ち、異方性エッチングを施すことによって、ゲート電極
１４の側面にサイドウォール１６を形成し、次いで、こ
のサイドウォール１６をマスクとしてＰイオンを注入す
ることによってｎ+ 型ソース・ドレイン領域１７を形成
する。
ち、異方性エッチングを施すことによって、ゲート電極
１４の側面にサイドウォール１６を形成し、次いで、こ
のサイドウォール１６をマスクとしてＰイオンを注入す
ることによってｎ+ 型ソース・ドレイン領域１７を形成
する。
【００２３】次いで、全面に、厚さが、例えば、１μｍ
のＳｉＯ2 からなる層間絶縁膜１８を形成したのち、ｎ
+ 型ソース・ドレイン領域１７に対するビアホール１
９，２０を形成するとともに、ｎ+ 型ソース・ドレイン
領域１７同士を接続するローカルインターコネクト用溝
２１を形成する。なお、ビアホール１９，２０の上部の
径は、例えば、０．１５μｍであり、ローカルインター
コネクト用溝２１の幅は、例えば、０．１５μｍであ
る。
のＳｉＯ2 からなる層間絶縁膜１８を形成したのち、ｎ
+ 型ソース・ドレイン領域１７に対するビアホール１
９，２０を形成するとともに、ｎ+ 型ソース・ドレイン
領域１７同士を接続するローカルインターコネクト用溝
２１を形成する。なお、ビアホール１９，２０の上部の
径は、例えば、０．１５μｍであり、ローカルインター
コネクト用溝２１の幅は、例えば、０．１５μｍであ
る。
【００２４】次いで、全面にＴｉＣｌ4 を原料としたＣ
ＶＤ法によって、厚さが、例えば、２０ｎｍのＴｉ膜、
及び、ＴｉＣｌ4 及びＮＨ3 を原料としたＣＶＤ法によ
って、厚さが、例えば、２０ｎｍのＴｉＮ膜を順次堆積
させてバリアとなるＴｉＮ／Ｔｉ膜２２を形成する。
ＶＤ法によって、厚さが、例えば、２０ｎｍのＴｉ膜、
及び、ＴｉＣｌ4 及びＮＨ3 を原料としたＣＶＤ法によ
って、厚さが、例えば、２０ｎｍのＴｉＮ膜を順次堆積
させてバリアとなるＴｉＮ／Ｔｉ膜２２を形成する。
【００２５】図２（ｂ）参照
次いで、ＤＭＡＨ（Ｄｉ−Ｍｅｔｈｙｌ−Ａｌｕｍｉｎ
ｕｍ−Ｈｙｄｒｉｄｅ）を原料としたＣＶＤ法によっ
て、ビアホール１９，２０及びローカルインターコネク
ト用溝２１を完全に埋め込む厚さのＡｌ膜２３を堆積さ
せる。
ｕｍ−Ｈｙｄｒｉｄｅ）を原料としたＣＶＤ法によっ
て、ビアホール１９，２０及びローカルインターコネク
ト用溝２１を完全に埋め込む厚さのＡｌ膜２３を堆積さ
せる。
【００２６】図３（ｃ）参照
次いで、Ｃｌ2 ＋ＢＣｌ3 を原料としたドライ・エッチ
ングによってＡｌ膜２３を過剰に、例えば、層間絶縁膜
１８の上端面から０．２μｍの深さまでエッチバックす
ることによって、埋込導電層の下部導電層となるＡｌビ
ア２４，２５及びＡｌローカルインターコネクト２６を
形成する。なお、このエッチバック工程において、Ｔｉ
Ｎ／Ｔｉ膜２２もエッチングされる。
ングによってＡｌ膜２３を過剰に、例えば、層間絶縁膜
１８の上端面から０．２μｍの深さまでエッチバックす
ることによって、埋込導電層の下部導電層となるＡｌビ
ア２４，２５及びＡｌローカルインターコネクト２６を
形成する。なお、このエッチバック工程において、Ｔｉ
Ｎ／Ｔｉ膜２２もエッチングされる。
【００２７】図３（ｄ）参照
次いで、再び、全面にＴｉＣｌ4 を原料としたＣＶＤ法
によって、厚さが、例えば、２０ｎｍのＴｉ膜、及び、
ＴｉＣｌ4 及びＮＨ3 を原料としたＣＶＤ法によって、
厚さが、例えば、２０ｎｍのＴｉＮ膜を順次堆積させて
バリアとなるＴｉＮ／Ｔｉ膜２７を形成する。
によって、厚さが、例えば、２０ｎｍのＴｉ膜、及び、
ＴｉＣｌ4 及びＮＨ3 を原料としたＣＶＤ法によって、
厚さが、例えば、２０ｎｍのＴｉＮ膜を順次堆積させて
バリアとなるＴｉＮ／Ｔｉ膜２７を形成する。
【００２８】図４（ｅ）参照
次いで、ＷＦ6 を原料とするＣＶＤ法によって、凹部を
完全に埋め込むように全面にＷ膜２８を堆積させる。
完全に埋め込むように全面にＷ膜２８を堆積させる。
【００２９】図４（ｆ）参照
次いで、ＣＭＰ（化学機械研磨）法を用いて層間絶縁膜
１８の上端面が露出するまで研磨して平坦化することに
よって、埋込導電層の上部導電層となるＷ層２９〜３０
を形成する。以降は、回路構成に応じた多層配線を形成
することによって半導体装置の基本構成が完成する。
１８の上端面が露出するまで研磨して平坦化することに
よって、埋込導電層の上部導電層となるＷ層２９〜３０
を形成する。以降は、回路構成に応じた多層配線を形成
することによって半導体装置の基本構成が完成する。
【００３０】この様に、本発明の第１の実施の形態にお
いては、下部導電層としてＷより電気抵抗率の小さなＡ
ｌを用い、上部導電層としてヤング率及び剛性率の大き
なＷを用いているので、低抵抗性と良ＣＭＰ平坦加工性
を両立することが可能になり、高速半導体装置の生産性
を向上することが可能になる。
いては、下部導電層としてＷより電気抵抗率の小さなＡ
ｌを用い、上部導電層としてヤング率及び剛性率の大き
なＷを用いているので、低抵抗性と良ＣＭＰ平坦加工性
を両立することが可能になり、高速半導体装置の生産性
を向上することが可能になる。
【００３１】次に、図５を参照して、本発明の第２の実
施の形態を説明する。 図５（ａ）参照 まず、上記の図３（ｃ）までの工程と全く同様にエッチ
バックによってＡｌビア２４，２５及びＡｌローカルイ
ンターコネクト２６を形成したのち、全面にＴｉＣｌ4
を原料としたＣＶＤ法によって、厚さが、例えば、２０
ｎｍのＴｉ膜を形成し、次いで、ＴｉＣｌ4 及びＮＨ3
を原料としたＣＶＤ法によって、凹部を完全に埋め込む
ように厚いＴｉＮ膜を順次堆積させてＴｉＮ／Ｔｉ膜３
２を形成する。
施の形態を説明する。 図５（ａ）参照 まず、上記の図３（ｃ）までの工程と全く同様にエッチ
バックによってＡｌビア２４，２５及びＡｌローカルイ
ンターコネクト２６を形成したのち、全面にＴｉＣｌ4
を原料としたＣＶＤ法によって、厚さが、例えば、２０
ｎｍのＴｉ膜を形成し、次いで、ＴｉＣｌ4 及びＮＨ3
を原料としたＣＶＤ法によって、凹部を完全に埋め込む
ように厚いＴｉＮ膜を順次堆積させてＴｉＮ／Ｔｉ膜３
２を形成する。
【００３２】図５（ｂ）参照
次いで、ＣＭＰ法を用いて層間絶縁膜１８の上端面が露
出するまで研磨して平坦化することによって、ＴｉＮを
上部導電層とし、Ｔｉを挿入層とするＴｉＮ／Ｔｉ層３
３〜３５を形成する。以降は、回路構成に応じた多層配
線を形成することによって半導体装置の基本構成が完成
する。
出するまで研磨して平坦化することによって、ＴｉＮを
上部導電層とし、Ｔｉを挿入層とするＴｉＮ／Ｔｉ層３
３〜３５を形成する。以降は、回路構成に応じた多層配
線を形成することによって半導体装置の基本構成が完成
する。
【００３３】この第２の実施の形態においては、埋込導
電層の上部導電層をＴｉＮで形成しているので、バリア
メタルの堆積工程を兼ねることができ、製造工程が簡素
化される。
電層の上部導電層をＴｉＮで形成しているので、バリア
メタルの堆積工程を兼ねることができ、製造工程が簡素
化される。
【００３４】次に、図６を参照して、本発明の第３の実
施の形態を説明する。 図６参照 まず、上記の第１の実施の形態と全く同様な工程で、Ｗ
／バリアメタル／Ａｌ積層構造からなるビア及びローカ
ルインターコネクトを形成したのち、ＳｉＯ2からなる
層間絶縁膜３６を形成し、図示しない所定領域におい
て、同じくダマシン法を用いてＷ／バリアメタル／Ａｌ
積層構造からなるプラグ及び埋込配線層を形成する。
施の形態を説明する。 図６参照 まず、上記の第１の実施の形態と全く同様な工程で、Ｗ
／バリアメタル／Ａｌ積層構造からなるビア及びローカ
ルインターコネクトを形成したのち、ＳｉＯ2からなる
層間絶縁膜３６を形成し、図示しない所定領域におい
て、同じくダマシン法を用いてＷ／バリアメタル／Ａｌ
積層構造からなるプラグ及び埋込配線層を形成する。
【００３５】次いで、再び、ＳｉＯ2 からなる層間絶縁
膜３７を堆積させたのち、埋込配線層用溝及びローカル
インターコネクトを構成するＷ層３１に達するビアホー
ルを形成し、次いで、コンタクトビアとローカルインタ
ーコネクトの形成工程と同じ工程によって、ＴｉＮ／Ｔ
ｉ膜３８、Ａｌ埋込配線層３９，４０、ＴｉＮ／Ｔｉ膜
４１、及び、上端面が平坦化されたＷ層４２，４３を形
成する。この様な工程を必要とする回数繰り返すことに
よって埋込配線層からなる多層配線構造を備えた半導体
装置の基本構成が完成する。
膜３７を堆積させたのち、埋込配線層用溝及びローカル
インターコネクトを構成するＷ層３１に達するビアホー
ルを形成し、次いで、コンタクトビアとローカルインタ
ーコネクトの形成工程と同じ工程によって、ＴｉＮ／Ｔ
ｉ膜３８、Ａｌ埋込配線層３９，４０、ＴｉＮ／Ｔｉ膜
４１、及び、上端面が平坦化されたＷ層４２，４３を形
成する。この様な工程を必要とする回数繰り返すことに
よって埋込配線層からなる多層配線構造を備えた半導体
装置の基本構成が完成する。
【００３６】この様に、第３の実施の形態においては、
上層配線層もダマシン法を用いた埋込配線層で構成して
いるので、常に、表面が平坦化された状態でフォトリソ
グラフィー工程を行うことになり、それによって、微細
加工性が向上する。
上層配線層もダマシン法を用いた埋込配線層で構成して
いるので、常に、表面が平坦化された状態でフォトリソ
グラフィー工程を行うことになり、それによって、微細
加工性が向上する。
【００３７】以上、本発明の各実施の形態を説明してき
たが、本発明は各実施の形態に記載された構成・条件に
限られるものではなく、各種の変更が可能である。例え
ば、埋込配線層を構成する下部導電層としてＷより低抵
抗のＡｌを用いているが、必ずしもＡｌに限られるもの
ではなく、より低抵抗のＡｇ（１．４７×１０-6Ω・ｃ
ｍ）を用いても良いものである。
たが、本発明は各実施の形態に記載された構成・条件に
限られるものではなく、各種の変更が可能である。例え
ば、埋込配線層を構成する下部導電層としてＷより低抵
抗のＡｌを用いているが、必ずしもＡｌに限られるもの
ではなく、より低抵抗のＡｇ（１．４７×１０-6Ω・ｃ
ｍ）を用いても良いものである。
【００３８】また、上記の各実施の形態においては、上
部導電層としてＷ或いはＴｉＮを用いているが、Ｗ或い
はＴｉＮに限られるものではなく、低抵抗で且つ平坦加
工性に優れるＣｕを用いても良いものである。
部導電層としてＷ或いはＴｉＮを用いているが、Ｗ或い
はＴｉＮに限られるものではなく、低抵抗で且つ平坦加
工性に優れるＣｕを用いても良いものである。
【００３９】なお、上部導電層としてＣｕを用いる場合
には、Ｃｕの固相拡散を防止するために、ＴｉＮ／Ｔｉ
膜よりバリア性に優れる、ＴａＮ膜、Ｔａ膜、或いは、
ＴａＮ／Ｔａ膜を用いることが望ましい。
には、Ｃｕの固相拡散を防止するために、ＴｉＮ／Ｔｉ
膜よりバリア性に優れる、ＴａＮ膜、Ｔａ膜、或いは、
ＴａＮ／Ｔａ膜を用いることが望ましい。
【００４０】また、上記の第１の実施の形態及び第２の
実施の形態において、多層配線構造を形成する場合に
は、上記の第３の実施の形態のように、埋込配線構造を
用いる必要はなく、通常のフォトエッチ工程を用いて上
層配線を形成しても良いものである。
実施の形態において、多層配線構造を形成する場合に
は、上記の第３の実施の形態のように、埋込配線構造を
用いる必要はなく、通常のフォトエッチ工程を用いて上
層配線を形成しても良いものである。
【００４１】また、上記の各実施の形態においては、ソ
ース・ドレイン領域に直接接触するコンタクトビア及び
ローカルインターコネクトの構成として説明している
が、コンタクトビア或いはローカルインターコネクトは
これとは異なった構成・工程で形成し、多層配線構造を
構成する上層配線層の構成としてＷ／バリアメタル／Ａ
ｌ積層構造からなる埋込配線層を用いても良いものであ
る。
ース・ドレイン領域に直接接触するコンタクトビア及び
ローカルインターコネクトの構成として説明している
が、コンタクトビア或いはローカルインターコネクトは
これとは異なった構成・工程で形成し、多層配線構造を
構成する上層配線層の構成としてＷ／バリアメタル／Ａ
ｌ積層構造からなる埋込配線層を用いても良いものであ
る。
【００４２】また、上記の各実施の形態においては、半
導体装置の一例としてＭＯＳ型半導体装置を示している
が、本発明はＭＯＳ型半導体装置に限られるものではな
く、バイポーラ型半導体装置或いはＢｉ−ＭＯＳ型半導
体装置にも適用されるものであり、さらには、化合物半
導体装置に適用しても良いものである。
導体装置の一例としてＭＯＳ型半導体装置を示している
が、本発明はＭＯＳ型半導体装置に限られるものではな
く、バイポーラ型半導体装置或いはＢｉ−ＭＯＳ型半導
体装置にも適用されるものであり、さらには、化合物半
導体装置に適用しても良いものである。
【００４３】ここで、再び図１を参照して、本発明の詳
細な特徴を説明する。 図１参照 （付記１） 上端が平坦化された埋込導電体層を、互い
に異種の導電材料からなる下部導電層４，７と上部導電
層６，９からなる多層構造で構成することを特徴とする
半導体装置。 （付記２） 上記埋込導電体層が、半導体能動領域に対
するコンタクトビア２或いは半導体能動領域同士を接続
するローカルインターコネクト３のいずれかであること
を特徴とする付記１記載の半導体装置。 （付記３） 上記埋込導電体層が、多層配線構造を構成
する上層配線層であることを特徴とする付記１記載の半
導体装置。 （付記４） 上記下部導電層４，７と上部導電層６，９
との間に、前記下部導電層４，７及び上部導電層６，９
と異種の導電材料からなる挿入層５，８を設けたことを
特徴とする付記１乃至３のいずれか１に記載の半導体装
置。 （付記５） 上記上部導電層６，９のヤング率が、上記
下部導電層４，７のヤング率より大きいことを特徴とす
る付記１乃至４のいずれか１に記載の半導体装置。 （付記６） 上記上部導電層６，９の剛性率が、上記下
部導電層４，７の剛性率より大きいことを特徴とする付
記１乃至４のいずれか１に記載の半導体装置。 （付記７） 上記下部導電層４，７の電気抵抗率が、Ｗ
の電気抵抗率より小さいことを特徴とする付記１乃至６
のいずれか１に記載の半導体装置。 （付記８） 上記下部導電層４，７がＡｌ或いはＡｇの
いずれかからなり、且つ、上記上部導電層６，９がＷ、
Ｃｕ、或いは、ＴｉＮのいずれかからなることを特徴と
する付記７記載の半導体装置。 （付記９） 上記挿入層５，８が、Ｔｉ、ＴｉＮ、Ｔ
ａ、或いは、ＴａＮのいずれか、或いは、これらの積層
構造のいずれかからなることを特徴とする付記１乃至８
のいずれか１に記載の半導体装置。
細な特徴を説明する。 図１参照 （付記１） 上端が平坦化された埋込導電体層を、互い
に異種の導電材料からなる下部導電層４，７と上部導電
層６，９からなる多層構造で構成することを特徴とする
半導体装置。 （付記２） 上記埋込導電体層が、半導体能動領域に対
するコンタクトビア２或いは半導体能動領域同士を接続
するローカルインターコネクト３のいずれかであること
を特徴とする付記１記載の半導体装置。 （付記３） 上記埋込導電体層が、多層配線構造を構成
する上層配線層であることを特徴とする付記１記載の半
導体装置。 （付記４） 上記下部導電層４，７と上部導電層６，９
との間に、前記下部導電層４，７及び上部導電層６，９
と異種の導電材料からなる挿入層５，８を設けたことを
特徴とする付記１乃至３のいずれか１に記載の半導体装
置。 （付記５） 上記上部導電層６，９のヤング率が、上記
下部導電層４，７のヤング率より大きいことを特徴とす
る付記１乃至４のいずれか１に記載の半導体装置。 （付記６） 上記上部導電層６，９の剛性率が、上記下
部導電層４，７の剛性率より大きいことを特徴とする付
記１乃至４のいずれか１に記載の半導体装置。 （付記７） 上記下部導電層４，７の電気抵抗率が、Ｗ
の電気抵抗率より小さいことを特徴とする付記１乃至６
のいずれか１に記載の半導体装置。 （付記８） 上記下部導電層４，７がＡｌ或いはＡｇの
いずれかからなり、且つ、上記上部導電層６，９がＷ、
Ｃｕ、或いは、ＴｉＮのいずれかからなることを特徴と
する付記７記載の半導体装置。 （付記９） 上記挿入層５，８が、Ｔｉ、ＴｉＮ、Ｔ
ａ、或いは、ＴａＮのいずれか、或いは、これらの積層
構造のいずれかからなることを特徴とする付記１乃至８
のいずれか１に記載の半導体装置。
【００４４】
【発明の効果】本発明によれば、コンタクトビア及びロ
ーカルインターコネクト等の上端面が平坦な埋込導電層
を低抵抗の下部導電層と平坦加工性に優れるヤング率・
剛性率の高い上部導電層との多層構造で構成しているの
で、低抵抗性と良ＣＭＰ平坦加工性を両立することがで
き、それによって高速な高集積度半導体装置の生産性の
向上に寄与するところが大きい。
ーカルインターコネクト等の上端面が平坦な埋込導電層
を低抵抗の下部導電層と平坦加工性に優れるヤング率・
剛性率の高い上部導電層との多層構造で構成しているの
で、低抵抗性と良ＣＭＰ平坦加工性を両立することがで
き、それによって高速な高集積度半導体装置の生産性の
向上に寄与するところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中ま
での製造工程の説明図である。
での製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工
程の説明図である。
程の説明図である。
【図５】本発明の第２の実施の形態の製造工程の説明図
である。
である。
【図６】本発明の第３の実施の形態の概略的構成図であ
る。
る。
【図７】従来のＷコンタクトビアを設けた半導体装置の
概略的断面図である。
概略的断面図である。
【図８】Ａｌコンタクトビアの設けた場合の問題点の説
明図である。
明図である。
１ トランジスタ
２ コンタクトビア
３ ローカルインターコネクト
４ 下部導電層
５ 挿入層
６ 上部導電層
７ 下部導電層
８ 挿入層
９ 上部導電層
１１ ｐ型シリコン基板
１２ 素子分離酸化膜
１３ ゲート絶縁膜
１４ ゲート電極
１５ ｎ- 型ＬＤＤ領域
１６ サイドウォール
１７ ｎ+ 型ソース・ドレイン領域
１８ 層間絶縁膜
１９ ビアホール
２０ ビアホール
２１ ローカルインターコネクト用溝
２２ ＴｉＮ／Ｔｉ膜
２３ Ａｌ膜
２４ Ａｌビア
２５ Ａｌビア
２６ Ａｌローカルインターコネクト
２７ ＴｉＮ／Ｔｉ膜
２８ Ｗ膜
２９ Ｗ層
３０ Ｗ層
３１ Ｗ層
３２ ＴｉＮ／Ｔｉ膜
３３ ＴｉＮ／Ｔｉ層
３４ ＴｉＮ／Ｔｉ層
３５ ＴｉＮ／Ｔｉ層
３６ 層間絶縁膜
３７ 層間絶縁膜
３８ ＴｉＮ／Ｔｉ層
３９ Ａｌ埋込配線層
４０ Ａｌ埋込配線層
４１ ＴｉＮ／Ｔｉ層
４２ Ｗ層
４３ Ｗ層
５１ ｐ型シリコン基板
５２ 素子分離酸化膜
５３ ゲート絶縁膜
５４ ゲート電極
５５ ｎ- 型ＬＤＤ領域
５６ サイドウォール
５７ ｎ+ 型ソース・ドレイン領域
５８ 層間絶縁膜
５９ ＴｉＮ／Ｔｉ膜
６０ Ｗビア
６１ Ｗローカルインターコネクト
６２ Ａｌビア
６３ Ａｌローカルインターコネクト
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB14 BB17 BB32 CC01
DD04 DD16 DD43 DD65 DD75
FF18 FF22 GG09 GG10 GG14
HH12 HH14 HH16
5F033 HH08 HH11 HH14 HH18 HH19
HH21 HH32 HH33 JJ01 JJ08
JJ11 JJ14 JJ18 JJ19 JJ21
JJ32 JJ33 KK01 KK08 KK11
KK14 KK18 KK19 KK21 KK32
KK33 MM01 MM02 MM12 MM13
NN03 NN06 NN07 PP06 QQ08
QQ09 QQ10 QQ11 QQ31 QQ37
QQ48 RR04 XX01 XX03 XX10
Claims (5)
- 【請求項１】 上端が平坦化された埋込導電体層を、互
いに異種の導電材料からなる下部導電層と上部導電層か
らなる多層構造で構成することを特徴とする半導体装
置。 - 【請求項２】 上記下部導電層と上部導電層との間に、
前記下部導電層及び上部導電層と異種の導電材料からな
る挿入層を設けたことを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 上記上部導電層のヤング率が、上記下部
導電層のヤング率より大きいことを特徴とする請求項１
または２に記載の半導体装置。 - 【請求項４】 上記上部導電層の剛性率が、上記下部導
電層の剛性率より大きいことを特徴とする請求項１また
は２に記載の半導体装置。 - 【請求項５】 上記下部導電層の電気抵抗率が、Ｗの電
気抵抗率より小さいことを特徴とする請求項１乃至４の
いずれか１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001245876A JP4574082B2 (ja) | 2001-08-14 | 2001-08-14 | 半導体装置の製造方法 |
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|---|---|---|---|
| JP2001245876A JP4574082B2 (ja) | 2001-08-14 | 2001-08-14 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003059928A true JP2003059928A (ja) | 2003-02-28 |
| JP4574082B2 JP4574082B2 (ja) | 2010-11-04 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191290A (ja) * | 2003-12-25 | 2005-07-14 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05211145A (ja) * | 1992-01-20 | 1993-08-20 | Nec Corp | 半導体装置の配線 |
| JPH07263426A (ja) * | 1994-03-25 | 1995-10-13 | Sony Corp | 積層配線のドライエッチング方法 |
| JPH08162526A (ja) * | 1994-11-30 | 1996-06-21 | Yamaha Corp | 多層配線形成法 |
| JPH08181141A (ja) * | 1994-12-21 | 1996-07-12 | Yamaha Corp | 配線形成法 |
| JPH10313009A (ja) * | 1997-05-12 | 1998-11-24 | Yamaha Corp | 平坦配線形成法 |
| JP2000150647A (ja) * | 1998-11-11 | 2000-05-30 | Sony Corp | 配線構造およびその製造方法 |
-
2001
- 2001-08-14 JP JP2001245876A patent/JP4574082B2/ja not_active Expired - Fee Related
Patent Citations (6)
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| JP2000150647A (ja) * | 1998-11-11 | 2000-05-30 | Sony Corp | 配線構造およびその製造方法 |
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| JP2005191290A (ja) * | 2003-12-25 | 2005-07-14 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
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