JP2003086695A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000004020 conductor Substances 0.000 claims abstract description 114
- 239000003990 capacitor Substances 0.000 claims abstract description 79
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 40
- 238000000151 deposition Methods 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 15
- 238000007747 plating Methods 0.000 claims description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 2
- 239000007788 liquid Substances 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- 239000010703 silicon Substances 0.000 abstract description 9
- 241001125862 Tinca tinca Species 0.000 abstract 1
- 238000003475 lamination Methods 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 13
- 238000010030 laminating Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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Abstract
(57)【要約】
【課題】 好ましいダマシーン配線構造を持つ半導体装
置とその製造方法を提供する。 【解決手段】 シリコン基板１１上の絶縁膜１２の配線
領域に第１の溝１３ａを形成し、キャパシタ領域に第１
の溝１３ａより幅が広い第２の溝１３ｂを形成する。そ
して、第１の溝１３ａを完全に埋め込み、第２の溝１３
ｂを途中まで埋めるように第１の導体膜１４を堆積す
る。さらに、第２の溝１３ｂの途中まで埋めるようにキ
ャパシタ絶縁膜１５を堆積し、その上に第２の溝１３ｂ
を完全に埋めるように第２の導体膜１６を堆積する。第
２の導体膜１６、キャパシタ絶縁膜１５及び第１の導体
膜１４の積層膜を、絶縁膜１２が露出するまで研磨し
て、第１の溝１３ａに第１の導体膜による配線を、第２
の溝１３ｂに第１の導体膜、キャパシタ絶縁膜及び第２
の導体膜からなるキャパシタを埋め込む。
置とその製造方法を提供する。 【解決手段】 シリコン基板１１上の絶縁膜１２の配線
領域に第１の溝１３ａを形成し、キャパシタ領域に第１
の溝１３ａより幅が広い第２の溝１３ｂを形成する。そ
して、第１の溝１３ａを完全に埋め込み、第２の溝１３
ｂを途中まで埋めるように第１の導体膜１４を堆積す
る。さらに、第２の溝１３ｂの途中まで埋めるようにキ
ャパシタ絶縁膜１５を堆積し、その上に第２の溝１３ｂ
を完全に埋めるように第２の導体膜１６を堆積する。第
２の導体膜１６、キャパシタ絶縁膜１５及び第１の導体
膜１４の積層膜を、絶縁膜１２が露出するまで研磨し
て、第１の溝１３ａに第１の導体膜による配線を、第２
の溝１３ｂに第１の導体膜、キャパシタ絶縁膜及び第２
の導体膜からなるキャパシタを埋め込む。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に係
り、特に埋め込み配線構造を持つ半導体装置とその製造
方法に関する。
り、特に埋め込み配線構造を持つ半導体装置とその製造
方法に関する。
【０００２】
【従来の技術】半導体集積回路の素子間接続を行うメタ
ル配線は、従来一般的に、絶縁膜上に成膜したＡｌ等の
メタル膜をリソグラフィと異方性エッチングによりパタ
ーニングして形成されている。しかし、素子の微細化に
伴う配線のライン／スペースの微細化により、パターン
形成された配線のスペースに絶縁膜を埋めることが困難
になりつつある。そこで、従来のＡｌ配線の形成方法に
代わって、絶縁膜に配線溝を加工して、この配線溝にメ
ッキ法によってＣｕ等を埋め込むダマシーン法が用いら
れるようになっている。
ル配線は、従来一般的に、絶縁膜上に成膜したＡｌ等の
メタル膜をリソグラフィと異方性エッチングによりパタ
ーニングして形成されている。しかし、素子の微細化に
伴う配線のライン／スペースの微細化により、パターン
形成された配線のスペースに絶縁膜を埋めることが困難
になりつつある。そこで、従来のＡｌ配線の形成方法に
代わって、絶縁膜に配線溝を加工して、この配線溝にメ
ッキ法によってＣｕ等を埋め込むダマシーン法が用いら
れるようになっている。
【０００３】また、集積回路内に大きな容量を必要とす
る場合、従来のシリコン／絶縁膜／シリコンによるキャ
パシタに代わって、絶縁膜上の配線領域内に、メタル
（Ｍ）／絶縁膜（Ｉ）／メタル（Ｍ）の積層構造からな
るＭＩＭキャパシタを形成することも行われる。この場
合、ＭＩＭキャパシタの電極を配線と同時に形成するこ
とが好ましい。
る場合、従来のシリコン／絶縁膜／シリコンによるキャ
パシタに代わって、絶縁膜上の配線領域内に、メタル
（Ｍ）／絶縁膜（Ｉ）／メタル（Ｍ）の積層構造からな
るＭＩＭキャパシタを形成することも行われる。この場
合、ＭＩＭキャパシタの電極を配線と同時に形成するこ
とが好ましい。
【０００４】図１３〜図１６は、ダマシーン法によるＣ
ｕ配線と同時にＭＩＭキャパシタを形成する工程例を示
している。図１３に示すように、シリコン基板１上に形
成された絶縁膜２に、異方性エッチングによって配線溝
３ａと同時にキャパシタ領域に溝３ｂを形成する。そし
て、Ｃｕメッキ法により、図１４に示すように配線４ａ
と同時にキャパシタ下部電極４ｂをそれぞれ、溝３ａ，
３ｂに埋め込み形成し、更にＳｉＮ等のキャパシタ絶縁
膜５と、ＴｉＮ等の上部電極膜６を積層形成する。この
上部電極膜６とキャパシタ絶縁膜５を順次エッチングす
ることにより、図１５に示すようにキャパシタを形成す
る。更に、図１６に示すように、層間絶縁膜７を堆積
し、この上に再度ダマシーン法によって、必要なコンタ
クト部８ａ，８ｂと上部配線９を埋め込み形成する。
ｕ配線と同時にＭＩＭキャパシタを形成する工程例を示
している。図１３に示すように、シリコン基板１上に形
成された絶縁膜２に、異方性エッチングによって配線溝
３ａと同時にキャパシタ領域に溝３ｂを形成する。そし
て、Ｃｕメッキ法により、図１４に示すように配線４ａ
と同時にキャパシタ下部電極４ｂをそれぞれ、溝３ａ，
３ｂに埋め込み形成し、更にＳｉＮ等のキャパシタ絶縁
膜５と、ＴｉＮ等の上部電極膜６を積層形成する。この
上部電極膜６とキャパシタ絶縁膜５を順次エッチングす
ることにより、図１５に示すようにキャパシタを形成す
る。更に、図１６に示すように、層間絶縁膜７を堆積
し、この上に再度ダマシーン法によって、必要なコンタ
クト部８ａ，８ｂと上部配線９を埋め込み形成する。
【０００５】
【発明が解決しようとする課題】この様な従来のＣｕダ
マシーン法では、次のような問題がある。 図１５に示すように、キャパシタは突出した状態に形
成される。従って、図１６に示す層間絶縁膜７は、成膜
後に平坦化する処理が必要になる。最初のＣｕダマシー
ン配線の埋め込みにも平坦化処理が必要であるから、少
なくとも２回の平坦化工程が必要になる。これらの平坦
化には具体的には、化学的機械的研磨（ＣＭＰ）処理が
用いられる。 図１６に示すように、上部配線９のコンタクト部８
ａ，８ｂの深さが異なり、コンタクトホール形成時に
は、浅い方でオーバーエッチングが生じ、下地のエッチ
ングを抑えるためには、絶縁膜とその下地の間で大きな
エッチング選択比が必要になる。 上部配線のコンタクトホールを異方性エッチングによ
り形成する際、コンタクトホールに露出するＣｕ配線４
ａの表面が酸化され、抵抗が増加しやすい。
マシーン法では、次のような問題がある。 図１５に示すように、キャパシタは突出した状態に形
成される。従って、図１６に示す層間絶縁膜７は、成膜
後に平坦化する処理が必要になる。最初のＣｕダマシー
ン配線の埋め込みにも平坦化処理が必要であるから、少
なくとも２回の平坦化工程が必要になる。これらの平坦
化には具体的には、化学的機械的研磨（ＣＭＰ）処理が
用いられる。 図１６に示すように、上部配線９のコンタクト部８
ａ，８ｂの深さが異なり、コンタクトホール形成時に
は、浅い方でオーバーエッチングが生じ、下地のエッチ
ングを抑えるためには、絶縁膜とその下地の間で大きな
エッチング選択比が必要になる。 上部配線のコンタクトホールを異方性エッチングによ
り形成する際、コンタクトホールに露出するＣｕ配線４
ａの表面が酸化され、抵抗が増加しやすい。
【０００６】この発明は、好ましいダマシーン配線構造
を持つ半導体装置とその製造方法を提供することを目的
としている。
を持つ半導体装置とその製造方法を提供することを目的
としている。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板と、この半導体基板上に形成された絶
縁膜と、この絶縁膜に形成された第１の溝に表面が平坦
になるように埋め込まれた配線と、前記絶縁膜に形成さ
れた前記第１の溝より幅の広い第２の溝に表面が平坦に
なるように埋め込まれた、前記配線の材料と同じ第１の
導体膜とキャパシタ絶縁膜及び第２の導体膜の積層構造
からなるキャパシタと、を有することを特徴とする。
置は、半導体基板と、この半導体基板上に形成された絶
縁膜と、この絶縁膜に形成された第１の溝に表面が平坦
になるように埋め込まれた配線と、前記絶縁膜に形成さ
れた前記第１の溝より幅の広い第２の溝に表面が平坦に
なるように埋め込まれた、前記配線の材料と同じ第１の
導体膜とキャパシタ絶縁膜及び第２の導体膜の積層構造
からなるキャパシタと、を有することを特徴とする。
【０００８】この発明による半導体装置の製造方法は、
半導体基板上の絶縁膜の配線領域に第１の溝を形成し、
キャパシタ領域に第１の溝より幅が広い第２の溝を形成
する工程と、前記第１及び第２の溝が形成された前記絶
縁膜上に、前記第１の溝を完全に埋め込み、前記第２の
溝を途中まで埋めるように第１の導体膜を堆積する工程
と、前記導体膜上に前記第２の溝の途中まで埋めるよう
にキャパシタ絶縁膜を堆積する工程と、前記キャパシタ
絶縁膜上に前記第２の溝を完全に埋めるように第２の導
体膜を堆積する工程と、前記第２の導体膜、キャパシタ
絶縁膜及び第１の導体膜の積層膜を、前記絶縁膜が露出
するまで研磨して、前記第１の溝に前記第１の導体膜に
よる配線を、前記第２の溝に前記第１の導体膜、キャパ
シタ絶縁膜及び第２の導体膜からなるキャパシタを埋め
込む工程と、を有することを特徴とする。
半導体基板上の絶縁膜の配線領域に第１の溝を形成し、
キャパシタ領域に第１の溝より幅が広い第２の溝を形成
する工程と、前記第１及び第２の溝が形成された前記絶
縁膜上に、前記第１の溝を完全に埋め込み、前記第２の
溝を途中まで埋めるように第１の導体膜を堆積する工程
と、前記導体膜上に前記第２の溝の途中まで埋めるよう
にキャパシタ絶縁膜を堆積する工程と、前記キャパシタ
絶縁膜上に前記第２の溝を完全に埋めるように第２の導
体膜を堆積する工程と、前記第２の導体膜、キャパシタ
絶縁膜及び第１の導体膜の積層膜を、前記絶縁膜が露出
するまで研磨して、前記第１の溝に前記第１の導体膜に
よる配線を、前記第２の溝に前記第１の導体膜、キャパ
シタ絶縁膜及び第２の導体膜からなるキャパシタを埋め
込む工程と、を有することを特徴とする。
【０００９】この発明によると、配線とＭＩＭキャパシ
タを、これらを埋め込む溝の幅の違いを利用していずれ
も表面が平坦になるように埋め込む。この工程では平坦
化処理が必要であるが、形成されたＭＩＭキャパシタは
突出しないから、その後形成する層間絶縁膜については
平坦化処理が必要ない。しかも、その層間絶縁膜上に形
成する上部配線のコンタクトは、下部配線に対する部分
とＭＩＭキャパシタに対する部分とで同じ深さになり、
加工が容易になる。
タを、これらを埋め込む溝の幅の違いを利用していずれ
も表面が平坦になるように埋め込む。この工程では平坦
化処理が必要であるが、形成されたＭＩＭキャパシタは
突出しないから、その後形成する層間絶縁膜については
平坦化処理が必要ない。しかも、その層間絶縁膜上に形
成する上部配線のコンタクトは、下部配線に対する部分
とＭＩＭキャパシタに対する部分とで同じ深さになり、
加工が容易になる。
【００１０】この発明による半導体装置はまた、半導体
基板と、この半導体基板上に形成された絶縁膜と、この
絶縁膜に形成されたコンタクト部を幅広とした配線溝に
平坦に埋め込まれた配線とを有し、前記配線は、前記コ
ンタクト部においては第１の導体膜とその上面の一部を
覆う第２の導体膜の積層構造からなり、前記コンタクト
部以外では前記第１の導体膜のみからなることを特徴と
する。
基板と、この半導体基板上に形成された絶縁膜と、この
絶縁膜に形成されたコンタクト部を幅広とした配線溝に
平坦に埋め込まれた配線とを有し、前記配線は、前記コ
ンタクト部においては第１の導体膜とその上面の一部を
覆う第２の導体膜の積層構造からなり、前記コンタクト
部以外では前記第１の導体膜のみからなることを特徴と
する。
【００１１】この発明による半導体装置の製造方法はま
た、半導体基板上の絶縁膜に幅の狭い配線部とこれに連
続する幅の広いコンタクト部を有する溝を形成する工程
と、前記溝が形成された前記絶縁膜上に、前記配線部を
完全に埋め、前記コンタクト部を途中まで埋めるように
第１の導体膜を堆積する工程と、前記第１の導体膜上に
前記コンタクト部を完全に埋めるように第２の導体膜を
堆積する工程と、前記第２の導体膜及び第１の導体膜を
研磨して、前記配線部に第１の導体膜のみが埋め込ま
れ、前記コンタクト部に第１の導体膜と第２の導体膜の
積層膜が埋め込まれた配線を形成する工程と、を有する
ことを特徴とする。
た、半導体基板上の絶縁膜に幅の狭い配線部とこれに連
続する幅の広いコンタクト部を有する溝を形成する工程
と、前記溝が形成された前記絶縁膜上に、前記配線部を
完全に埋め、前記コンタクト部を途中まで埋めるように
第１の導体膜を堆積する工程と、前記第１の導体膜上に
前記コンタクト部を完全に埋めるように第２の導体膜を
堆積する工程と、前記第２の導体膜及び第１の導体膜を
研磨して、前記配線部に第１の導体膜のみが埋め込ま
れ、前記コンタクト部に第１の導体膜と第２の導体膜の
積層膜が埋め込まれた配線を形成する工程と、を有する
ことを特徴とする。
【００１２】この様な配線構造及び配線形成工程を用い
ると、第１の導体膜からなる下部配線のコンタクト部の
み第２の導体膜が形成された状態にすることができる。
従って第２の導体膜を耐酸化性に優れた膜とすれば、コ
ンタクトホール形成時の下部配線の酸化が防止され、低
抵抗の配線コンタクトが得られる。
ると、第１の導体膜からなる下部配線のコンタクト部の
み第２の導体膜が形成された状態にすることができる。
従って第２の導体膜を耐酸化性に優れた膜とすれば、コ
ンタクトホール形成時の下部配線の酸化が防止され、低
抵抗の配線コンタクトが得られる。
【００１３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１Ａ及び図１Ｂは、シリコン基板１
１に形成されたシリコン酸化膜等の絶縁膜１２に、配線
及びキャパシタ用の溝１３ａ，１３ｂを形成した状態の
平面図とそのＩ−Ｉ’断面図である。配線領域の溝１３
ａに比べて、キャパシタ領域の溝１３ｂは、幅が大きく
且つ深い。従って、これらの溝形成には、２回のリソグ
ラフィと異方性エッチングを行うことになる。
の実施の形態を説明する。 ［実施の形態１］図１Ａ及び図１Ｂは、シリコン基板１
１に形成されたシリコン酸化膜等の絶縁膜１２に、配線
及びキャパシタ用の溝１３ａ，１３ｂを形成した状態の
平面図とそのＩ−Ｉ’断面図である。配線領域の溝１３
ａに比べて、キャパシタ領域の溝１３ｂは、幅が大きく
且つ深い。従って、これらの溝形成には、２回のリソグ
ラフィと異方性エッチングを行うことになる。
【００１４】具体的に例えば、配線用の溝１３ａは、幅
０．２μｍで、深さ０．４μｍとし、キャパシタ領域の
溝１３ａは、必要とするキャパシタ容量により異なる
が、幅数１０μｍ乃至１００μｍ程度であり、深さはキ
ャパシタ全体に必要とされる値にする。なおキャパシタ
の下部電極からの引き出し配線部となる領域には、配線
領域と同様の幅と深さの配線溝１３ｃを形成する。
０．２μｍで、深さ０．４μｍとし、キャパシタ領域の
溝１３ａは、必要とするキャパシタ容量により異なる
が、幅数１０μｍ乃至１００μｍ程度であり、深さはキ
ャパシタ全体に必要とされる値にする。なおキャパシタ
の下部電極からの引き出し配線部となる領域には、配線
領域と同様の幅と深さの配線溝１３ｃを形成する。
【００１５】この後、図２に示すように、第１の導体膜
１４，キャパシタ絶縁膜１５及び第２の導体膜１６を順
次堆積する。第１の導体膜１４は、メッキ法によるＣｕ
膜である。具体的には、メッキ前に、ＴａＮ膜とＣｕ膜
をＰＶＤ法により堆積して、これらを電極としてＣｕ膜
をメッキする。この第１の導体膜１４は、配線領域の溝
１３ａを完全に埋めるに必要な厚さ、具体的には配線用
溝１３ａの深さ以上の厚さとする。キャパシタ領域の溝
１３ｂは、第１の導体膜１４では途中までしか埋まらな
い状態とする。
１４，キャパシタ絶縁膜１５及び第２の導体膜１６を順
次堆積する。第１の導体膜１４は、メッキ法によるＣｕ
膜である。具体的には、メッキ前に、ＴａＮ膜とＣｕ膜
をＰＶＤ法により堆積して、これらを電極としてＣｕ膜
をメッキする。この第１の導体膜１４は、配線領域の溝
１３ａを完全に埋めるに必要な厚さ、具体的には配線用
溝１３ａの深さ以上の厚さとする。キャパシタ領域の溝
１３ｂは、第１の導体膜１４では途中までしか埋まらな
い状態とする。
【００１６】キャパシタ絶縁膜１５は、０．１μｍ程度
のＳｉＮ膜であり、第２の導体膜１６は０．１５μｍ程
度のＴｉＮ膜である。これらはＣＶＤ法により堆積す
る。ここで必要な条件は、キャパシタ絶縁膜１５を堆積
した段階でも、キャパシタ領域の溝１３ｂは深さ方向に
まだ完全には埋まらないことである。
のＳｉＮ膜であり、第２の導体膜１６は０．１５μｍ程
度のＴｉＮ膜である。これらはＣＶＤ法により堆積す
る。ここで必要な条件は、キャパシタ絶縁膜１５を堆積
した段階でも、キャパシタ領域の溝１３ｂは深さ方向に
まだ完全には埋まらないことである。
【００１７】この後、平坦化処理を行う。即ち、第２の
導体膜１６、キャパシタ絶縁膜１５及び第１の導体膜１
４をＣＭＰにより、絶縁膜１２の表面が露出するまで研
磨する。図３Ａ及び図３Ｂは、こうして得られた状態を
示す平面図とそのＩ−Ｉ’断面図である。狭い溝１３ａ
には、第１の導体膜１４のみによる配線１４ａが平坦に
埋め込まれる。キャパシタ領域に溝１３ｂには、第１の
導体膜１４による下部電極１４ｂ、キャパシタ絶縁膜１
６及び第２の導体膜１６による上部電極からなるキャパ
シタが平坦に埋め込まれる。キャパシタの下部電極１４
ｂに接続される配線１４ｃは、配線１４ａと同様に第１
の導体膜のみによる配線となる。
導体膜１６、キャパシタ絶縁膜１５及び第１の導体膜１
４をＣＭＰにより、絶縁膜１２の表面が露出するまで研
磨する。図３Ａ及び図３Ｂは、こうして得られた状態を
示す平面図とそのＩ−Ｉ’断面図である。狭い溝１３ａ
には、第１の導体膜１４のみによる配線１４ａが平坦に
埋め込まれる。キャパシタ領域に溝１３ｂには、第１の
導体膜１４による下部電極１４ｂ、キャパシタ絶縁膜１
６及び第２の導体膜１６による上部電極からなるキャパ
シタが平坦に埋め込まれる。キャパシタの下部電極１４
ｂに接続される配線１４ｃは、配線１４ａと同様に第１
の導体膜のみによる配線となる。
【００１８】この後、図４に示すように層間絶縁膜１７
を堆積し、これに配線溝１８とコンタクトホール１９
ａ，１９ｂを異方性エッチングにより形成し、第３の導
体膜２０を埋め込む。この第３の導体膜２０もメッキ法
によるＣｕ膜とする。具体的には、ＴａＮ膜とＣｕ膜を
ＰＶＤ法により堆積した後、これらを電極としてＣｕ膜
をメッキする。
を堆積し、これに配線溝１８とコンタクトホール１９
ａ，１９ｂを異方性エッチングにより形成し、第３の導
体膜２０を埋め込む。この第３の導体膜２０もメッキ法
によるＣｕ膜とする。具体的には、ＴａＮ膜とＣｕ膜を
ＰＶＤ法により堆積した後、これらを電極としてＣｕ膜
をメッキする。
【００１９】この実施の形態によると、キャパシタと配
線が共に平坦に埋め込まれるから、図４に示す層間絶縁
膜１７は、平坦化処理を必要としない。従って、従来に
比べて、平坦化工程が少なくなる。しかも、キャパシタ
が突出していないから、図４に示すコンタクトホール１
９ａ，１９ｂは同じ深さになり、オーバーエッチングを
生じることなく、コンタクトホール形成が可能になる。
線が共に平坦に埋め込まれるから、図４に示す層間絶縁
膜１７は、平坦化処理を必要としない。従って、従来に
比べて、平坦化工程が少なくなる。しかも、キャパシタ
が突出していないから、図４に示すコンタクトホール１
９ａ，１９ｂは同じ深さになり、オーバーエッチングを
生じることなく、コンタクトホール形成が可能になる。
【００２０】［実施の形態２］実施の形態１では、配線
埋め込み用の溝とキャパシタ埋め込み用の溝の深さを異
ならせたが、溝深さを同じにしても同様に構造を得るこ
とができる。その様な実施の形態を図５〜図８を用いて
説明する。なお、先の実施の形態と対応する部分には同
じ符号を付してある。
埋め込み用の溝とキャパシタ埋め込み用の溝の深さを異
ならせたが、溝深さを同じにしても同様に構造を得るこ
とができる。その様な実施の形態を図５〜図８を用いて
説明する。なお、先の実施の形態と対応する部分には同
じ符号を付してある。
【００２１】図５に示すように、シリコン基板１１に形
成された絶縁膜１２に、配線埋め込み用の溝１３ａとキ
ャパシタ埋め込み用の溝１３ｂを形成する。配線用の溝
１３ａの幅は例えば０．２μｍとし、キャパシタ用の溝
１３ｂの幅はキャパシタ容量に必要な数１０μｍ乃至１
００μｍ程度とする。また溝１３ａ，１３ｂの深さは、
キャパシタ全体を埋め込むに必要な同じ深さ、例えば
０．４μｍ程度とし、従って一回の異方性エッチングに
より形成される。
成された絶縁膜１２に、配線埋め込み用の溝１３ａとキ
ャパシタ埋め込み用の溝１３ｂを形成する。配線用の溝
１３ａの幅は例えば０．２μｍとし、キャパシタ用の溝
１３ｂの幅はキャパシタ容量に必要な数１０μｍ乃至１
００μｍ程度とする。また溝１３ａ，１３ｂの深さは、
キャパシタ全体を埋め込むに必要な同じ深さ、例えば
０．４μｍ程度とし、従って一回の異方性エッチングに
より形成される。
【００２２】この後、図６に示すように、第１の導体膜
１４，キャパシタ絶縁膜１５及び第２の導体膜１６を順
次堆積する。第１の導体膜１４は、メッキ法によるＣｕ
膜である。具体的には、メッキ前に、ＴａＮ膜とＣｕ膜
をＰＶＤ法により堆積して、これらを電極としてＣｕ膜
をメッキする。この第１の導体膜１４は、配線領域の溝
１３ａを完全に埋めるようにする。配線領域の溝１３ａ
は幅が狭く且つ深いから、埋め込み性が悪い。そこで、
メッキ液中に埋め込み促進剤を添加して、溝１３ａを完
全に埋めるようにする。キャパシタ領域の溝１３ｂは、
第１の導体膜１４では途中までしか埋まらない状態とす
る。
１４，キャパシタ絶縁膜１５及び第２の導体膜１６を順
次堆積する。第１の導体膜１４は、メッキ法によるＣｕ
膜である。具体的には、メッキ前に、ＴａＮ膜とＣｕ膜
をＰＶＤ法により堆積して、これらを電極としてＣｕ膜
をメッキする。この第１の導体膜１４は、配線領域の溝
１３ａを完全に埋めるようにする。配線領域の溝１３ａ
は幅が狭く且つ深いから、埋め込み性が悪い。そこで、
メッキ液中に埋め込み促進剤を添加して、溝１３ａを完
全に埋めるようにする。キャパシタ領域の溝１３ｂは、
第１の導体膜１４では途中までしか埋まらない状態とす
る。
【００２３】キャパシタ絶縁膜１５は、０．１μｍ程度
のＳｉＮ膜であり、第２の導体膜１６は０．１５μｍ程
度のＴｉＮ膜である。これらはＣＶＤ法により堆積す
る。ここで必要な条件は、キャパシタ絶縁膜１５を堆積
した段階でも、キャパシタ領域の溝１３ｂは深さ方向に
まだ完全には埋まらないことである。
のＳｉＮ膜であり、第２の導体膜１６は０．１５μｍ程
度のＴｉＮ膜である。これらはＣＶＤ法により堆積す
る。ここで必要な条件は、キャパシタ絶縁膜１５を堆積
した段階でも、キャパシタ領域の溝１３ｂは深さ方向に
まだ完全には埋まらないことである。
【００２４】この後、平坦化処理を行う。即ち、第２の
導体膜１６、キャパシタ絶縁膜１５及び第１の導体膜１
４をＣＭＰにより、図７に示すように、絶縁膜１２の表
面が露出するまで研磨する。これにより、狭い溝１３ａ
には、第１の導体膜１４のみによる配線１４ａが平坦に
埋め込まれる。キャパシタ領域に溝１３ｂには、第１の
導体膜１４による下部電極１４ｂ、キャパシタ絶縁膜１
６及び第２の導体膜１６による上部電極からなるキャパ
シタが平坦に埋め込まれる。
導体膜１６、キャパシタ絶縁膜１５及び第１の導体膜１
４をＣＭＰにより、図７に示すように、絶縁膜１２の表
面が露出するまで研磨する。これにより、狭い溝１３ａ
には、第１の導体膜１４のみによる配線１４ａが平坦に
埋め込まれる。キャパシタ領域に溝１３ｂには、第１の
導体膜１４による下部電極１４ｂ、キャパシタ絶縁膜１
６及び第２の導体膜１６による上部電極からなるキャパ
シタが平坦に埋め込まれる。
【００２５】この後、図８に示すように層間絶縁膜１７
を堆積し、これに配線溝１８とコンタクトホール１９
ａ，１９ｂを異方性エッチングにより形成し、第３の導
体膜２０を埋め込む。この第３の導体膜２０もメッキ法
によるＣｕ膜とする。具体的には、ＴａＮ膜とＣｕ膜を
ＰＶＤ法により堆積した後、これらを電極としてＣｕ膜
をメッキする。
を堆積し、これに配線溝１８とコンタクトホール１９
ａ，１９ｂを異方性エッチングにより形成し、第３の導
体膜２０を埋め込む。この第３の導体膜２０もメッキ法
によるＣｕ膜とする。具体的には、ＴａＮ膜とＣｕ膜を
ＰＶＤ法により堆積した後、これらを電極としてＣｕ膜
をメッキする。
【００２６】この実施の形態によっても、キャパシタと
配線が共に平坦に埋め込まれるから、図８に示す層間絶
縁膜１７は、平坦化処理を必要としない。従って、従来
に比べて、平坦化工程が少なくなる。しかも、キャパシ
タが突出していないから、図８に示すコンタクトホール
１９ａ，１９ｂは同じ深さになり、オーバーエッチング
を生じることなく、コンタクトホール形成が可能にな
る。
配線が共に平坦に埋め込まれるから、図８に示す層間絶
縁膜１７は、平坦化処理を必要としない。従って、従来
に比べて、平坦化工程が少なくなる。しかも、キャパシ
タが突出していないから、図８に示すコンタクトホール
１９ａ，１９ｂは同じ深さになり、オーバーエッチング
を生じることなく、コンタクトホール形成が可能にな
る。
【００２７】［実施の形態３］次に、Ｃｕダマシーン配
線で問題になる配線コンタクト部の酸化防止を図った実
施の形態を、図９Ａ〜図１２を参照して説明する。図９
Ａは、配線溝形成時の平面図であり、図９ＢはそのＩ−
Ｉ’及びII−II’断面図である。シリコン基板２１に形
成された絶縁膜２２に、異方性エッチングによって、配
線溝２３（２３ａ，２３ｂ）を形成する。配線部の溝２
３ａに比べてコンタクト部の溝２３ｂは、幅広に形成す
る。
線で問題になる配線コンタクト部の酸化防止を図った実
施の形態を、図９Ａ〜図１２を参照して説明する。図９
Ａは、配線溝形成時の平面図であり、図９ＢはそのＩ−
Ｉ’及びII−II’断面図である。シリコン基板２１に形
成された絶縁膜２２に、異方性エッチングによって、配
線溝２３（２３ａ，２３ｂ）を形成する。配線部の溝２
３ａに比べてコンタクト部の溝２３ｂは、幅広に形成す
る。
【００２８】この後、図１０に示すように配線用の第１
の導体膜２４を堆積し、更に耐酸化性に優れた第２の導
体膜２５を堆積する。第１の導体膜２４は、メッキ法に
よるＣｕ膜である。具体的には、メッキ前に、ＴａＮ膜
とＣｕ膜をＰＶＤ法により堆積して、これらを電極とし
てＣｕ膜をメッキする。この第１の導体膜２４は、配線
部の溝２３ａを完全に埋め、コンタクト部の溝２３ｂは
途中まで埋めるようにする。第２の導体膜２５はＣＶＤ
によるＴｉＮ膜である。
の導体膜２４を堆積し、更に耐酸化性に優れた第２の導
体膜２５を堆積する。第１の導体膜２４は、メッキ法に
よるＣｕ膜である。具体的には、メッキ前に、ＴａＮ膜
とＣｕ膜をＰＶＤ法により堆積して、これらを電極とし
てＣｕ膜をメッキする。この第１の導体膜２４は、配線
部の溝２３ａを完全に埋め、コンタクト部の溝２３ｂは
途中まで埋めるようにする。第２の導体膜２５はＣＶＤ
によるＴｉＮ膜である。
【００２９】この後、平坦化処理を行う。即ち、第２の
導体膜２５及び第１の導体膜２４をＣＭＰにより、図１
１Ａ及び図１１Ｂに示すように、絶縁膜２２の表面が露
出するまで研磨する。これにより、幅の狭い溝２３ａに
は、第１の導体膜２４のみによる配線が平坦に埋め込ま
れる。幅の広いコンタクト部の溝２３ｂには、第１の導
体膜２４による配線の表面中央に第２の導体膜２５が選
択的に残された状態が得られる。
導体膜２５及び第１の導体膜２４をＣＭＰにより、図１
１Ａ及び図１１Ｂに示すように、絶縁膜２２の表面が露
出するまで研磨する。これにより、幅の狭い溝２３ａに
は、第１の導体膜２４のみによる配線が平坦に埋め込ま
れる。幅の広いコンタクト部の溝２３ｂには、第１の導
体膜２４による配線の表面中央に第２の導体膜２５が選
択的に残された状態が得られる。
【００３０】この後、図１２に示すように層間絶縁膜２
６を堆積し、これに配線溝２７とコンタクトホール２８
を異方性エッチングにより形成し、第３の導体膜２９を
埋め込む。この第３の導体膜２９もメッキ法によるＣｕ
膜とする。具体的には、ＴａＮ膜とＣｕ膜をＰＶＤ法に
より堆積した後、これらを電極としてＣｕ膜をメッキす
る。
６を堆積し、これに配線溝２７とコンタクトホール２８
を異方性エッチングにより形成し、第３の導体膜２９を
埋め込む。この第３の導体膜２９もメッキ法によるＣｕ
膜とする。具体的には、ＴａＮ膜とＣｕ膜をＰＶＤ法に
より堆積した後、これらを電極としてＣｕ膜をメッキす
る。
【００３１】以上のようにこの実施の形態によると、Ｃ
ｕ配線のコンタクト部のみに、耐酸化性に優れたＴｉＮ
膜を形成することができる。この結果、コンタクトホー
ル形成後のＣｕ配線の酸化を防止することができ、低抵
抗の安定したコンタクトが可能になる。
ｕ配線のコンタクト部のみに、耐酸化性に優れたＴｉＮ
膜を形成することができる。この結果、コンタクトホー
ル形成後のＣｕ配線の酸化を防止することができ、低抵
抗の安定したコンタクトが可能になる。
【００３２】なお、Ｃｕ埋め込み配線のコンタクト部の
耐腐食性を改善するために、配線を積層構造とすること
は、従来より提案されている。その方法は、配線溝にま
ずＣｕ膜を平坦に埋め込み、その後Ｃｕ膜に表面をウェ
ットエッチングによりリセスする。そして、ＣＶＤ等に
よりＴｉＮ膜を成膜して平坦化する。しかしこの方法で
は、埋め込みＣｕ配線全体をリセスエッチングするため
に、配線全体のＣｕ膜が薄くなり、配線抵抗が高くなっ
てしまう。この実施の形態の場合には、コンタクト部に
ついてのみ、Ｃｕ埋め込み配線の中央部にＴｉＮ膜が残
される状態になるので、配線抵抗が高くなることはな
く、この点で優れている。
耐腐食性を改善するために、配線を積層構造とすること
は、従来より提案されている。その方法は、配線溝にま
ずＣｕ膜を平坦に埋め込み、その後Ｃｕ膜に表面をウェ
ットエッチングによりリセスする。そして、ＣＶＤ等に
よりＴｉＮ膜を成膜して平坦化する。しかしこの方法で
は、埋め込みＣｕ配線全体をリセスエッチングするため
に、配線全体のＣｕ膜が薄くなり、配線抵抗が高くなっ
てしまう。この実施の形態の場合には、コンタクト部に
ついてのみ、Ｃｕ埋め込み配線の中央部にＴｉＮ膜が残
される状態になるので、配線抵抗が高くなることはな
く、この点で優れている。
【００３３】この実施の形態は、先の実施の形態１，２
で説明したＭＩＭキャパシタを含む配線構造のなかで実
施することも可能である。但しこの場合、配線コンタク
ト部にはキャパシタ絶縁膜が残らないようにすることが
必要であり、キャパシタ絶縁膜のエッチング工程が入
る。
で説明したＭＩＭキャパシタを含む配線構造のなかで実
施することも可能である。但しこの場合、配線コンタク
ト部にはキャパシタ絶縁膜が残らないようにすることが
必要であり、キャパシタ絶縁膜のエッチング工程が入
る。
【００３４】
【発明の効果】以上述べたようにこの発明によれば、好
ましいダマシーン配線構造を持つ半導体装置が得られ
る。
ましいダマシーン配線構造を持つ半導体装置が得られ
る。
【図１Ａ】この発明の実施の形態による溝形成工程を示
す平面図である。
す平面図である。
【図１Ｂ】図１ＡのＩ−Ｉ’断面図である。
【図２】同実施の形態の導体膜／キャパシタ絶縁膜／導
体膜の積層工程を示す断面図である。
体膜の積層工程を示す断面図である。
【図３Ａ】同実施の形態の平坦化工程を示す平面図であ
る。
る。
【図３Ｂ】図３ＡのＩ−Ｉ’断面図である。
【図４】同実施の形態の上部配線形成工程を示す断面図
である。
である。
【図５】他の実施の形態による溝形成工程を示す断面図
である。
である。
【図６】同実施の形態の導体膜／キャパシタ絶縁膜／導
体膜の積層工程を示す断面図である。
体膜の積層工程を示す断面図である。
【図７】同実施の形態の平坦化工程を示す平面図であ
る。
る。
【図８】同実施の形態の上部配線形成工程を示す断面図
である。
である。
【図９Ａ】他の実施の形態による溝形成工程を示す平面
図である。
図である。
【図９Ｂ】図９ＡのＩ−Ｉ’及びII−II’断面図であ
る。
る。
【図１０】同実施の形態の導体膜積層工程を示す断面図
である。
である。
【図１１Ａ】同実施の形態の平坦化工程を示す平面図で
ある。
ある。
【図１１Ｂ】同実施の形態の平坦化工程を示す断面図で
ある。
ある。
【図１２】同実施の形態の上部配線形成工程を示す断面
図である。
図である。
【図１３】従来例の配線溝形成工程を示す断面図であ
る。
る。
【図１４】同従来例の導体膜／キャパシタ絶縁膜／導体
膜の積層工程を示す断面図である。
膜の積層工程を示す断面図である。
【図１５】同従来例のキャパシタ形成工程を示す断面図
である。
である。
【図１６】同従来例の上部配線形成工程を示す断面図で
ある。
ある。
１１…シリコン基板、１２…絶縁膜、１３ａ，１３ｂ，
１３ｃ…溝、１４…第１の導体膜、１５…キャパシタ絶
縁膜、１６…第２の導体膜、１７…層間絶縁膜、１８…
溝、１９ａ，１９ｂ…コンタクトホール、２０…第３の
導体膜、２１…シリコン基板、２２…絶縁膜、２３ａ，
２３ｂ…溝、２４…第１の導体膜、２５…第２の導体
膜、２６…層間絶縁膜、２７…溝、２８…コンタクトホ
ール、２９…第３の導体膜。
１３ｃ…溝、１４…第１の導体膜、１５…キャパシタ絶
縁膜、１６…第２の導体膜、１７…層間絶縁膜、１８…
溝、１９ａ，１９ｂ…コンタクトホール、２０…第３の
導体膜、２１…シリコン基板、２２…絶縁膜、２３ａ，
２３ｂ…溝、２４…第１の導体膜、２５…第２の導体
膜、２６…層間絶縁膜、２７…溝、２８…コンタクトホ
ール、２９…第３の導体膜。
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フロントページの続き
Ｆターム(参考） 5F033 HH11 HH32 JJ01 JJ11 JJ32
KK11 KK32 KK33 MM01 MM12
MM13 NN06 NN07 NN12 PP14
PP27 QQ09 QQ16 QQ37 QQ48
RR04 VV10 XX08
5F038 AC05 AC10 AC17 EZ15 EZ20
Claims (13)
- 【請求項１】 半導体基板と、 この半導体基板上に形成された絶縁膜と、 この絶縁膜に形成された第１の溝に表面が平坦になるよ
うに埋め込まれた配線と、 前記絶縁膜に形成された前記第１の溝より幅の広い第２
の溝に表面が平坦になるように埋め込まれた、前記配線
の材料と同じ第１の導体膜とキャパシタ絶縁膜及び第２
の導体膜の積層構造からなるキャパシタと、を有するこ
とを特徴とする半導体装置。 - 【請求項２】 前記第２の溝は、前記第１の溝より深く
形成されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 前記第２の溝は、前記第１の溝と同じ深
さに形成されていることを特徴とする請求項１記載の半
導体装置。 - 【請求項４】 半導体基板と、 この半導体基板上に形成された絶縁膜と、 この絶縁膜に形成されたコンタクト部を幅広とした配線
溝に平坦に埋め込まれた配線とを有し、 前記配線は、前記コンタクト部においては第１の導体膜
とその上面の一部を覆う第２の導体膜の積層構造からな
り、前記コンタクト部以外では前記第１の導体膜のみか
らなることを特徴とする半導体装置。 - 【請求項５】 半導体基板上の絶縁膜の配線領域に第１
の溝を形成し、キャパシタ領域に第１の溝より幅が広い
第２の溝を形成する工程と、 前記第１及び第２の溝が形成された前記絶縁膜上に、前
記第１の溝を完全に埋め込み、前記第２の溝を途中まで
埋めるように第１の導体膜を堆積する工程と、 前記導体膜上に前記第２の溝の途中まで埋めるようにキ
ャパシタ絶縁膜を堆積する工程と、 前記キャパシタ絶縁膜上に前記第２の溝を完全に埋める
ように第２の導体膜を堆積する工程と、 前記第２の導体膜、キャパシタ絶縁膜及び第１の導体膜
の積層膜を、前記絶縁膜が露出するまで研磨して、前記
第１の溝に前記第１の導体膜による配線を、前記第２の
溝に前記第１の導体膜、キャパシタ絶縁膜及び第２の導
体膜からなるキャパシタを埋め込む工程と、を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 前記第２の溝は前記第１の溝より深く形
成し、前記第１の導体膜は、前記第１の溝の深さ以上の
厚さで堆積することにより前記第１の溝を埋め込むこと
を特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記第１の溝と第２の溝は同じ深さに形
成し、前記第１の導体膜は、埋め込み促進剤を含むメッ
キ液でメッキすることにより前記第１の溝を埋め込むこ
とを特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項８】 前記第１の導体膜は、メッキ法によるＣ
ｕ膜であることを特徴とする請求項５記載の半導体装置
の製造方法。 - 【請求項９】 前記第２の導体膜は、ＣＶＤ法によるＴ
ｉＮ膜であることを特徴とする請求項８記載の半導体装
置の製造方法。 - 【請求項１０】 前記配線及びキャパシタを覆う層間絶
縁膜を堆積する工程と、 前記層間絶縁膜に、前記配線及びキャパシタに接続する
ための上部配線用及びコンタクト用溝を形成する工程
と、 前記上部配線用及びコンタクト用溝に第３の導体膜を埋
め込む工程と、を更に備えたことを特徴とする請求項５
記載の半導体装置の製造方法。 - 【請求項１１】 半導体基板上の絶縁膜に幅の狭い配線
部とこれに連続する幅の広いコンタクト部を有する溝を
形成する工程と、 前記溝が形成された前記絶縁膜上に、前記配線部を完全
に埋め、前記コンタクト部を途中まで埋めるように第１
の導体膜を堆積する工程と、 前記第１の導体膜上に前記コンタクト部を完全に埋める
ように第２の導体膜を堆積する工程と、 前記第２の導体膜及び第１の導体膜を研磨して、前記配
線部に第１の導体膜のみが埋め込まれ、前記コンタクト
部に第１の導体膜と第２の導体膜の積層膜が埋め込まれ
た配線を形成する工程と、を有することを特徴とする半
導体装置の製造方法。 - 【請求項１２】 前記第１の導体膜はメッキ法によるＣ
ｕ膜であり、前記第２の導体膜はＣＶＤ法によるＴｉＮ
膜であることを特徴とする請求項１１記載の半導体装置
の製造方法。 - 【請求項１３】 前記配線を覆う層間絶縁膜を堆積する
工程と、 前記層間絶縁膜に、前記配線に接続するための上部配線
用及びコンタクト用溝を形成する工程と、 前記上部配線用及びコンタクト用溝に第３の導体膜を埋
め込む工程と、を更に備えたことを特徴とする請求項１
１記載の半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001276987A JP4309608B2 (ja) | 2001-09-12 | 2001-09-12 | 半導体装置及びその製造方法 |
| TW91119886A TW575897B (en) | 2001-09-12 | 2002-08-30 | Semiconductor device and its manufacturing method |
| CNB021316228A CN1242473C (zh) | 2001-09-12 | 2002-09-11 | 半导体器件及其制造方法 |
| CNB2005100732087A CN100416818C (zh) | 2001-09-12 | 2002-09-11 | 半导体器件及其制造方法 |
| KR1020020054993A KR100591724B1 (ko) | 2001-09-12 | 2002-09-11 | 반도제장치 및 그 제조방법 |
| US10/238,694 US6888220B2 (en) | 2001-09-12 | 2002-09-11 | Semiconductor device having a buried wiring lead structure |
| US11/058,295 US20050145988A1 (en) | 2001-09-12 | 2005-02-16 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001276987A JP4309608B2 (ja) | 2001-09-12 | 2001-09-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003086695A true JP2003086695A (ja) | 2003-03-20 |
| JP4309608B2 JP4309608B2 (ja) | 2009-08-05 |
Family
ID=19101603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001276987A Expired - Fee Related JP4309608B2 (ja) | 2001-09-12 | 2001-09-12 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6888220B2 (ja) |
| JP (1) | JP4309608B2 (ja) |
| KR (1) | KR100591724B1 (ja) |
| CN (2) | CN100416818C (ja) |
| TW (1) | TW575897B (ja) |
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| US7348623B2 (en) | 2003-07-09 | 2008-03-25 | Kabushiki Kaisha Toshiba | Semiconductor device including a MIM capacitor |
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Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1241264C (zh) * | 2002-09-30 | 2006-02-08 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| JP2005235860A (ja) | 2004-02-17 | 2005-09-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| GB2416916A (en) * | 2004-07-30 | 2006-02-08 | Zetex Plc | A semiconductor device with a trench |
| DE102004039803B4 (de) * | 2004-08-17 | 2006-12-07 | Infineon Technologies Ag | Verfahren zur Herstellung einer Leitbahnanordnung mit erhöhter kapazitiver Kopplung sowie zugehörige Leitbahnanordnung |
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| US7964470B2 (en) | 2006-03-01 | 2011-06-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Flexible processing method for metal-insulator-metal capacitor formation |
| KR100778865B1 (ko) * | 2006-05-25 | 2007-11-22 | 동부일렉트로닉스 주식회사 | 엠아이엠 구조의 커패시터의 제조 방법 |
| US8693163B2 (en) * | 2010-09-01 | 2014-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cylindrical embedded capacitors |
| JP6141159B2 (ja) * | 2013-09-24 | 2017-06-07 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN105590923B (zh) * | 2014-10-27 | 2018-09-07 | 中芯国际集成电路制造(上海)有限公司 | Mim电容及其形成方法 |
| US20170213885A1 (en) | 2016-01-21 | 2017-07-27 | Micron Technology, Inc. | Semiconductor structure and fabricating method thereof |
| KR20200093110A (ko) * | 2019-01-25 | 2020-08-05 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH066012A (ja) * | 1992-06-16 | 1994-01-14 | Ebara Corp | 電気回路の被覆構造 |
| US5691219A (en) | 1994-09-17 | 1997-11-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor memory device |
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2001
- 2001-09-12 JP JP2001276987A patent/JP4309608B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-30 TW TW91119886A patent/TW575897B/zh not_active IP Right Cessation
- 2002-09-11 CN CNB2005100732087A patent/CN100416818C/zh not_active Expired - Fee Related
- 2002-09-11 US US10/238,694 patent/US6888220B2/en not_active Expired - Fee Related
- 2002-09-11 CN CNB021316228A patent/CN1242473C/zh not_active Expired - Fee Related
- 2002-09-11 KR KR1020020054993A patent/KR100591724B1/ko not_active IP Right Cessation
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2005
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| JP2014120732A (ja) * | 2012-12-19 | 2014-06-30 | Fujitsu Ltd | 電子装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4309608B2 (ja) | 2009-08-05 |
| KR20030023530A (ko) | 2003-03-19 |
| CN1242473C (zh) | 2006-02-15 |
| TW575897B (en) | 2004-02-11 |
| KR100591724B1 (ko) | 2006-06-22 |
| US20050145988A1 (en) | 2005-07-07 |
| US6888220B2 (en) | 2005-05-03 |
| CN1716588A (zh) | 2006-01-04 |
| US20030057558A1 (en) | 2003-03-27 |
| CN1405883A (zh) | 2003-03-26 |
| CN100416818C (zh) | 2008-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050309 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070713 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090414 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090508 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |