JP4524680B2 - 半導体装置の製造方法、電子機器の製造方法、半導体装置および電子機器 - Google Patents

半導体装置の製造方法、電子機器の製造方法、半導体装置および電子機器 Download PDF

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Description

本発明は、半導体装置の製造方法等に関するものであり、特に、半導体装置の配線（導電性膜）の形成方法に関するものである。
半導体装置は、半導体膜、絶縁膜および導電性膜の積層構造を有している。中でも、素子の微細化に伴い、配線等の導電性膜の微細化、例えば、細幅化および薄膜化の要求が大きくなっている。
一方、ガラス基板上に、薄膜トランジスタ（ＴＦＴ： thin film transistor）のような半導体素子を形成し、表示装置（液晶装置、有機エレクトロルミネッセンス装置）の表示部や駆動部を構成する場合、液体材料を用いて各構成部位（ＴＦＴ自身や配線）を形成する技術の開発がなされている。
例えば、下記特許文献１（特開２００５−１２１８１号公報）には、細い線状のパターンを、精度よく安定して形成するため、基板（Ｐ）上にバンク（Ｂ）を形成する工程と、バンク（Ｂ）によって区画された領域（Ａ）に、機能液（Ｌ）を配置する工程とを有するパターン形成方法が開示されている。なお、括弧内は、当該公報中の符号番号である。
特開２００５−１２１８１号公報
本発明者は、半導体装置の研究・開発に従事しており、ＴＦＴ等の半導体素子を有する回路等の形成に際し、最適な配線の形成方法を検討している。
例えば、配線の微細化の検討はもとより、素子の微細化や高集積化には、配線の多層化が不可欠な構造となっているため、これらを踏まえた最適な配線の形成方法を検討している。
配線を多層化した場合、層間絶縁膜を介して上下に配置される配線間に寄生容量が生じ、動作の高速化を妨げることがある。この寄生容量の低減には、層間絶縁膜を厚く形成する、層間絶縁膜材料を低誘電率（ｌｏｗ−ｋ）材料とする等の対策も考えられる。
しかしながら、上記対策では、膜応力が大きくなり、膜中にクラックが生じ、また、その応力により膜間の配線やＴＦＴなどの素子の特性の劣化を生じさせる恐れがある。特に、大型の基板やフレキシブル基板上への成膜に際しては、膜応力の低減が要求され、寄生容量を低減する別の対策が重要となる。
一方、表示装置の表示部や駆動部には、キャパシタ（容量）が組み込まれることが多々ある。従って、このキャパシタ部においては、容量を大きく確保するため、配線の上下間隔（絶縁膜厚）を小さくすることが必要である。そのため容量を大きくするために、キャパシタ部の容量絶縁膜を層間絶縁膜とは異なる工程で形成し、また、その膜を高誘電率（Ｈｉｇｈ−ｋ）材料とする等の工夫が必要であった。
本発明は、多層配線（上下に配置される配線）間の寄生容量を低減できる配線の形成方法および配線構造を提供することを目的とする。また、本発明は、キャパシタを有する半導体装置において、多層配線（上下に配置される配線）間の寄生容量を低減しつつ、キャパシタ容量を大きくできる配線の形成方法および配線構造を安価に提供することを目的とする。
（１）本発明の半導体装置の製造方法は、（ａ）基板上に絶縁膜を形成する工程と、（ｂ）上記絶縁膜を選択的に除去し、第１深さの第１溝部と上記第１深さより浅い第２深さの第２溝部を有する溝を形成する工程と、（ｃ）上記第１溝部および第２溝部内に導電性材料液を注入する工程と、（ｄ）上記導電性材料液に処理を施し、上記第１溝部内に第１導電性膜を形成し、上記第２溝部内に第２導電性膜を形成する工程と、（ｅ）上記第１および第２導電性膜上に他の絶縁膜を形成し、上記他の絶縁膜上に第３導電性膜を形成する工程と、を有する。
また、本発明の半導体装置の製造方法は、（ａ）基板上に第１導電性膜および第２導電性膜を形成する工程と、（ｂ）上記第１導電性膜および第２導電性膜上に絶縁膜を形成する工程と、（ｃ）上記絶縁膜を選択的に除去し、上記第１導電性膜の上部に位置する第１溝部と、第２導電性膜の上部に位置する第２溝部とを有する溝を形成する工程であって、上記第１導電性膜と上記第１溝の底部との距離より、上記第２導電性膜と上記第２溝の底部との距離が小さい溝を形成する工程と、（ｄ）上記溝内に、導電性材料液を注入する工程と、（ｅ）上記導電性材料液に処理を施し、上記溝内に第３導電性膜を形成する工程と、を有する。
かかる方法によれば、第１導電性膜と第３導電性膜との距離を大きくでき、これらの間の寄生容量を低減することができる。また、第２導電性膜と第３導電性膜との距離を小さくでき、これらの間の容量を大きくすることができる。
より好ましくは、上記第２導電性膜膜は、キャパシタを構成する第１電極であり、上記第３導電性膜であって、上記第２導電性膜の上部に位置する部分は、上記キャパシタを構成する第２電極である。かかる方法によれば、キャパシタ容量を大きくすることができる。
より好ましくは、上記第１導電性膜は、第１配線であり、上記第２電極以外の上記第３導電性膜は、第２配線である。かかる方法によれば、第１配線と第２配線との間の寄生容量を低減することができる。
より好ましくは、上記溝は、上記第１導電性膜の上部と第２導電性膜の上部との間に傾斜部を有する。かかる方法によれば、第３導電性膜を一連の配線として形成することができる。
より好ましくは、上記溝は、上記第１導電性膜の上部と第２導電性膜の上部との間に第１傾斜部、平坦部および第２傾斜部を有する。かかる方法によれば、平坦部により第１傾斜部に、効率よく導電性材料液を充填することができる。
より好ましくは、上記溝は、上記第１導電性膜の上部と第２導電性膜の上部との間に第１傾斜部、逆傾斜部および第２傾斜部を有する。かかる方法によれば、逆傾斜部により第１傾斜部に、効率よく導電性材料液を充填することができる。
より好ましくは、上記溝の端部には、上記溝の幅より広い液溜め部が配置され、上記導電性材料液を注入する工程は、上記液溜め部に上記導電性材料液を吐出した後、上記溝に上記導電性材料液を導入する工程である。かかる方法によれば、液溜め部から第２溝に導電性材料液を導入することができる。
より好ましくは、上記溝は、第１幅を有する幅広溝と、上記幅広溝の略中央部に位置し、第２幅を有する幅狭溝とから成る。かかる方法によれば、幅狭溝の第２幅および深さによって導電性膜の幅および膜厚が規定されるため、所定の幅および膜厚の第３導電性膜を形成することができる。特に、配線（導電性膜）等の微細化に寄与することができる。
より好ましくは、上記溝は、第１幅を有する幅広溝と、上記幅広溝の略中央部に位置し、第２幅を有する幅狭溝とから成り、上記幅狭溝の深さは、ほぼ一定であり、上記幅広溝の深さは、上記第２導電性膜の上部より上記第１導電性膜の上部において、浅い。かかる方法によれば、幅狭溝の第２幅および深さによって導電性膜の幅および膜厚が規定されるため、所定の幅および膜厚の第３導電性膜を形成することができる。また、幅広溝の深さを上記第２導電性膜の上部と上記第１導電性膜の上部において変化させることで、溝の底部の位置（第１もしくは第２導電性膜と第３導電性膜との距離）を容易に変化させることができる。
より好ましくは、上記溝の端部には、上記幅狭溝の幅より広い液溜め部が配置され、上記導電性材料液を注入する工程は、上記液溜め部に上記導電性材料液を吐出した後、上記幅狭溝に上記導電性材料液を導入する工程である。かかる方法によれば、液溜め部から幅狭溝に導電性材料液を導入することができる。
より好ましくは、上記導電性材料液の注入は、インクジェット法により上記導電性材料液の液滴を滴下させることにより行われる。かかる方法によれば、溝に導電性材料液を注入することができる。
より好ましくは、上記液溜め部への上記導電性材料液の吐出は、インクジェット法により上記導電性材料液の液滴を滴下させることにより行われ、上記第２幅の一部は、上記液滴の液滴径より小さく、上記液溜め部の幅は、上記液滴径より大きい。かかる方法によれば、液滴の液滴径より小さい幅の導電性膜を形成することができる。
より好ましくは、上記絶縁膜は感光性材料からなる。かかる方法によれば、溝の底面の位置を露光量を調整することで、容易に変化させることができる。また、幅広溝および幅狭溝を、露光量を調整することで、短工程で容易に形成することができる。
より好ましくは、上記導電性材料液は、導電性微粒子および分散媒を含有し、上記処理工程は、上記導電性材料液に熱処理を施すことにより行われる。かかる方法によれば、導電性微粒子が焼結した導電性膜を形成することができる。
より好ましくは、上記導電性材料液は、触媒を含有し、上記処理工程は、上記導電性膜をメッキ法により成長させることにより行われる。かかる方法によれば、メッキ（無電界メッキ）成長した導電性膜を形成することができる。
（２）本発明の電子機器の製造方法は、半導体装置を有する電子機器の製造方法であって、上記半導体装置の製造方法を有する。ここで「電子機器」とは、本発明にかかる半導体装置を備えた一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。その構成に特に限定はないが、例えばＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付ファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＰＤＡ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどが含まれる。また、「電気光学装置」とは、本発明にかかる半導体装置を備えた、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を抑制するものの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ（electroluminescence）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等がある。
（３）本発明の半導体装置は、（ａ）基板上に形成された絶縁膜と、（ｂ）上記絶縁膜中に形成された溝であって、第１深さの第１溝部と第２深さの第２溝部を有する溝と、（ｃ）上記第１溝部内に形成された第１導電性膜と、（ｄ）上記第２溝部内に形成された第２導電性膜と、（ｅ）上記導電性膜上に他の絶縁膜を介して形成された第３導電性膜と、を有する。
また、本発明の半導体装置は、（ａ）基板上に形成された第１導電性膜および第２導電性膜と、（ｂ）上記第１導電性膜および第２導電性膜上に形成された絶縁膜と、（ｃ）上記絶縁膜中に形成された溝であって、上記第１導電性膜の上部に位置する第１溝部と、第２導電性膜の上部に位置する第２溝部とを有し、上記第１導電性膜と上記第１溝の底部との距離より、上記第２導電性膜と上記第２溝の底部との距離が小さい溝と、（ｄ）上記溝内に形成された第３導電性膜と、を有する。
かかる構成によれば、第１導電性膜と第３導電性膜との距離を大きくでき、これらの間の寄生容量を低減することができる。また、第２導電性膜と第３導電性膜との距離を小さくでき、これらの間の容量を大きくすることができる。
より好ましくは、上記溝は、第１幅を有する幅広溝と、上記幅広溝の略中央部に位置し、第２幅を有する幅狭溝とから成り、上記幅狭溝の深さは、ほぼ一定であり、上記幅広溝の深さは、上記第２導電性膜の上部より上記第１導電性膜の上部において、浅い。
かかる構成によれば、第３導電性膜の幅および厚さを第２溝の第２幅および第２深さに対応したものとすることができる。また、第１溝の深さを上記第２導電性膜の上部と上記第１導電性膜の上部において変化させることにより、第１導電性膜と第３導電性膜との距離を大きくでき、これらの間の寄生容量を低減することができる。また、第２導電性膜と第３導電性膜との距離を小さくでき、これらの間の容量を大きくすることができる。
（４）本発明の電子機器は、半導体装置を有する電子機器であって、上記半導体装置を有する。
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
＜実施の形態１＞
図１〜図５は、本実施の形態の配線の製造方法（半導体装置の製造方法）を示す工程断面図および要部平面図である。
図１（Ａ）に示すように、ガラス基板（基板、石英基板、透明基板、絶縁性基板）１を準備し、その上部に図示しない下地保護膜を形成する。この下地保護膜は、例えば、酸化シリコン膜よりなり、例えば、ＴＥＯＳ（tetra ethyl ortho silicate、テトラエトキシシラン）および酸素ガスなどを原料ガスとして、例えばプラズマＣＶＤ（chemical vapor deposition、化学気相成長）法を用いて形成する。なお、ＳＯＧ（spin on glass）材料を回転塗布した後、熱処理を施すことにより形成してもよい。次いで、ガラス基板１上に感光性を有する絶縁膜としてフォトレジストを回転塗布し、下地保護膜上にフォトレジスト膜３を形成する。
次いで、当該フォトレジスト膜３を露光、現像（フォトリソグラフィー）することにより、フォトレジスト膜３の表面に溝（配線溝）３ａ〜３ｄを形成する。この溝３ａ〜３ｄの形状について、図２を参照しながら説明する。なお、図１（Ｂ）は、図２のＩ−Ｉ’部の断面に対応する。
図２に示すように、溝３ａ〜３ｄは、ｙ方向に延在し、それぞれ所望の幅を有している。また、溝３ａ〜３ｃは、深さＴ１であり、溝３ｄは、深さＴ２＜Ｔ１である。即ち、溝３ｄは、溝３ａ〜３ｃより浅い。言い換えれば、溝３ｄの底面は、溝３ａ〜３ｃの底面より高い位置にある。なお、ここでは、「溝（凹部、窪み）」と言うが、その両側の突起を指して「バンク」ということもある。
このような形状の溝３ａ〜３ｄは、フォトレジスト膜３を露光、現像することにより形成することができる。露光機としては、通常のマスク露光機（ステッパー、ＭＰＡ：Mirror Projection Mask Aliner、ＰＬＡ）を用いることができる。なお、実施の形態３で説明するマスクレス露光機（デジタル露光機）を用いてもよい。また、溝３ａ〜３ｃ部より溝３ｄ部の露光量を低減させることで、溝３ｄの深さＴ２を浅くすることができる。
このように、感光性を有する絶縁膜（フォトレジスト膜３）を用いることで、エッチング工程を省略でき、短工程で溝３ａ〜３ｄを形成することができる。また、露光量を調整することで深さの異なる溝を形成することができる。
この感光性を有する絶縁膜（フォトレジスト膜３）は、層間絶縁膜としての役割も果たすため、シロキサン骨格を持つ高分子材料、アクリル系、オレフィン系、メラミン系、ポリイミド系の高分子材料等を用いて好適である。
もちろん、感光性を有さない絶縁膜をパターニングすることで、溝３ａ〜３ｄを形成してもよい。例えば、深さＴ１の溝３ａ〜３ｃを形成し、その後、深さＴ２の溝３ｄを形成する。なお、溝３ｄを形成する際には、溝３ａ〜３ｃ上をマスクとなるフォトレジスト膜で覆う必要がある。
また、導電性材料液を溝３ａ〜３ｃ内に流れやすくするために、溝３ａ〜３ｃ形成前にフォトレジスト膜３の表面にフッ素樹脂コーティングやプラズマ処理にて表面の撥液処理を行うことが望ましい。その後、上記露光機にて、所望のパターン（溝）を形成する。
次いで、図３（Ａ）に示すように、導電性材料液（機能液、液体材料）を例えば液滴吐出方式（液滴噴射法、インクジェット法、印刷法）により溝３ａ〜３ｄ中に注入する。各溝３ａ〜３ｄに沿って随時液滴を吐出してもよいし、各溝３ａ〜３ｄに連結する液溜め部（プール部）を設け、この液溜め部に一括して液滴を吐出し、各溝３ａ〜３ｄ内に導入してもよい。この際、液溜め部の幅を、各溝の幅より大きくする。また、当該方法によれば、導電性材料液の液滴径（直径）より幅の狭い溝内に材料液を充填することが可能となる。この場合、溝（キャパシタ部を除く）の幅は上記液滴径より小さく、また、液溜め部の幅は、上記液滴径より大きくなる。
この際、各溝３ａ〜３ｄに、それぞれ所望の膜厚の導電性膜が形成されるよう、各溝３ａ〜３ｄに注入される導電性材料液の容量を適宜調整する。次いで、溝３ａ〜３ｄ内の導電性材料液に熱処理（乾燥、焼成）を施すことにより、溝３ａ〜３ｄ内に導電性膜（配線）５ａ〜５ｄを形成する（図３（Ａ）参照）。ここで、導電性膜５ａ、５ｂは、ＴＦＴのソース、ドレイン引き出し配線となる。また、導電性膜５ｃは、下層配線、導電性膜５ｄは、キャパシタＣａの下部電極となる。
次いで、図３（Ｂ）に示すように、導電性膜５ａ、５ｂ間のフォトレジスト膜３の一部を除去することにより、導電性膜５ａ、５ｂ上に、溝７を形成する。次いで、図３（Ｃ）に示すように、この溝７内に、半導体膜９として例えばシリコン膜を形成する。このシリコン膜は、例えば、半導体材料液を用いて形成することができる。例えば、ノンドープの高次シラン組成物溶液を塗布した後、熱処理（乾燥、焼成）を行うことによりシリコン膜を形成する。この高次シラン組成物溶液とは、シラン化合物の溶液に紫外線（ＵＶ）照射を施し、シラン化合物を重合させ、高次シラン組成物とした溶液である。例えば、低次シラン化合物としてシクロペンタシラン（沸点：１９４℃）に、波長４０５ｎｍ、強度１００ｍＷ／ｃｍ2の紫外線（ＵＶ）を照射した液をトルエン等の有機溶媒で希釈し、高次シラン組成物溶液とする。なお、シリコン膜をＣＶＤ法等の他の方法で形成してもよい。
次いで、図４（Ａ）に示すように、半導体膜９、導電性膜５ｃ、５ｄ上に、絶縁膜１１として例えば酸化シリコン膜をプラズマＣＶＤ法で形成する。この絶縁膜１１は、半導体膜９上においては、ＴＦＴのゲート絶縁膜となり、また、導電性膜５ｄ上においては、キャパシタＣａの容量絶縁膜となる。
次いで、図４（Ｂ）に示すように、絶縁膜１１上に導電性膜を例えばＣＶＤ法で形成し、パターニングすることにより、導電性膜１３ａおよび１３ｂを形成する。導電性膜１３ａは、ＴＦＴのゲート電極となり、導電性膜１３ｂは、キャパシタＣａの上部電極となる。
次いで、図５（Ａ）に示すように、導電性膜１３ａおよび１３ｂ上にフォトレジスト膜１５を形成し、露光、現像することにより導電性膜５ｃ上に溝１５ａを形成する。次いで、図５（Ｂ）に示すように、溝１７内に導電性材料液を注入し、熱処理（乾燥、焼成）を施すことにより、溝１５ａ内に導電性膜１７を形成する。なお、溝１５ａを形成せず、フォトレジスト膜（絶縁膜）１５上に導電性膜をＣＶＤ法などにより堆積しパターニングすることにより導電性膜１７を形成してもよい。
このように、本実施の形態によれば、深さの異なる溝３ｃ、３ｄを形成し、その内部に導電性膜５ｃ、５ｄを形成したので、相対的に導電性膜５ｃが低い場所に位置し、導電性膜５ｃと１７の上下の配線間隔を確保でき、これらの配線の寄生容量を低減することができる。一方、相対的に導電性膜５ｄが高い場所に位置し、導電性膜５ｄと１３ｂの上下の配線間隔を狭くでき、キャパシタＣａの容量を大きくすることができる。
また、上記の実施の形態に示すＴＦＴおよびキャパシタを有する半導体装置の一例として、有機ＥＬ装置や液晶装置などの表示装置が挙げられる。図６に、アクティブマトリクス方式の有機ＥＬ装置の回路構成例を示す。
例えば、アクティブマトリクス方式の有機ＥＬ装置は、水平方向（第１方向）に延在する複数の走査線（書込み用走査線）２０およびリセット線（消去用走査線）２４と、これらの走査線２０等と交差して配列された複数の信号線（データ線）２２と、走査線２０と信号線２２との各交点に配置される画素回路（駆動回路）３０および有機ＥＬ素子３２とを有する（図６参照）。なお、図６においては、一の画素回路（駆動回路）３０および有機ＥＬ素子３２のみ記載しているが、これらが、マトリクス状に複数配置されていることは言うまでもない。また、各走査線２０、各リセット線２４および各信号線２２はそれぞれを駆動するドライバに接続されている。
上記画素回路３０は、電流制御用トランジスタＤＲ、データ書き込み用トランジスタＳＷ１、データ消去用トランジスタＳＷ２、保持容量Ｃｓ、を含んで構成される。電流制御用トランジスタＤＲのソースがＯＬＥＤ（Organic Light Emitting Display）電源線２１と接続され、ドレインが有機ＥＬ素子３２の一方端子と接続されている。この駆動回路３０に対応して設けられる有機ＥＬ素子３２は、一方端子が電流制御用トランジスタＤＲのドレインと接続され、他方端子が共通陰極と接続される。データ書き込み用トランジスタＳＷ１は、ゲートが走査線２０に接続され、ソースが信号線２２に接続され、ドレインが電流制御用トランジスタＤＲのゲートに接続されている。データ消去用トランジスタＳＷ２は、ゲートがリセット線２４に接続され、ソースがデータ書き込み用トランジスタＳＷ１のドレインに接続され、ドレインが低電位電源線２３に接続されている。保持容量Ｃｓは、電流制御用トランジスタＤＲのゲートとソースの間に並列に接続されている。
このような画素回路３０に上記実施の形態を適用すれば、多層配線間の寄生容量を低減しつつキャパシタの容量を大きくすることができる。
なお、図６は、画素回路３０等の構成例に過ぎず、回路構成は種々の変形が可能であることは言うまでもない。また、本実施の形態は、上記有機ＥＬ装置等に限らず、多層配線およびキャパシタを有する各種半導体装置の回路に広く適用可能である。
また、キャパシタを有さない場合、即ち、単に多層配線間（例えば、上下の配線が平面パターンにおいて交差する箇所）において、配線間隔が大きくなるよう各配線を配置することができる。例えば、上記交差部においては、上層配線を高く配置し、他の部分においては、上層配線を低く配置する。その結果、多層配線間の寄生容量を低減することができる。さらに、かかる配置を複数層において繰り返すことで、トータルの層間絶縁膜の膜厚を低減することができ、膜応力を低減することができる。
また、溝３ｃおよび溝３ｄの深さをＴ１とし、図３（Ａ）を参照しながら説明した、導電性材料液の注入量を変えて、導電性膜５ｃと１７の上下の配線間隔を確保し、また、導電性膜５ｄと１３ｂの上下の配線間隔を狭くしてもよい。
＜実施の形態２＞
実施の形態１においては、下層の導電性膜（導電性膜（下層配線）５ｃ、導電性膜（下部電極）５ｄ）の高さを変えることにより寄生容量の低減およびキャパシタ容量の増加を図ったが、本実施の形態においては、上層の導電性膜（導電性膜（上層配線）１７および導電性膜（上部電極）１３ｂ）の高さを変えることにより寄生容量の低減およびキャパシタ容量の増加を図る。なお、実施の形態１と同じ部位には同一の符号を付し、その詳細な説明を省略する。
図７は、本実施の形態の配線の製造方法を示す工程断面図である。以下、図７を参照しながら本実施の形態を説明する。
図７（Ａ）に示すように、ガラス基板１を準備し、その上部に図示しない下地保護膜を実施の形態１と同様に形成する。次いで、ガラス基板１上に感光性を有する絶縁膜としてフォトレジストを回転塗布し、下地保護膜上にフォトレジスト膜３を形成する。次いで、実施の形態１と同様に、当該フォトレジスト膜３を露光、現像することにより、フォトレジスト膜３の表面に溝（配線溝）３ａ〜３ｄを形成する。この溝３ａ〜３ｄの平面パターンは、図２を参照しながら説明したように、ｙ方向に延在し、それぞれ所望の幅を有している。ここで、溝３ｃおよび溝３ｄの深さは、深さＴ２であり、ほぼ同一である。
次いで、実施の形態１と同様に、導電性材料液を例えば液滴吐出方式により溝３ａ〜３ｄ中に注入する。この際、各溝３ａ〜３ｄに、それぞれ所望の膜厚の導電性膜が形成されるよう、各溝３ａ〜３ｄに注入される導電性材料液の容量を適宜調整する。次いで、溝３ａ〜３ｄ内の導電性材料液に熱処理（乾燥、焼成）を施すことにより、溝３ａ〜３ｄ内に導電性膜（配線）５ａ〜５ｄを形成する。導電性膜５ａ、５ｂは、ＴＦＴのソース、ドレイン引き出し配線となる。また、導電性膜５ｃは、下層配線、導電性膜５ｄは、キャパシタＣａの下部電極となる。ここで、溝３ｃおよび溝３ｄの深さは、深さＴ２であり、ほぼ同一であるため、導電性膜（下層配線）５ｃおよび導電性膜（下部電極）５ｄは、ほぼ同じ高さに位置する。なお、これらの導電性膜をＣＶＤ法などにより堆積し、パターニングすることにより導電性膜５ｃ、５ｄを形成してもよい。
次いで、図７（Ｂ）に示すように、導電性膜５ａ、５ｂ間のフォトレジスト膜の一部を除去することにより、導電性膜５ａ、５ｂ上に、溝７を形成し、実施の形態１と同様に、溝７内に、半導体膜９として例えばシリコン膜を形成する。次いで、半導体膜９、導電性膜５ｃ、５ｄ上に、絶縁膜１１として例えば酸化シリコン膜をプラズマＣＶＤ法で形成する。この絶縁膜１１は、半導体膜９上においては、ＴＦＴのゲート絶縁膜となり、また、導電性膜５ｄ上においては、キャパシタＣａの容量絶縁膜となる。
次いで、絶縁膜１１上にフォトレジスト膜１５を形成し、露光、現像することにより、フォトレジスト膜１５の表面に溝（配線溝）１５ａ、１６ａ、１６ｂを形成する。この溝１５ａ、１６ａ、１６ｂは、それぞれ所望の幅を有し、溝１６ａ、１６ｂは、深さＴ２１であり、溝１５ａは、深さＴ２２＜Ｔ２１である。即ち、溝１５ａは、溝１６ａ、１６ｂより浅い。言い換えれば、溝１５ａの底面は、溝１６ａ、１６ｂの底面より高い位置にある。また、導電性膜５ｃと溝１５ｄの底部との距離は、導電性膜５ｄと溝１６ｂの底部との距離より大きい。
このような形状の溝１５ａ、１６ａ、１６ｂも実施の形態１で説明したように、フォトレジスト膜１５を露光、現像することにより形成することができる。例えば、溝１６ａ、１６ｂ部より溝１５ａ部の露光量を低減させることで、溝１５ａの深さＴ２２を浅くすることができる。このように、感光性を有する絶縁膜を用いることで、エッチング工程を省略でき、短工程で溝１５ａ、１６ａ、１６ｂを形成することができる。また、露光量を調整することで深さの異なる溝を形成することができる。もちろん、感光性を有さない絶縁膜をパターニングすることで、溝１５ａ、１６ａ、１６ｂを形成してもよい。
次いで、図７（Ｃ）に示すように、導電性材料液を例えば液滴吐出方式により溝１５ａ、１６ａ、１６ｂ中に注入する。この際、実施の形態１で説明したように、各溝に沿って随時液滴を吐出してもよいし、各溝に連結する液溜め部（プール部）に一括して液滴を吐出し、各溝内に導入してもよい。また、各溝１５ａ、１６ａ、１６ｂには、それぞれ所望の膜厚の導電性膜が形成されるよう、注入される導電性材料液の容量を適宜調整して注入する。次いで、溝１５ａ、１６ａ、１６ｂ内の導電性材料液に熱処理（乾燥、焼成）を施すことにより、溝１５ａ、１６ａ、１６ｂ内に導電性膜（配線）１７、１７ａ、１７ｂを形成する。ここで、導電性膜１７ａは、ゲート電極、導電性膜１７ｂは、上層配線、導電性膜１７ｂは、キャパシタＣａの下部電極となる。この後、これらの導電性膜上に図示しない絶縁膜を形成する。
このように、本実施の形態によれば、深さの異なる溝１５ａ、１６ｂを形成し、その内部に導電性膜１７、１７ｂを形成したので、相対的に導電性膜１７が高い場所に位置し、導電性膜５ｃと１７の上下の配線間隔を確保でき、これらの配線の寄生容量を低減することができる。一方、相対的に導電性膜１７ｂが低い場所に位置し、導電性膜１７ｂと５ｄの上下の配線間隔を狭くでき、キャパシタＣａの容量を大きくすることができる。また、ゲート絶縁膜となる導電性膜１７ａとこれらの導電性膜１７、１７ｂを同時に形成することができる。
＜実施の形態３＞
実施の形態１等においては、溝３ｃ、３ｄ（導電性膜５ｃ、５ｄ）を、ｙ方向に延在する異なるパターンとしたが（図２参照）、これらを一連のパターンとしてもよい。
図８および図９は、本実施の形態の配線の製造方法を示す工程断面図もしくは要部平面図である。以下、これらの図を参照しながら本実施の形態を説明する。
図８（Ａ）に示すように、ガラス基板１上の図示しない下地保護膜上に導電性膜３５ｃ、３５ｄが形成されたガラス基板１を準備する。次いで、これらの導電性膜上を含む下地保護膜上にフォトレジスト膜１９を形成する。
次いで、当該フォトレジスト膜１９を露光、現像することにより、フォトレジスト膜１９の表面に溝（配線溝）１９ａ、１９ｂを形成する。この溝１９ａ、１９ｂの形状について、図８及び図９を参照しながら説明する。なお、図８（Ａ）および図９（Ｃ）は、図８（Ｂ）のＩ−Ｉ’断面に対応する。また、図９（Ａ）および図９（Ｂ）は、それぞれ図８（Ｂ）のＩＩ−ＩＩ’、ＩＩＩ−ＩＩＩ’断面に対応する。
図８（Ｂ）に示すように、溝１９ａは、ｘ方向に延在し、その一部が幅広となり溝１９ｂとなっている。図９（Ａ）および（Ｂ）に示すように、溝１９ａはＩＩ−ＩＩ’部において、深さＴ３２であり、溝１９ｂは、深さＴ３１＜Ｔ３２である。即ち、溝１９ａはＩＩ−ＩＩ’部において、溝１９ｂより浅い。言い換えれば、溝１９ａの底面は、溝１９ｂの底面より高い位置にある。
このような形状の溝１９ａ、１９ｂは、フォトレジスト膜１９の露光、現像により形成することができる。例えば、マスクレス露光機（デジタル露光機）を用い、マイクロミラーのＯＮ／ＯＦＦと重ね合わせ回数、時間に寄って光の強度（露光量）を調整しつつ描画することで、浅い溝部と深い溝部を形成することができる。また、形成するパターンに沿ってショットを逐次打っていく露光方法を用い、一定の露光量のショットであっても、ショット回数を増やすことにより溝の深さを調整する。即ち、深い溝部（例えば溝１９ｂ部）においては、ショット回数を多くし、浅い溝部（例えば溝１９ａ部）においては、ショット回数を少なくする。また、溝の傾斜部Ｓ（図８（Ａ）参照）においては、順次ショット回数を増加（もしくは減少）させる、又は、ショット間隔を小さく（もしくは大きく）することで、溝の底部を傾斜させることができる。また、露光する領域に応じて光の強度を増減し、溝の深い部分および浅い部分等を形成してもよい。
このように、感光性を有する絶縁膜（フォトレジスト膜１９）を用いることで、フォトリソグラフィー技術を用い、露光量を調整することで、深い部分、浅い部分および傾斜部分を有する溝の形成を容易に行うことができる。
次いで、図９（Ｃ）に示すように、導電性材料液を例えば液滴吐出方式により一連のパターンである溝１９ａ、１９ｂ中に注入する。この際、溝に沿って随時液滴を吐出してもよいし、溝に連結する液溜め部（プール部）に一括して液滴を吐出し、溝内に導入してもよい。次いで、溝１９ａ、１９ｂ内の導電性材料液に熱処理（乾燥、焼成）を施すことにより、溝内に導電性膜（配線）４１ａ、４１ｂを形成する。ここで、導電性膜４１ａ部は上層配線部であり、導電性膜４１ｂ部は、キャパシタＣａの上部電極部となる。次いで、導電性膜４１ａ、４１ｂ上に絶縁膜を形成する。
このように、本実施の形態によれば、一連のパターンであって深さの異なる溝１９ａ、１９ｂ部を有する溝を形成し、その内部に導電性膜４１ａ、４１ｂを形成したので、下層配線３５ｃとの交差部において、導電性膜４１ａを高い場所に配置でき、これらの配線間の寄生容量を低減することができる。一方、キャパシタＣａの下部電極３５ｄと対向する領域においては、導電性膜４１ｂを低い場所に配置でき、キャパシタＣａの容量を大きくすることができる。
また、感光性を有する絶縁膜を層間絶縁膜として用いれば、フォトリソグラフィー技術を用い、露光量を調整することで、深い部分、浅い部分および傾斜部分を有する溝の形成を容易に行うことができ、導電性膜（配線）の三次元的な引き回しを容易に行うことができる。
なお、図８および図９を参照しながら説明した上記工程においては、上層の導電性膜の形成に際し、深い部分、浅い部分および傾斜部分を有する溝を適用したが、下層の導電性膜の形成に際し、当該溝の形成方法を適用してもよい。
図１０は、本実施の形態の他の配線の製造方法を示す工程断面図である。図示するように、ガラス基板１上にフォトレジスト膜１９を形成し、上記工程と同様に、深い部分、浅い部分および傾斜部分を有する溝を形成し、導電性材料液を注入した後、熱処理（乾燥、焼成）を施すことにより、溝内に導電性膜（配線）４１ａ、４１ｂを形成する。ここで、導電性膜４１ａ部は下層配線部であり、導電性膜４１ｂ部は、キャパシタＣａの下部電極部となる。上記工程と異なる箇所は、導電性膜４１ａ部が低く、導電性膜４１ｂ部が高くなるよう溝を形成する点である。次いで、絶縁膜４３を形成し、その上部に導電性膜（上層配線）３５ｃおよび導電性膜（上部電極）３５ｄを形成する。
また、上記工程においては、傾斜部Ｓの形状を単なるスロープとしたが、図１１（Ａ）および（Ｂ）に示すように、スロープの途中で平坦部（フラット部）Ｓ１もしくは逆スロープ部（逆傾斜部）Ｓ２を設けてもよい。図１１は、本実施の形態の他の配線の製造方法を示す工程断面図である。図示するように、平坦部（フラット部）Ｓ１もしくは逆スロープ部Ｓ２を設けることにより図８（Ａ）に示す場合より、傾斜部に導電性材料液がより留まりやすくなる。従って、粘性の小さい導電性材料液を用いる場合においても、傾斜部において所定の膜厚を確保することができる。なお、傾斜部の距離によっては、平坦部（フラット部）Ｓ１もしくは逆スロープ部Ｓ２を複数個所設けてもよい。
＜実施の形態４＞
図１２および図１３は、本実施の形態の配線の製造方法を示す工程断面図もしくは要部平面図である。なお、図１２（Ａ）、図１２（Ｂ）および図１３（Ａ）は、それぞれ図１３（Ｂ）のＩＶ−ＩＶ’、ＩＩ−ＩＩ’、ＩＩＩ−ＩＩＩ’断面に対応する。以下、これらの図を参照しながら本実施の形態を説明する。
本実施の形態においては、図１２（Ａ）に示すように、フォトレジスト膜１９上の溝Ｇ１部を、幅Ｗ１、深さ（高さ、側壁高さ）Ｄ１の幅狭溝Ｇ１ｂと、幅Ｗ２（Ｗ２＞Ｗ１）を有し、深さＤ２の幅広溝Ｇ１ａとで構成している。言い換えれば、溝Ｇ１は、幅Ｗ２を有し、深さＤ２の幅広溝Ｇ１ａの底面の略中央部に、幅Ｗ１（＜Ｗ２）を有し、深さＤ１の幅狭溝Ｇ１ｂが配置された構成を有する。また、言い換えれば、溝Ｇ１は、幅Ｗ２の中央部（幅Ｗ１）において、その深さがさらに深く（Ｄ１＋Ｄ２）なる構成を有する。また、言い換えれば、溝Ｇ１は、その側壁が２段の階段形状となっている。以下、このような溝構成を２重の溝形状という。
また、溝Ｇ２部においては、幅Ｗ１、深さＤ１の幅狭溝Ｇ２ｂと、幅Ｗ２（Ｗ２＞Ｗ１）を有する幅広溝Ｇ２ａとからなるが、幅広溝Ｇ２ａの深さＤ２が幅広溝Ｇ１ａ部より小さくなっている。
なお、溝Ｇ３部（キャパシタ部）においても、溝Ｇ３が、幅広溝Ｇ３ａと幅狭溝Ｇ３ｂの２重構造となっているが、その幅がキャパシタＣａのパターンに対応して大きくなっている（図１３（Ａ））。
このような２重の溝形状も、露光量を調整することにより形成可能である。例えば、幅Ｗ２中であって幅Ｗ１を除く領域（幅Ｗ１の両側）に対応する位置に、露光量を低減させる半透過性のマスクを配置する、もしくは、当該領域において実施の形態３で詳細に説明した光の強度の調整や、露光のショット回数を低減させること等で、幅広溝を浅くすることができる。
次いで、導電性材料液４９を例えば液滴吐出方式により幅狭溝Ｇ１ｂ、Ｇ２ｂおよびＧ３ｂ中に注入する。この際、導電性材料液４９は、幅狭溝Ｇ１ｂ等内に、その表面張力によって液表面が凸形状となるよう充填されることが好ましい。次いで、熱処理（乾燥、焼成）を施すことにより、幅狭溝Ｇ１ｂ等内に導電性膜（配線）４９Ａを形成する（図１３（Ｂ）参照）。
なお、この場合も、導電性材料液を例えば液滴吐出方式により溝に沿って随時液滴を吐出してもよいし、溝に連結する液溜め部（プール部）を設け、この液溜め部に一括して液滴を吐出し、溝内に導入してもよい。この際、液溜め部の幅を、各溝の幅より大きくする。また、当該方法によれば、導電性材料液の液滴径（直径）より幅の狭い溝内に材料液を充填することが可能となる。この場合、幅狭溝の幅（Ｗ１、但し、キャパシタ部を除く）は上記液滴径より小さく、また、液溜め部の幅は、上記液滴径より大きくなる。
ここで、この導電性膜４９Ａの幅は、各幅狭溝Ｇ１ｂ、Ｇ２ｂ、Ｇ３ｂの幅と対応し、さらに、その膜厚は、幅狭溝Ｇ１ｂ等の深さＤ１と対応する。なお、導電性材料液を構成する溶媒等の揮発や金属粒子の凝縮（焼結）により、導電性膜の膜厚は、深さＤ１より小さくなる。従って、形成しようとする導電性膜の膜厚に、上記膜厚の減少分を勘案して幅狭溝Ｇ１ｂ等の深さＤ１をあらかじめ設定することで、所望の膜厚を有する導電性膜４９Ａを任意に形成することができる。
また、幅狭溝Ｇ１ｂ底面の平坦性を確保するため、フォトレジスト膜１９の塗布量を、その下層の最高位置においても、その膜厚が上記深さＤ１とＤ２の和（Ｄ１＋Ｄ２）より大きくなるよう予め設定することが好ましい。この場合、幅狭溝Ｇ１ｂ底面からは、フォトレジスト膜１９自身が露出し、その下層の膜が露出することがない。
このように、２重の溝形状とすることで、導電性膜４９Ａの膜厚のばらつきを低減でき、エレクトロマイグレーション耐性（ＥＭ耐性）を向上させることができる。また、この場合、幅広溝Ｇ１ａ、Ｇ２ａ、Ｇ３ａの深さＤ２を適宜変更することで、導電性膜の膜厚を均一にしつつ、幅狭溝Ｇ１ｂ、Ｇ２ｂ、Ｇ３ｂの底面の高さ（導電性膜の位置）を調整することができる。
なお、実施の形態１〜４において用いられる導電性材料液について説明する。ここでいう「導電性材料液」とは、以下に示す金属液を分散媒に混合させた機能液の他、有機金属化合物を溶媒中に溶解させた液などを含み、導電性材料が溶解しているか、単に混合（分散）しているかを問わない広い意味での液体材料を指すものである。従って、当該液に何らかの処理（例えば熱処理など）を施すことにより導電性膜が形成される液体であればよい。
次いで、導電性材料液の一種である機能液について説明する。機能液は、導電性微粒子（金属微粒子）を分散媒に混合した溶液である。この際、分散媒（分散剤、溶媒）を添加することで、金属微粒子濃度の均一性を向上させることができる。金属微粒子には、金、銀、銅、パラジウムやニッケル等の微粒子がある。これら金属微粒子の他、これら金属酸化物（導電性を有するもの）、導電性ポリマーや超電導体の微粒子などを用いてもよい。これらの導電性微粒子の粒径（直径）は、１ｎｍ以上０．１μｍ以下であることが好ましい。０．１μｍより大きい場合には、液滴吐出装置の吐出孔（ヘッドノズル）に詰まり易いからである。また、１ｎｍより小さい場合には、導電性微粒子に対する他の溶質や溶媒の体積比が大きくなり、得られる膜中に残存する有機物等の割合が増加し、膜性能が劣化する恐れがあるからである。
分散媒は、導電性微粒子の凝集を阻害する溶液で、分散を促進する溶液あれば、特に限定はないが、例えば、水、メタノール、エタノール、プロパノール、ブタノールなどのアルコール類、ｎ−ヘプタン、ｎ−オクタン、デカン、ドデカン、テトラデカン、トルエン、キシレン、シメン、デュレン、インデン、ジペンテン、テトラヒドロナフタレン、デカヒドロナフタレン、シクロヘキシルベンゼンなどの炭化水素系化合物、また、エチレングリコールジメチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、１，２−ジメトキシエタン、ビス（２−メトキシエチル）エーテル、ｐ−ジオキサンなどのエーテル系化合物、さらにプロピレンカーボネート、γ−ブチロラクトン、Ｎ−メチル−２−ピロリドン、ジメチルホルムアミド、ジメチルスルホキシド、シクロヘキサンなどの極性化合物などを分散媒として用いることができる。なお、微粒子と分散媒以外に適宜溶媒を加えてもよく、また、分散媒として上記液体を適宜混合してもよい。
これらのうち、微粒子の分散性と分散液の安定性、また、液滴吐出法への適用のし易さの観点から、水、アルコール類、炭化水素系化合物、エーテル系化合物がより好ましく、最適なものとしては、水、炭化水素系化合物をあげることができる。
この他、めっき法により金属膜を成長させ、導電性膜としてもよい。このような場合、例えば、Ｐｄ（パラジウム）触媒やＡｇ（銀）触媒をシランカップリング剤などに添加しためっき液を調整し、これを用いて第１溝９Ａ内に、無電解めっきにより、導電性膜をめっき成長させる。この際、あらかじめ溝の底面にめっき金属膜の成長の種となるシード層を形成してもよい。また、上記方法に限らず、有機金属化合物溶液を用いて導電性膜を形成してもよい。
また、実施の形態１で説明した、画素回路３０等、多層配線およびキャパシタを有する各種半導体装置の回路に広く適用可能である点は、実施の形態２〜３についても同じである。また、単に多層配線間（例えば、上下の配線が平面パターンにおいて交差する箇所）において適用可能である点も、実施の形態２〜３についても同じである。
また、用いる感光性を有する絶縁膜（フォトレジスト膜）としては、ポジ型を用いることが望ましい。ポジ型を用いた場合、溝形状が逆台形状となるからである。
また、上記発実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれる。
＜電気光学装置および電子機器の説明＞
次に、実施の形態１で説明した表示装置（ＴＦＴ等）が使用される電気光学装置や電子機器について説明する。
ＴＦＴは、例えば、電気光学装置（表示装置）や電子機器の表示部である液晶パネルに用いられる。図１４に、電気光学装置を用いた電子機器の例を示す。図１４（Ａ）は携帯電話への適用例であり、図１４（Ｂ）は、ビデオカメラへの適用例である。また、図１４（Ｃ）は、テレビジョンへ（ＴＶ）の適用例であり、図１４（Ｄ）は、ロールアップ式テレビジョンへの適用例である。
図１４（Ａ）に示すように、携帯電話５３０には、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４および電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明の配線やその形成方法を使用することができる。
図１４（Ｂ）に示すように、ビデオカメラ５４０には、受像部５４１、操作部５４２、音声入力部５４３および電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明の配線やその形成方法を使用することができる。
図１４（Ｃ）に示すように、テレビジョン５５０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明の配線やその形成方法を使用することができる。なお、パーソナルコンピュータ等に用いられるモニタ装置（電気光学装置）にも本発明の配線やその形成方法を使用することができる。
図１４（Ｄ）に示すように、ロールアップ式テレビジョン５６０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明の配線やその形成方法を使用することができる。
なお、電気光学装置を有する電子機器としては、上記の他、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどがある。
また、この他、各種電子機器に、本発明の配線やその形成方法を使用することができる。
実施の形態１の配線の製造方法を示す工程断面図である。 実施の形態１の配線の製造方法を示す要部平面図である。 実施の形態１の配線の製造方法を示す工程断面図である。 実施の形態１の配線の製造方法を示す工程断面図である。 実施の形態１の配線の製造方法を示す工程断面図である。 アクティブマトリクス方式の有機ＥＬ装置の回路構成例を示す図である。 実施の形態２の配線の製造方法を示す工程断面図である。 実施の形態３の配線の製造方法を示す工程断面図および要部平面図である。 実施の形態３の配線の製造方法を示す工程断面図である。 実施の形態３の他の配線の製造方法を示す工程断面図である。 実施の形態３の他の配線の製造方法を示す工程断面図である。 実施の形態４の配線の製造方法を示す工程断面図である。 実施の形態４の配線の製造方法を示す工程断面図および要部平面図である。 電気光学装置を用いた電子機器の例を示す図である。
符号の説明
１…ガラス基板、３…フォトレジスト膜、３ａ、３ｂ、３ｃ、３ｄ…溝、５ａ、５ｂ、５ｃ、５ｄ…導電性膜、７…溝、９…半導体膜、１１…絶縁膜、１３ａ、１３ｂ…導電性膜、１５…フォトレジスト膜、１５ａ…溝、１６ａ、１６ｂ…溝、１７、１７ａ、１７ｂ…導電性膜、１９…フォトレジスト膜、１９ａ、１９ｂ…溝、２０…走査線、２１…ＯＬＥＤ電源線、２２…信号線、２３…低電位電源線、２４…リセット線、３０…画素回路、３２…有機ＥＬ素子、３５ｃ、３５ｄ…導電性膜、４１ａ、４１ｂ…導電性膜、４９…導電性材料液、４９Ａ…導電性膜、５００…電気光学装置、５３０…携帯電話、５３１…アンテナ部、５３２…音声出力部、５３３…音声入力部、５３４…操作部、５４０…ビデオカメラ、５４１…受像部、５４２…操作部、５４３…音声入力部、５５０…テレビジョン、５６０…ロールアップ式テレビジョン、Ｃｓ…保持容量、Ｄ１、Ｄ２…深さ、ＤＲ…電流制御トランジスタ、Ｇ１、Ｇ２、Ｇ３…溝、Ｇ１ａ、Ｇ２ａ、Ｇ３ａ…幅広溝、Ｇ１ｂ、Ｇ２ｂ、Ｇ３ｂ…幅狭溝、Ｓ…傾斜部、Ｓ１…平坦部、Ｓ２…逆スロープ部、ＳＷ１…データ書き込み用トランジスタ、ＳＷ２データ消去用トランジスタ、Ｔ１、Ｔ２、Ｔ２１、Ｔ２２、Ｔ３１、Ｔ３２…深さ、Ｗ１、Ｗ２…幅

Claims (22)

  1. （ａ）基板上に絶縁膜を形成する工程と、
    （ｂ）前記絶縁膜を選択的に除去し、第１深さの第１溝部と前記第１深さより浅い第２深さの第２溝部を有する溝を形成する工程と、
    （ｃ）前記第１溝部および第２溝部内に導電性材料液を注入する工程と、
    （ｄ）前記導電性材料液に処理を施し、前記第１溝部内に第１導電性膜を形成し、前記第２溝部内に第２導電性膜を形成する工程と、
    （ｅ）前記第１および第２導電性膜上に他の絶縁膜を形成し、前記他の絶縁膜上に第３導電性膜を形成する工程と、
    を有し、
    前記第２導電性膜膜は、キャパシタを構成する第１電極であり、
    前記第３導電性膜であって、前記第２導電性膜の上部に位置する部分は、前記キャパシタを構成する第２電極である
    ことを特徴とする半導体装置の製造方法。
  2. （ａ）基板上に第１導電性膜および第２導電性膜を形成する工程と、
    （ｂ）前記第１導電性膜および第２導電性膜上に絶縁膜を形成する工程と、
    （ｃ）前記絶縁膜を選択的に除去し、前記第１導電性膜の上部に位置する第１溝部と、前記第２導電性膜の上部に位置する第２溝部とを有する溝を形成する工程であって、
    前記第１導電性膜と前記第１溝部の底部との距離より、前記第２導電性膜と前記第２溝部の底部との距離が小さい溝を形成する工程と、
    （ｄ）前記溝内に、導電性材料液を注入する工程と、
    （ｅ）前記導電性材料液に処理を施し、前記溝内に第３導電性膜を形成する工程と、
    を有し、
    前記第２導電性膜膜は、キャパシタを構成する第１電極であり、
    前記第３導電性膜であって、前記第２導電性膜の上部に位置する部分は、前記キャパシタを構成する第２電極である
    ことを特徴とする半導体装置の製造方法。
  3. 前記第１導電性膜は、第１配線であり、
    前記第２電極以外の前記第３導電性膜は、第２配線であることを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記溝は、前記第１導電性膜の上部と第２導電性膜の上部との間に傾斜部を有することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記溝は、前記第１導電性膜の上部と第２導電性膜の上部との間に第１傾斜部、平坦部および第２傾斜部を有することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
  6. 前記溝は、前記第１導電性膜の上部と第２導電性膜の上部との間に第１傾斜部、逆傾斜部および第２傾斜部を有することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
  7. 前記溝の端部には、前記溝の幅より広い液溜め部が配置され、
    前記導電性材料液を注入する工程は、前記液溜め部に前記導電性材料液を吐出した後、前記溝に前記導電性材料液を導入する工程であることを特徴とする請求項１〜６のうちいずれか一項に記載の半導体装置の製造方法。
  8. 前記溝は、第１幅を有する幅広溝と、前記幅広溝の底面の略中央部に位置し、前記第１幅よりも狭い第２幅を有する幅狭溝とから成ることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
  9. 前記溝は、第１幅を有する幅広溝と、前記幅広溝の底面の略中央部に位置し、前記第１幅よりも狭い第２幅を有する幅狭溝とから成り、
    前記幅狭溝の深さは、一定であり、
    前記幅広溝の深さは、前記第２導電性膜の上部より前記第１導電性膜の上部において、浅いことを特徴とする請求項２に記載の半導体装置の製造方法。
  10. 前記溝の端部には、前記幅狭溝の幅より広い液溜め部が配置され、
    前記導電性材料液を注入する工程は、前記液溜め部に前記導電性材料液を吐出した後、前記幅狭溝に前記導電性材料液を導入する工程であることを特徴とする請求項８又は９記載の半導体装置の製造方法。
  11. 前記導電性材料液の注入は、インクジェット法により前記導電性材料液の液滴を滴下させることにより行われることを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置の製造方法。
  12. 前記液溜め部への前記導電性材料液の吐出は、インクジェット法により前記導電性材料液の液滴を滴下させることにより行われ、前記第２幅の一部は、前記液滴の液滴径より小さく、前記液溜め部の幅は、前記液滴径より大きいことを特徴とする請求項１０記載の半導体装置の製造方法。
  13. 前記絶縁膜は感光性材料からなることを特徴とする請求項１〜１２のいずれか一項に記載の半導体装置の製造方法。
  14. 前記導電性材料液は、導電性微粒子および分散媒を含有し、前記処理工程は、前記導電性材料液に熱処理を施すことにより行われることを特徴とする請求項１〜１３のいずれか一項に記載の半導体装置の製造方法。
  15. 前記導電性材料液は、触媒を含有し、前記処理工程は、前記導電性膜をメッキ法により成長させることにより行われることを特徴とする請求項１〜１３のいずれか一項に記載の半導体装置の製造方法。
  16. 半導体装置を有する電子機器の製造方法であって、請求項１〜１５のいずれか一項に記載の半導体装置の製造方法を有することを特徴とする電子機器の製造方法。
  17. （ａ）基板上に形成された絶縁膜と、
    （ｂ）前記絶縁膜中に形成された溝であって、第１深さの第１溝部と第２深さの第２溝部を有する溝と、
    （ｃ）前記第１溝部内に形成された第１導電性膜と、
    （ｄ）前記第２溝部内に形成された第２導電性膜と、
    （ｅ）前記導電性膜上に他の絶縁膜を介して形成された第３導電性膜と、
    を有し、
    前記第２導電性膜膜は、キャパシタを構成する第１電極であり、
    前記第３導電性膜であって、前記第２導電性膜の上部に位置する部分は、前記キャパシタを構成する第２電極であることを特徴とする半導体装置。
  18. （ａ）基板上に形成された第１導電性膜および第２導電性膜と、
    （ｂ）前記第１導電性膜および第２導電性膜上に形成された絶縁膜と、
    （ｃ）前記絶縁膜中に形成された溝であって、前記第１導電性膜の上部に位置する第１溝部と、前記第２導電性膜の上部に位置する第２溝部とを有し、前記第１導電性膜と前記第１溝部の底部との距離より、前記第２導電性膜と前記第２溝部の底部との距離が小さい溝と、
    （ｄ）前記溝内に形成された第３導電性膜と、
    を有し、
    前記第２導電性膜膜は、キャパシタを構成する第１電極であり、
    前記第３導電性膜であって、前記第２導電性膜の上部に位置する部分は、前記キャパシタを構成する第２電極であることを特徴とする半導体装置。
  19. 前記溝は、第１幅を有する幅広溝と、前記幅広溝の底面の略中央部に位置し、前記第１幅よりも狭い第２幅を有する幅狭溝とから成り、
    前記幅狭溝の深さは、一定であり、
    前記幅広溝の深さは、前記第２導電性膜の上部より前記第１導電性膜の上部において、浅いことを特徴とする請求項１８記載の半導体装置。
  20. 半導体装置を有する電子機器であって、請求項１７〜１９のいずれか一項に記載の半導体装置を有することを特徴とする電子機器。
  21. （ａ）基板上に絶縁膜を形成する工程と、
    （ｂ）前記絶縁膜を選択的に除去し、第１深さの第１溝部と前記第１深さより浅い第２深さの第２溝部を有する溝を形成する工程と、
    （ｃ）前記第１溝部および第２溝部内に導電性材料液を注入する工程と、
    （ｄ）前記導電性材料液に処理を施し、前記第１溝部内に前記第１深さより小さい膜厚の第１導電性膜を形成し、前記第２溝部内にその表面が前記第１導電性膜の表面より高い第２導電性膜を形成する工程と、
    （ｅ）前記第１および第２導電性膜上に他の絶縁膜を形成し、前記他の絶縁膜上に第３導電性膜を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  22. （ａ）基板上に形成された絶縁膜と、
    （ｂ）前記絶縁膜中に形成された溝であって、第１深さの第１溝部と前記第１深さより浅い第２深さの第２溝部を有する溝と、
    （ｃ）前記第１溝部内に形成され、前記第１深さより小さい膜厚の第１導電性膜と、
    （ｄ）前記第２溝部内に形成され、その表面が前記第１導電性膜の表面より高い第２導電性膜と、
    （ｅ）前記導電性膜上に他の絶縁膜を介して形成された第３導電性膜と、
    を有することを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11588059B2 (en) 2020-03-23 2023-02-21 Kabushiki Kaisha Toshiba Structural body and method of manufacturing the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090283766A1 (en) * 2008-05-19 2009-11-19 Silexos, Inc. Methods for increasing film thickness during the deposition of silicon films using liquid silane materials
JP2010268304A (ja) * 2009-05-15 2010-11-25 Fujikura Ltd 樹脂多層デバイスおよびその製造方法
KR101650878B1 (ko) * 2010-03-22 2016-08-25 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법 및 이를 이용한 표시 기판의 제조 방법
KR101274719B1 (ko) 2010-06-11 2013-06-25 엘지디스플레이 주식회사 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자
CN104934446B (zh) * 2015-06-24 2018-09-04 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及其制作方法
CN108873528B (zh) * 2018-07-27 2021-03-30 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板
WO2020065962A1 (ja) * 2018-09-28 2020-04-02 シャープ株式会社 表示装置
CN109638043A (zh) * 2018-12-03 2019-04-16 武汉华星光电半导体显示技术有限公司 柔性有机发光二极管（oled）显示基板及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106324A (ja) * 1993-09-29 1995-04-21 Toshiba Corp 半導体装置
JPH09321046A (ja) * 1996-06-03 1997-12-12 Nec Corp 半導体装置およびその製造方法
JPH1012617A (ja) * 1996-06-26 1998-01-16 Mitsubishi Electric Corp 集積回路の配線およびその製造方法
JP2000208743A (ja) * 1999-01-12 2000-07-28 Lucent Technol Inc ジュアルダマシ―ンコンデンサを備えた集積回路デバイスおよびこれを製造するための関連する方法
JP2003086695A (ja) * 2001-09-12 2003-03-20 Toshiba Corp 半導体装置及びその製造方法
JP2003526211A (ja) * 2000-03-01 2003-09-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト メタル−絶縁材−メタルキャパシタを有する集積構成要素
JP2006114930A (ja) * 2003-05-28 2006-04-27 Seiko Epson Corp パターン形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3788467B2 (ja) 2003-05-28 2006-06-21 セイコーエプソン株式会社 パターン形成方法、デバイス及びデバイスの製造方法、電気光学装置、電子機器並びにアクティブマトリクス基板の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106324A (ja) * 1993-09-29 1995-04-21 Toshiba Corp 半導体装置
JPH09321046A (ja) * 1996-06-03 1997-12-12 Nec Corp 半導体装置およびその製造方法
JPH1012617A (ja) * 1996-06-26 1998-01-16 Mitsubishi Electric Corp 集積回路の配線およびその製造方法
JP2000208743A (ja) * 1999-01-12 2000-07-28 Lucent Technol Inc ジュアルダマシ―ンコンデンサを備えた集積回路デバイスおよびこれを製造するための関連する方法
JP2003526211A (ja) * 2000-03-01 2003-09-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト メタル−絶縁材−メタルキャパシタを有する集積構成要素
JP2003086695A (ja) * 2001-09-12 2003-03-20 Toshiba Corp 半導体装置及びその製造方法
JP2006114930A (ja) * 2003-05-28 2006-04-27 Seiko Epson Corp パターン形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11588059B2 (en) 2020-03-23 2023-02-21 Kabushiki Kaisha Toshiba Structural body and method of manufacturing the same

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