KR101650878B1 - 박막 트랜지스터의 제조 방법 및 이를 이용한 표시 기판의 제조 방법 - Google Patents

박막 트랜지스터의 제조 방법 및 이를 이용한 표시 기판의 제조 방법 Download PDF

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Abstract

박막 트랜지스터의 제조 방법은 기판 위에 게이트 전극을 형성하고, 게이트 전극이 형성된 기판 위에 게이트 절연층, 반도체층, 오믹 콘택층 및 소스 금속층을 순차적으로 형성한다. 복수의 스폿(spot) 빔들을 발생하는 디지털 노광기를 이용하여, 소스 금속층이 형성된 베이스 기판 위의 제1 영역에 제1 두께를 갖는 제1 포토 패턴, 및 제2 영역에 제1 두께보다 얇은 제2 두께와 스폿 빔의 지름에 대해 50% 내지 60%의 범위의 폭을 갖는 제2 포토 패턴을 포함하는 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 식각 방지막으로 소스 금속층을 패터닝하여 액티브 패턴 상의 제1 영역에 서로 이격 배치되는 소스 전극 및 드레인 전극을 형성한다. 디지털 노광기를 이용하여 두께가 다른 포토레지스트 패턴을 형성할 수 있다.

Description

박막 트랜지스터의 제조 방법 및 이를 이용한 표시 기판의 제조 방법{METHOD OF MANUFACTURING A THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING A DISPLAY SUBSTRATE USING THE SAME}

본 발명은 박막 트랜지스터의 제조 방법 및 이를 이용한 표시 기판의 제조 방법에 관한 것으로, 보다 상세하게는 액정 표시패널에 이용되는 박막 트랜지스터의 제조 방법 및 이를 이용한 표시 기판의 제조 방법에 관한 것이다.

액정표시패널은 박막 트랜지스터 및 상기 박막 트랜지스터와 전기적으로 연결된 화소 전극이 형성된 표시 기판, 상기 표시 기판과 대향하는 대향 기판 및 상기 표시 기판과 상기 대향 기판 사이에 게재된 액정층을 포함한다.

상기 표시 기판은 베이스 기판 상에 서로 교차하여 형성된 게이트 라인 및 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인의 교차부마다 형성되며 상기 게이트 라인 및 상기 데이터 라인과 접속된 상기 박막 트랜지스터, 상기 박막 트랜지스터와 접속된 화소 전극을 포함한다.

이러한 액정표시패널은 제조 공정시 노광 마스크를 사용하여 패턴을 형성한다. 특히, 상기 표시 기판의 경우 5매 마스크 또는 4매 마스크를 이용한 마스크 공정을 통해 제조된다.

상기 표시 기판의 마스크 공정을 줄이기 위하여 게이트 절연막, 반도체층, 오믹 콘택층 및 소스 패턴을 하나의 마스크로 형성하는 4 마스크 공정을 사용한다. 이때, 박막 트랜지스터의 채널을 형성하기 위하여 슬릿이 형성된 슬릿 마스크 또는 하프톤 마스크를 사용한다. 그러나, 이러한 슬릿 마스크 및 하프톤 마스크는 고가의 비용이 소요되므로 액정 표시패널의 제조비용이 증가하는 문제점이 있다.

또한, 상기 슬릿 마스크는 슬릿 패턴의 선폭 및 슬릿폭의 제작 한계로 인하여 3㎛이하의 균일한 채널을 형성하는 것이 매우 어렵다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 마스크를 사용하지 않는 디지털 노광 장비를 이용한 박막 트랜지스터의 제조 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기 박막 트랜지스터의 제조 방법을 이용한 상기 표시 기판의 제조 방법을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터의 제조 방법에서, 기판 위에 게이트 전극을 형성한다. 상기 게이트 전극이 형성된 기판 위에 게이트 절연층, 반도체층, 오믹 콘택층 및 소스 금속층을 순차적으로 형성한다. 복수의 스폿(spot) 빔들을 발생하는 디지털 노광기를 이용하여, 상기 소스 금속층이 형성된 베이스 기판 위의 제1 영역에 제1 두께를 갖는 제1 포토 패턴, 및 제2 영역에 상기 제1 두께보다 얇은 제2 두께와 상기 스폿 빔의 지름에 대해 50% 내지 60%의 범위의 폭을 갖는 제2 포토 패턴을 포함하는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 방지막으로 상기 소스 금속층을 패터닝하여 액티브 패턴 상의 상기 제1 영역에 서로 이격 배치되는 소스 전극 및 드레인 전극을 형성한다.

본 발명의 일 실시예에서, 상기 스폿 빔의 지름은 2.0㎛ 내지 2.5㎛일 수 있다.

본 발명의 일 실시예에서, 인접한 스폿 빔들 사이의 간격은 60㎛ 내지 80㎛일 수 있다.

본 발명의 일 실시예에서, 상기 소스 전극과 상기 드레인 전극 사이의 이격 거리는 1.2㎛ 내지 1.3㎛일 수 있다.

본 발명의 일 실시예에서, 상기 포토레지스트 패턴을 형성을 위하여 상기 소스 금속층이 형성된 기판 위에 포토레지스트층을 형성한다. 상기 포토레지스트층이 형성된 기판 위의 상기 제1 영역, 상기 제2 영역 및 나머지 영역을 서로 다른 노광량으로 노광한다. 상기 노광된 포토레지스트층을 현상하여 상기 제1 및 제2 포토 패턴들을 형성한다.

본 발명의 일 실시예에서, 상기 제1 및 제2 영역에 중첩되게 조사된 인접한 스폿 빔들 사이의 거리는 100nm 내지 300nm일 수 있다.

본 발명의 일 실시예에서, 상기 제1 영역의 노광량은 상기 제2 영역의 노광량보다 크고, 상기 나머지 영역의 노광량은 상기 제2 영역의 노광량보다 클 수 있다.

본 발명의 일 실시예에서, 상기 소스 전극 및 상기 드레인 전극을 형성하기 위해, 상기 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 소스 금속층, 상기 오믹 콘택층 및 상기 반도체층을 패터닝하여 상기 소스 전극 및 상기 드레인 전극을 포함하는 소스 패턴, 및 상기 액티브 패턴을 형성한다. 이어서, 상기 제2 영역에 형성된 상기 제2 포토 패턴을 제거한다. 상기 제2 영역 상에 노출된 상기 소스 금속층을 제거하여 상기 소스 전극 및 상기 드레인 전극을 형성한다. 이어서, 상기 소스 전극 및 상기 드레인 전극을 이용하여 상기 제2 영역 상에 노출된 상기 오믹 콘택층을 제거한다.

본 발명의 일 실시예에서, 상기 게이트 전극을 형성하기 위해 상기 게이트 전극이 형성되는 제3 영역과 상기 게이트 전극이 형성되지 않는 제4 영역을 서로 다른 노광량으로 노광하여 상기 게이트 금속층 위의 상기 제3 영역에 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 식각 방지막으로 상기 게이트 금속층을 패터닝하여 상기 제3 영역에 상기 게이트 전극을 형성한다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법에서, 기판 위에 게이트 라인 및 박막 트랜지스터의 게이트 전극을 포함하는 게이트 패턴을 형성한다. 상기 게이트 패턴이 형성된 기판 위에 게이트 절연층, 반도체층, 오믹 콘택층 및 소스 금속층을 순차적으로 형성한다. 복수의 스폿(spot) 빔들을 발생하는 디지털 노광기를 이용하여, 상기 소스 금속층이 형성된 베이스 기판 위의 제1 영역에 제1 두께를 갖는 제1 포토 패턴, 및 제2 영역에 상기 제1 두께보다 얇은 제2 두께와 상기 스폿 빔의 지름에 대해 50% 내지 60%의 범위의 폭을 갖는 제2 포토 패턴을 포함하는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 방지막으로 상기 소스 금속층을 패터닝하여 액티브 패턴 상의 상기 제1 영역에 서로 이격 배치되는 소스 전극 및 드레인 전극을 형성한다. 상기 소스 패턴이 형성된 기판 위에 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성한다.

이러한 박막 트랜지스터의 제조 방법 및 이를 이용한 표시 기판의 제조 방법에 의하면, 고가의 슬릿 마스크 또는 하프톤 마스크를 사용하지 않고 디지털 노광기를 이용하여 두께가 다른 포토레지스트 패턴을 형성할 수 있으므로, 제조 비용을 절감할 수 있다. 또한, 작은 사이즈의 채널을 갖는 박막 트랜지스터를 제조할 수 있으므로 생산성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I 라인을 따라 절단한 단면도이다.
도 3은 도 2에 도시된 표시 기판을 제조하기 위해 이용되는 디지털 노광기에대한 블록도이다.
도 4는 도 3에 도시된 디지털 노광기의 노광 원리를 설명하기 위한 개념도이다.
도 5a 내지 도 5f는 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명에 따라 제조된 샘플 1 및 샘플 2의 포토 패턴의 단면도들이다.
도 7a 내지 도 7h는 비교 샘플 1 내지 8의 포토 패턴의 단면도들이다.
도 8은 본 발명에 따른 제조된 샘플 1 및 2와, 비교 샘플 1 내지 8의 포토 패턴의 잔막 균일도 평가 결과를 설명하기 위한 그래프이다.

이하, 도면들을 참조하여 본 발명의 표시 장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 고안이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 2는 도 1의 I-I 라인을 따라 절단한 단면도이다.

도 1 및 도 2를 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(101), 게이트 라인(GL), 데이터 라인(DL), 게이트 절연층(110), 박막 트랜지스터(TR), 보호 절연층(140) 및 화소 전극(PE)을 포함할 수 있다.

상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.

상기 게이트 절연층(110)은 상기 게이트 라인(GL) 및 상기 박막 트랜지스터(TR)의 게이트 전극(GE)을 커버하도록 형성된다.

상기 박막 트랜지스터(TR)는 상기 게이트 라인(GL)과 상기 데이터 라인(DL)이 교차하는 영역에 인접하게 배치될 수 있다. 상기 박막 트랜지스터(TR)는 상기 게이트 전극(GE), 액티브 패턴(126), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.

상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 연장된다.

상기 액티브 패턴(126)은 상기 게이트 절연층(110)을 사이에 두고 상기 게이트 전극(GE)과 중첩되게 형성된다. 상기 액티브 패턴(126)은 비정질 실리콘으로 형성된 반도체층(122a) 및 n형 불순물이 고농도로 도핑된 비정질 실리콘으로 형성된 오믹 콘택층(124a)을 포함할 수 있다.

한편, 상기 액티브 패턴(126)은 금속 산화물로 형성된 반도체층을 포함할 수 있으며, 이 경우 상기 오믹 콘택층(124a)은 생략될 수 있다. 상기 금속 산화물은 인듐, 주석, 아연 중 적어도 하나의 산화물을 포함하며, 다른 금속 원소가 도핑될 수 있다. 상기 소스 전극(SE)은 상기 액티브 패턴(126) 위에 상기 오믹 콘택층(124a)과 접촉되게 형성된다.

상기 드레인 전극(DE)은 상기 액티브 패턴(126) 위에 상기 소스 전극(SE)꽈 이격되어 배치된다. 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 이격된 영역이 상기 박막 트랜지스터(TR)의 채널부(CH)로 정의 된다. 상기 채널부(CH)의 길이는 약 1.2㎛ 내지 약 1.3㎛일 수 있다.

상기 보호 절연층(140)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 커버하도록 형성된다. 상기 보호 절연층(140)은 상기 드레인 전극(DE)을 노출시키는 콘택홀(CNT)을 포함한다.

상기 화소 전극(PE)은 투명한 도전성 물질로 형성된다. 상기 화소 전극(PE)은 상기 보호 절연층(140)에 형성된 상기 콘택홀(CNT)을 통해 상기 박막 트랜지스터(TR)의 상기 드레인 전극(DE)과 전기적으로 연결된다.

도 3은 도 2에 도시된 표시 기판을 제조하기 위한 디지털 노광기에 대한 블록도이다. 도 4는 도 3에 도시된 디지털 노광기의 노광 원리를 설명하기 위한 개념도이다.

도 3 및 도 4를 참조하면, 디지털 노광기는 노광 헤드(200), 광원(250) 및 스테이지(270)를 포함할 수 있다.

상기 노광 헤드(200)는 빔 스플리터(210), 디지털 마이크로 미러 디바이스(Digital Micro-mirror Device, 이하 DMD 칭함)(220), 및 광학계(230)를 포함할 수 있다.

상기 빔 스플리터(210)는 상기 광원(250)으로부터 입사되는 상기 레이저 빔을 반사 및 투과시킨다. 상기 빔 스플리터(210)에 의해 반사된 레이저 빔은 상기 DMD(220)에 제공된다. 상기 광원(250)은 노광을 위한 레이저 빔을 제공한다.

상기 DMD(220)는 복수의 마이크로 미러(222)를 포함한다. 예를 들면, 상기 DMD(220)는 1204×768 개의 마이크로 미러(222)들을 포함할 수 있다. 상기 마이크로 미러(222)들은 m×n의 매트릭스 형태로 배열될 수 있다. 상기 마이크로 미러(222)들의 표면에는 알루미늄 등의 반사율이 높은 재료가 증착되어 있다. 상기 마이크로 미러(222)들은 각각 ±a도(예를 들어, ±12도)의 각도로 경사지게 움직인다. 상기 마이크로 미러(222)들은 상기 스테이지(270)에 장착된 기판(100)에 전사될 노광 데이터에 기초하여 상기 빔 스플리터(210)로부터 입사된 빔을 선택적으로 반사할 수 있다.

상기 노광 헤드(200)는 상기 노광 데이터에 기초하여 상기 마이크로 미러(222)들 각각을 제어하는 미러 제어부(미도시)를 더 포함할 수 있다. 상기 미러 제어부는 상기 마이크로 미러(222)들의 온/오프를 조절하는 신호를 출력한다. 상기 마이크로 미러(222)들이 상기 미러 제어부로부터 모두 온 데이터를 받은 경우, 상기 마이크로 미러(222)들의 개수와 동일한 개수의 반사 빔이 출력된다.

상기 광학계(230)는 다수의 렌즈들을 포함하며, 상기 DMD(220)로부터 입사되는 상기 반사 빔들을 복수의 스폿 빔들로 변환시킨다. 상기 광학계는 상기 DMD(220)로부터 입사되는 상기 반사 빔들을 집광하는 역할 및 빔들 간 거리를 확대하는 역할을 수행한다.

상기 디지털 노광기는 상기 노광 헤드(200)를 통과하는 상기 기판(100)에 상기 스폿 빔(240)들을 조사하여 상기 기판(100) 상에 형성된 포토레지스트층을 노광시킨다. 상기 기판(100)은 중첩된 상기 스폿 빔(240)들에 의해 노광된다. 상기 DMD(220)는 스캔 방향에 대해 수직 방향으로 연속된 선이나 면적을 노광 시키기 위해, 상기 기판(100)에 대해 소정 각도(θ) 경사지게 배치된 상태로 고정된다. 상기 기판(100)은 상기 스테이지(270)가 이동됨으로써 상기 노광 헤드(200)에 의해 노광된다. 예를 들면, 상기 소정 각도(θ)는 0도 초과 1도 미만일 수 있다. 보다 바람직하게는, 상기 소정 각도(θ)는 약 0.1도 내지 약 0.5도 일 수 있다. 이로 인해 도 4에 도시된 바와 같이, 상기 노광 헤드(200)로부터 출력되는 상기 스폿 빔(240)들도 소정 기울기를 갖는다. 각 스폿 빔(240)의 지름(x)은 약 2.0㎛ 내지 2.5㎛일 수 있다. 인접한 스폿 빔(240)들 사이의 간격(c)은 약 60㎛ 내지 80㎛일 수 있다. 상기 인접한 스폿 빔(240)들 사이의 간격(c)이 약 60㎛미만 이거나 약 80㎛초과인 경우, 노광시 해상도(resolution)가 저하되거나 택 타임(tack time)이 느려질 수 있다. 따라서, 인접한 스폿 빔(240)들 사이의 간격(c)은 60㎛ 이상 80㎛ 이하인 것이 바람직하다. 상기 기판(100) 상의 노광 영역에 조사된 중첩된 스폿 빔(240)들 사이의 거리(△x)는 약 100nm 내지 300nm일 수 있다. 상기 중첩된 스폿 빔(240)들 사이의 거리(△x)가 약 100nm 미만 이거나 약 300nm 초과인 경우, 노광시 해상도가 저하되거나 택 타임이 느려질 수 있다. 따라서, 상기 중첩된 스폿 빔(240)들 사이의 거리(△x)는 100nm 이상 300nm 이하인 것이 바람직하다.

상기 스폿 빔(240)의 지름(x), 상기 인접한 스폿 빔(240)들 사이의 간격(c), 상기 스폿 빔(240)이 조사되는 각도(θ), 및 상기 DMD(220)의 스캐닝 속도 등은 상기 디지털 노광기를 이용하여 박막 트랜지스터 제조시 상기 박막 트랜지스터의 채널 디자인에 영향을 주는 인자들로 작용할 수 있다.

상기 노광 헤드(200)가 상기 스테이지(270)에 대해서 기울어지지 않은 상태로 광을 조사하는 경우, 즉 상기 각도(θ)가 약 0.1°미만인 경우에는 상기 노광 헤드(200)가 제1 방향으로 이동하더라도 서로 인접한 상기 스폿 빔들(240) 사이에 대응하는 상기 기판(100)의 영역들은 실질적으로 광을 제공받지 못할 수 있다. 즉, 서로 인접한 상기 스폿 빔들(240) 사이에 대응하는 상기 기판(100)의 영역들은 실질적으로 광을 제공받지 못할 수 있다. 즉, 연속적인 선 패턴이나 면적을 노광할 수 없게 될 수도 있다. 또한, 상기 각도(θ)가 약 0.5°초과인 경우에는, 상기 스테이지(270)의 직선 영역에서 첫 번째 행의 마이크로 미러들(222)이 제공하는 스팟 광들(500)과 두 번째 행의 마이크로 미러들(222)이 제공하는 스폿 빔들(240) 사이의 거리가 멀어진다. 즉, 첫 번째 행의 마이크로 미러들(222)이 제공하는 스폿 빔들(240)과 두 번째 행의 마이크로 미러들(222)이 제공하는 스폿 빔들(240)의 중첩 면적이 좁아지게 되어 직선 영역에 제공되는 광량이 적어진다. 상기 직선 영역에 제공되는 광량이 적어짐에 따라, 실제로 상기 기판(100)에 제공되는 광량이, 상기 기판(100)에 제공되어야 하는 적정 수준의 광량보다 적게 된다. 또한 이로 인해, LER(Line Edge Roughness)와 같은 패턴 품질이 안 좋아질 수도 있다. 따라서, 상기 노광 헤드(200)를 이용하여 적정 수준의 광량을 상기 기판(100)에 전체적으로 제공하기 위해서, 상기 소정 각도(θ)는 0.1° 이상 0.5°이하인 것이 바람직하다.

상기 노광 헤드(200)는 상기 기판(100) 상에 서로 이격된 상기 스폿 빔(240)들을 제공한다. 그러나, 상술한 바와 같이 상기 노광 헤드(200)가 상기 기판(100)에 대해 소정 각도 기울어진 상태로 배치되고, 상기 스테이지(270)가 이동함으로써 상기 노광 헤드(200)가 스캐닝한 상기 기판(100) 상의 영역은 미노광된 영역 없이 모두 노광될 수 있다.

이하, 도 5a 내지 도 5f를 참조하여 상기 디지털 노광기를 이용하여 도 2에 도시된 상기 표시 기판(100)의 제조 방법을 설명한다.

도 5a 내지 도 5f는 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.

도 5a를 참조하면, 상기 베이스 기판(101) 위에 게이트 금속층을 형성한다. 상기 게이트 금속층은 단일층 또는 이중충 구조로 형성될 수 있다. 예를 들면, 상기 게이트 금속층은 티타늄이나 티타늄 합금을 포함하는 제1층 및 구리를 포함하는 제2층으로 이루어진 이중층 구조로 형성될 수 있다. 상기 게이트 금속층이 형성된 상기 베이스 기판(101) 위에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여 상기 게이트 금속층을 패터닝하여, 게이트 라인(GL) 및 상기 게이트 전극(GE)을 포함하는 게이트 패턴을 형성한다.

상기 제1 포토레지스터 패턴(PR1)은 상기 게이트 금속층이 형성된 상기 베이스 기판(101) 위에 감광성 물질을 포함하는 제1 포토레지스트층을 형성한 후, 상기 디지털 노광기를 이용하여 상기 게이트 전극(GE)이 형성될 영역(10)을 제외한 영역(20) 상의 상기 제1 포토레지스트층에 상기 스폿 빔을 조사한 후, 이를 현상하여 형성할 수 있다. 상기 제1 포토레지스트층은 예를 들어, 상기 스폿 빔들이 조사된 부분은 현상액에 의해 제거되고 상기 스폿 빔들이 조사되지 않은 부분은 경화되어 상기 베이스 기판(101) 상에 잔류하는 포지티브형 포토레지스트일 수 있다.

도 5b를 참조하면, 상기 게이트 패턴이 형성된 상기 베이스 기판(101) 위에 게이트 절연층(110), 반도체층(120), 오믹 콘택층(122) 및 소스 금속층(130)을 순차적으로 형성한다. 상기 소스 금속층(130)은 몰리브덴, 알루미늄 및 몰리브덴을 포함하는 삼중층 구조로 형성될 수 있다. 또는, 상기 소스 금속층(130)은 티타늄 및 구리를 포함하는 이중층 구조로 형성될 수 있다.

상기 소스 금속층(130)을 포함하는 상기 베이스 기판(101) 위에 제2 포토레지스트 패턴(PR2)을 형성한다. 상기 제2 포토레지스트 패턴(PR2)은 제1 영역(30)에 배치되고 제1 두께(T1)를 갖는 제1 포토 패턴(PR21), 및 제2 영역(40)에 배치되고 상기 제1 두께(T1)보다 얇은 제2 두께(T2) 및 상기 디지털 노광기에서 제공되는 스폿 빔의 지름에 대해 50% 내지 60% 범위의 폭(w)을 갖는 제2 포토 패턴(PR22)을 포함한다. 상기 스폿 빔의 지름은 약 2.0㎛ 내지 2.5㎛일 수 있다. 상기 제2 포토 패턴(PR22)의 폭(w)이 상기 스폿 빔의 지름의 약 50% 미만인 경우, 노광량이 부족하여 상기 제2 포토 패턴(PR22)의 두께가 원하는 두께보다 더 두껍게 형성되며, 균일도도 좋지 않아 후속 공정 진행시 불량이 발생할 수 있다. 또한, 상기 제2 포토 패턴(PR22)의 폭(w)이 상기 스폿 빔의 지름의 약 60%를 초과하는 경우, 노광량이 많아져 상기 제2 포토 패턴(PR22)이 거의 형성되지 않는 문제점이 발생할 수 있다.

한편, 상기 스폿 빔의 지름이 약 2.0㎛미만일 경우, 노광시 해상도는 더 좋아지나, 택 타임이 느려지게 되어 양산성이 떨어진다. 또한, 상기 스폿 빔의 지름이 약 2.5㎛를 초과하는 경우 해상도가 저하되어 표시 장치의 박막 트랜지스터 형성시 적용할 수 없게 된다.

상기 제1 및 제2 포토 패턴들(PR21, PR22)은 상기 소스 금속층(130)을 포함하는 베이스 기판(101) 상에 제2 포토레지스트층을 형성한 후, 상기 제2 영역(40), 및 상기 제1 및 제2 영역(30, 40)을 제외한 제3 영역(50)에 상기 스폿 빔들을 조사한다. 상기 제2 영역 및 상기 제3 영역(40, 50)에 서로 다른 노광량이 조사되도록 상기 스폿 빔들의 양을 조절할 수 있다. 예를 들면, 상기 제2 영역(40)의 노광량이 상기 제3 영역(50)의 노광량보다 작게한다. 상기 소스 패턴이 형성될 상기 제1 영역(30)에는 상기 스폿 빔들이 조사되지 않을 수 있다. 또는, 상기 제1 영역(30)에도 상기 스폿 빔들을 조사하되, 상기 제2 영역(40)의 노광량보다 작은 노광량의 상기 스폿 빔이 조사되도록 처리할 수 있다. 상기 스폿 빔들의 양은 상기 디지털 노광기의 DMD에 입력되는 온/오프 데이터를 이용하여 조절할 수 있다. 상기 제2 포토레지스트층이 포지티브형 포토레지스트인 경우, 상기 제1 영역(30)에 대응하는 상기 제2 포토레지스트층은 현상액에 의해 제거되지 않고 상기 소스 금속층(130) 위에 상기 제1 두께(T1)로 잔류한다. 상기 제1 두께(T1)는 상기 제2 포토레지스트층의 초기 두께와 실질적으로 동일 할 수 있다. 상기 제2 영역(40)에 대응하는 상기 제2 포토레지스트층은 일부가 현상액에 의해서 제거되어 상기 제2 두께(T2)로 잔류한다. 상기 제3 영역(50)에 대응하는 대응하는 상기 제2 포토레지스트층은 현상액에 의해 모두 제거된다. 이에 따라, 상기 소스 금속층(130) 위에는 상기 제1 두께(T1)를 갖는 상기 제1 포토 패턴(PR21) 및 상기 제2 두께(T2)를 갖는 상기 제2 포토 패턴(PR22)을 포함하는 상기 제2 포토레지스트 패턴(PR2)이 형성된다.

도 5c를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 식각 방지막으로 이용하여 1차적으로 상기 소스 금속층(130)을 식각한다. 이하, 상기와 같이 1차적으로 상기 소스 금속층(140)을 식각하는 단계를, 1차 금속 식각 공정이라고 정의한다. 상기 1차 금속 식각 공정을 통해서, 상기 베이스 기판(101) 상에는 소스 금속 패턴(132)이 형성된다.

상기 소스 금속 패턴(132)을 식각 방지막으로 이용하여 상기 오믹 콘택층(124) 및 상기 반도체층(122)을 식각한다. 이에 따라, 상기 소스 금속 패턴(132) 하부에 예비 액티브 패턴(125)이 형성된다. 상기 예비 액티브 패턴(125)은 반도체 패턴(122) 및 오믹 콘택 패턴(124)을 포함한다. 상기 예비 액티브 패턴(125)은 상기 데이터 라인(DL) 및 상기 소스 금속 패턴(132)의 하부에만 잔류한다. 상기 소스 금속 패턴(132) 이외의 영역에서는 상기 게이트 절연층(110)이 노출된다.

도 5d를 참조하면, 상기 제2 포토레지스트 패턴(PR2)의 상기 제2 포토 패턴(PR22)을 제거하여 잔류 패턴(PR3)을 형성한다. 상기 제2 포토레지스트 패턴(PR2)의 두께를 상기 제2 두께(T2)만큼 제거함에 따라 상기 제2 포토 패턴(PR22)은 제거되고, 상기 제1 포토 패턴(PR21)은 제3 두께(T3)만큼 잔류하는 상기 잔류 패턴(PR3)을 형성할 수 있다. 상기 제3 두께(T3)는 상기 제1 두께(T1)에서 상기 제2 두께(T2)를 뺀 값과 실질적으로 동일할 수 있다. 상기 제2 포토 패턴(PR22)이 제거됨에 따라 상기 소스 금속 패턴(132)의 일부가 노출된다. 상기 잔류 패턴(PR3)은 상기 소스 전극(SE)이 형성될 영역 및 상기 드레인 전극(DE)이 형성될 영역에 배치될 수 있다.

도 5e를 참조하면, 상기 잔류 패턴(PR3)을 식각 방지막으로 이용하여 상기 소스 금속 패턴(132)을 2차적으로 식각한다. 이하, 상기 소스 금속 패턴(132)을 2차적으로 식각하는 공정을 2차 금속 식각 공정으로 정의한다. 상기 2차 금속 식각 공정을 통해서, 상기 제2 영역(30) 상의 상기 소스 금속 패턴(132)이 제거된다. 이에 따라, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성된다.

이어서, 상기 소스 전극(SE), 상기 드레인 전극(DE), 및 상기 잔류 패턴(PR3)과 함께 식각 방지막으로 이용하여 상기 제2 영역(30) 상의 상기 오믹 콘택 패턴(122)을 일부 제거하여 상기 채널부(CH)를 형성한다. 상기 채널부(CH)의 길이는 상기 식각 공정시 발생하는 스큐 등에 의해 상기 제2 포토 패턴(PR22)의 폭보다 크게 형성될 수 있다.

이어서, 상기 잔류 패턴(PR3)을 스트립퍼를 이용하여 제거할 수 있다. 이에 따라, 상기 게이트 전극(GE), 상기 액티브 패턴(126), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함하는 상기 박막 트랜지스터(TR)가 형성된다.

도 5f를 참조하면, 상기 박막 트랜지스터(TR)가 형성된 상기 베이스 기판(101) 위에 상기 보호 절연층(140)을 형성한 후, 패터닝하여 상기 드레인 전극(DE)을 노출시키는 상기 콘택홀(CNT)을 형성한다.

상기 보호 절연층(140)이 형성된 상기 베이스 기판(101) 위에 상기 콘택홀(CNT)에 의해 상기 드레인 전극(DE)과 전기적으로 연결되는 상기 화소 전극(PE)을 형성한다. 이에 따라, 본 발명에 따른 상기 표시 기판(100)이 제조될 수 있다.

이하, 박막 트랜지스터의 소스 전극, 드레인 전극 및 채널을 형성하기 위해 제조된 포토 패턴의 잔막 균일도를 평가하기 위한 실험 및 그 결과에 대해 설명하기로 한다.

샘플들의 제조

유기 기판 위에 포토레지스트층을 형성한 후, 하기 표 1과 같은 채널 디자인을 갖는 CAD 데이터들을 DMD 제어를 위한 온/오프 데이터로 변환한 뒤 상기 온/오프 데이터에 대응하는 스폿 빔들로 상기 포토레지스트층을 노광하고 현상하여 다수의 포토 패턴들이 형성된 샘플 1 및 2(SP1 및 SP2)와, 비교 샘플 1 내지 8(CSP1 내지 CSP8)을 제조 하였다. 디지털 노광기에서 제공되는 상기 스폿 빔들 각각의 지름은 약 2.2㎛로 하였다.

하기 표 1에서 L1은 도 1에 도시된 박막 트랜지스터(TR) 채널에서 수평부의 길이를 나타내고, L2는 상기 채널에서 모서리부의 길이를 나타낸다. 이하, 상기 수평부의 채널 길이를 제1 채널 길이(L1)라 지칭하고, 상기 모서리부의 채널 길이를 제2 채널 길이(L2)라 지칭한다.

[표 1]

Figure 112010017986400-pat00001

도 6a 및 도 6b는 본 발명에 따라 제조된 샘플 1 및 샘플 2의 포토 패턴의 단면도들이고, 도 7a 내지 도 7h는 비교 샘플 1 내지 9의 포토 패턴의 단면도들이다.

도 6a, 도 6b, 도 7a 내지 도 7h 각각에 도시된 포토 패턴에서, 설명의 편의를 위해 제1 두께를 갖는 영역을 제1 두께부로 지칭하고, 상기 제1 두께보다 두꺼운 제2 두께를 갖는 영역을 제2 두께부로 지칭하여 설명한다.

도 6a 및 도 6b를 참조하면, 상기 샘플 1(SP1)의 포토 패턴(PRP11)은 제1 두께부 및 제2 두께부가 모두 균일하게 형성됨을 확인할 수 있다. 또한, 상기 샘플 2(SP2)의 포토 패턴(PRP12)도 제1 두께부와 상기 제2 두께부가 모두 균일하게 형성됨을 확인할 수 있다. 상기 표 1에 나타난 바와 같이, 상기 샘플 1(SP1) 및 상기 샘플 2(SP2)의 상기 제1 채널 길이(L1)는 약 1.25㎛로, 상기 스폿 빔의 지름에 대해 약 57% 범위에 해당한다.

도 7a 및 도 7b를 참조하면, 비교 샘플 1(CSP1)의 포토 패턴(PRP21)은 제2 두께부는 정상적으로 형성되나, 제1 두께부가 거의 형성되지 않음을 알 수 있다. 또한, 비교 샘플 2(CSP2)의 포토 패턴(PRP22)도 제2 두께부는 정상적으로 형성되나, 제1 두께부가 거의 형성되지 않음을 알 수 있다. 상기 비교 샘플 1 및 2(CSP1, CSP2)의 경우, 상기 제1 채널 길이(L1)가 모두 약 1.75㎛인 경우로, 상기 샘플 1 및 2(SP1, SP2)의 상기 제1 채널 길이(L2) 보다 더 길다. 상기 비교 샘플 1 및 2 (CSP1, CSP2)의 상기 제1 채널 길이(L1)는 상기 스폿 빔의 지름의 약 80% 범위에 해당된다. 이와 같이, 상기 제1 채널 길이(L1)가 상기 스폿 빔의 지름의 약 80% 범위에 해당하는 경우, 상기 제1 두께부에 공급되는 상기 스폿 빔들의 양이 많아 상기 제1 두께부가 거의 형성되지 않음을 알 수 있었다.

도 7c 및 도 7d를 참조하면, 비교 샘플 3 및 4(CSP3, CSP4)의 포토 패턴들(PRP23, PRP24)의 제2 두께부들은 상기 비교 샘플 1 및 2(CSP1, CSP2)의 제2 두께부들 보다 더 두꺼운 두께로 형성되나, 균일하게 형성되지 않은 것을 알 수 있다. 상기 비교 샘플 3 및 4(CSP3, CSP4)의 상기 제1 채널 길이(L1)는 약 1.50㎛로, 상기 비교 샘플 1 및 2(CSP1, CSP2)보다는 작고 상기 샘플 1 및 2(SP1, SP2) 보다는 크다. 즉, 상기 비교 샘플 3 및 4(CSP3, CSP4)는 상기 제1 채널 길이(L1)가 상기 스폿 빔의 지름의 60% 범위보다 크게 설정된 경우로, 상기 제1 두께부가 균일하게 형성되지 않음을 알 수 있다.

도 7e 및 도 7f를 참조하면, 비교 샘플 5 및 6(CSP5, CSP6)의 포토 패턴들(PRP25, PRP26)은 상기 비교 샘플 3 및 4(CSP3, CSP4)와 마찬가지로 제2 두께부가 균일하게 형성되지 않는 것을 알 수 있다. 상기 비교 샘플 5 및 6들(CSP3, CSP4)의 상기 제1 채널 길이(L1)는 약 1.40㎛로, 상기 비교 샘플 3 및 4(CSP3, CSP4)보다는 작고 상기 샘플 1 및 2(SP1, SP2) 보다는 크다.

도 7g 및 도 7h를 참조하면, 비교 샘플 7 및 8(CSP7, CSP8)의 포토 패턴들(PRP27, PRP28)은 제1 두께부들의 두께가 너무 두껍게 형성됨을 알 수 있다. 상기 비교 샘플 7 및 8(CSP7 내지 CSP9)의 포토 패턴들(PRP27, PRP28)은 상기 제1 채널 길이(L1)가 약 1.0㎛ 이하를 갖도록 형성된 것으로, 상기와 같이 채널 길이가 너무 짧을 경우 상기 채널 영역에 상기 스폿 빔이 거의 조사되지 않아 상기 제1 두께부들이 너무 두껍게 형성됨을 알 수 있었다.

잔막 균일도 평가

상기 샘플 1 및 2와, 상기 비교 샘플 1 내지 8 각각에 대해서, 임의적으로 선택된 다수의 영역들 각각으로부터 측정된 복수의 두께값들의 범위를 구하고, 이들의 평균값을 산출하였다. 그 결과를 도 8에 도시하였다. 상기 두께값들의 범위는 최대 두께값(MAX)과 최소 두께값(MIN)의 차이를 계산하여 구할 수 있다.

도 8은 본 발명에 따른 제조된 샘플 1 및 2와, 비교 샘플 1 내지 8의 포토 패턴의 잔막 균일도 평가 결과를 설명하기 위한 그래프이다.

도 8에서 X축은 박막 트랜지스터의 채널 길이에 따라 구분된 샘플들을 나타내고, Y축은 각 샘플들에 대한 상기 평균값을 나타낸다. 상기 평균값이 클수록 상기 잔막의 균일도가 낮고, 상기 평균값이 작을수록 상기 잔막의 균일도가 높음을 의미한다.

도 8을 참조하면, 본 발명에 따라 제조된 샘플 1(SP1)의 상기 평균값은 약 1865 이고, 샘플 2(SP2)의 상기 평균값은 약 2013 임을 알 수 있다. 비교 샘플 1 내지 6(CSP1 내지 CSP6)의 상기 평균값들은 약 2600 이상으로 상기 샘플 1 및 2(SP1, SP2)의 상기 평균값들보다 높음을 알 수 있다. 또한, 비교 샘플 7 및 8(CSP7, CSP8)의 두께 범위 평균값들은 약 4900 이상으로 상기 비교 샘플 1 내지 6(CSP1 내지 CSP6)의 평균값들보다 더 높음을 알 수 있다.

즉, 상기 샘플 1 및 2(SP1, SP2)가 잔막 패턴의 균일도 측면에서 가장 우수함을 알 수 있었다. 상기 표 1을 참조하면, 상기 샘플 1 및 2(SP1, SP2)는 상기 제1 채널 길이(L1)는 동일하나 상기 제2 채널 길이(L2)는 서로 상이하다. 즉, 상기 샘플 1(SP1)의 상기 제2 채널 길이(L2)는 약 1.06㎛이고, 상기 샘플 2(SP2)의 상기 제2 채널 길이(L2)는 약 1.23㎛로, 상기 샘플 1(SP1)의 상기 제2 채널 길이(L2)가 더 짧다. 상기 샘플 1(SP1)과 상기 샘플 2(SP2)를 비교할 때, 상기 샘플 2(SP2) 보다 상기 샘플 1(SP1)의 포토 패턴의 잔막 균일도가 더 좋음을 알 수 있었다.

이상에서 설명한 바와 같이, 본 발명의 실시예들에 따르면, 고가의 슬릿 마스크 또는 하프톤 마스크를 사용하지 않고 디지털 노광기를 이용하여 박막 트랜지스터의 채널을 형성할 수 있으므로, 제조 비용을 절감할 수 있다. 또한, 상기 디지털 노광기를 이용하여 2㎛이하의 균일한 채널을 갖는 박막 트랜지스터를 제조할 수 있으므로 액정 표시패널의 생선성을 향상시킬 수 있다.

이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

TR : 박막 트랜지스터 GE : 게이트 전극
SE : 드레인 전극 DE : 드레인 전극
125 : 액티브 패턴 PE : 화소 전극
101 : 베이스 기판 110 : 게이트 절연층
140 : 보호 절연층 200 : 노광 헤드
220 : DMD 250 : 광원

Claims (18)

  1. 기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 기판 위에 게이트 절연층, 반도체층, 오믹 콘택층 및 소스 금속층을 순차적으로 형성하는 단계;
    복수의 스폿(spot) 빔들을 발생하는 디지털 노광기를 이용하여, 상기 소스 금속층이 형성된 베이스 기판 위의 제1 영역에 제1 두께를 갖는 제1 포토 패턴, 및 제2 영역에 상기 제1 두께보다 얇은 제2 두께와 상기 스폿 빔의 지름에 대해 50% 내지 60%의 범위의 폭을 갖는 제2 포토 패턴을 포함하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 방지막으로 상기 소스 금속층을 패터닝하여 액티브 패턴 상의 상기 제1 영역에 서로 이격 배치되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 스폿 빔의 지름은 2.0㎛ 내지 2.5㎛인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  3. 제2항에 있어서, 인접한 스폿 빔들 사이의 간격은 60㎛ 내지 80㎛인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  4. 제1항에 있어서, 상기 소스 전극과 상기 드레인 전극 사이의 이격 거리는 1.2㎛ 내지 1.3㎛인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  5. 제1항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는
    상기 소스 금속층이 형성된 기판 위에 포토레지스트층을 형성하는 단계;
    상기 포토레지스트층이 형성된 기판 위의 상기 제1 영역, 상기 제2 영역 및 나머지 영역을 서로 다른 노광량으로 노광하는 단계; 및
    상기 노광된 포토레지스트층을 현상하여 상기 제1 및 제2 포토 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  6. 제5항에 있어서, 상기 제1 및 제2 영역에 중첩되게 조사된 인접한 스폿 빔들 사이의 거리는 100nm 내지 300nm인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  7. 제5항에 있어서, 상기 제1 영역의 노광량은 상기 제2 영역의 노광량보다 크고, 상기 나머지 영역의 노광량은 상기 제2 영역의 노광량보다 큰 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  8. 제1항에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는
    상기 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 소스 금속층, 상기 오믹 콘택층 및 상기 반도체층을 패터닝하여 상기 소스 전극 및 상기 드레인 전극을 포함하는 소스 패턴, 및 상기 액티브 패턴을 형성하는 단계;
    상기 제2 영역에 형성된 상기 제2 포토 패턴을 제거하는 단계;
    상기 제2 영역 상에 노출된 상기 소스 금속층을 제거하여 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계; 및
    상기 소스 전극 및 상기 드레인 전극을 이용하여 상기 제2 영역 상에 노출된 상기 오믹 콘택층을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  9. 제1항에 있어서, 상기 게이트 전극을 형성하는 단계는
    상기 게이트 전극이 형성되는 제3 영역과 상기 게이트 전극이 형성되지 않는 제4 영역을 서로 다른 노광량으로 노광하여 게이트 금속층 위의 상기 제3 영역에 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 식각 방지막으로 상기 게이트 금속층을 패터닝하여 상기 제3 영역에 상기 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 기판 위에 게이트 라인 및 박막 트랜지스터의 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴이 형성된 기판 위에 게이트 절연층, 반도체층, 오믹 콘택층 및 소스 금속층을 순차적으로 형성하는 단계;
    복수의 스폿(spot) 빔들을 발생하는 디지털 노광기를 이용하여, 상기 소스 금속층이 형성된 베이스 기판 위의 제1 영역에 제1 두께를 갖는 제1 포토 패턴, 및 제2 영역에 상기 제1 두께보다 얇은 제2 두께와 상기 스폿 빔의 지름에 대해 50% 내지 60%의 범위의 폭을 갖는 제2 포토 패턴을 포함하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 방지막으로 상기 소스 금속층을 패터닝하여 액티브 패턴 상의 상기 제1 영역에 서로 이격 배치되는 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극 및 상기 드레인 전극이 형성된 기판 위에 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  11. 제10항에 있어서, 상기 스폿 빔의 지름은 2.0㎛ 내지 2.5㎛인 것을 특징으로 하는 표시 기판의 제조 방법.
  12. 제11항에 있어서, 인접한 스폿 빔들 사이의 간격은 60㎛ 내지 80㎛인 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 제10항에 있어서, 상기 박막 트랜지스터의 채널 길이는 1.2㎛ 내지 1.3㎛인 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제10항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는
    상기 소스 금속층이 형성된 기판 위에 포토레지스트층을 형성하는 단계;
    상기 포토레지스트층이 형성된 기판 위의 상기 제1 영역, 상기 제2 영역 및 나머지 영역을 서로 다른 노광량으로 노광하는 단계; 및
    상기 노광된 포토레지스트층을 현상하여 상기 제1 및 제2 포토 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제14항에 있어서, 상기 제1 및 제2 영역에 중첩되게 조사된 인접한 스폿 빔들 사이의 거리는 100nm 내지 300nm인 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제14항에 있어서, 상기 제1 영역의 노광량은 상기 제2 영역의 노광량보다 크고, 상기 나머지 영역의 노광량은 상기 제2 영역의 노광량보다 큰 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제10항에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는
    상기 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 소스 금속층, 상기 오믹 콘택층 및 상기 반도체층을 패터닝하여 상기 소스 전극 및 상기 드레인 전극을 포함하는 소스 패턴, 및 상기 액티브 패턴을 형성하는 단계;
    상기 제2 영역에 형성된 상기 제2 포토 패턴을 제거하는 단계;
    상기 제2 영역 상에 노출된 상기 소스 금속층을 제거하여 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계; 및
    상기 소스 전극 및 상기 드레인 전극을 이용하여 상기 제2 영역 상에 노출된 상기 오믹 콘택층을 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 제10항에 있어서, 상기 게이트 전극을 형성하는 단계는
    상기 게이트 전극이 형성되는 제3 영역과 상기 게이트 전극이 형성되지 않는 제4 영역을 서로 다른 노광량으로 노광하여 게이트 금속층 위의 상기 제3 영역에 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 식각 방지막으로 상기 게이트 금속층을 패터닝하여 상기 제3 영역에 상기 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
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