CN1405883A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体村底上边绝缘膜的布线区域上形成第1沟，电容区域上形成宽度比第1沟宽的第2沟。而且，淀积第1导体膜使其完全填埋第1沟，填埋第2沟到中途。进而，淀积电容绝缘膜使其填埋到第2沟的中途，其上淀积第2导体膜完全填埋第2沟。研磨第2导体膜、电容绝缘膜和第1导体膜的叠层膜直到绝缘膜露出，给第1沟内埋入由第1导体膜形成的布线和给第2沟内埋入由第1导体膜、电容绝缘膜和第2导体膜构成的电容。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件，特别是关于具有埋入布线构造的半导体器件及其制造方法。
背景技术
一般地说，现有进行半导体集成电路元件间连接的金属布线，是用光刻和各向异性蚀刻法，把绝缘膜上成膜的Al等金属膜制成图形来形成。然而，因为伴随元件微细化而使布线的线条/间隔微细化，把绝缘膜埋入形成图形的布线间隔也不断困难起来。于是，现在已经采用，在绝缘膜上加工布线沟，用电镀法把Cu等埋入到该布线沟内的镶嵌法，代替现有Al布线的形成方法。
并且，集成电路内需要很大容量时，也在绝缘膜上的布线区域内，进行形成由金属(M)/绝缘膜(I)/金属(M)的叠层构造而成的MIM电容器而不用现有的硅/绝缘膜/硅形成的电容器。这时，与布线同时形成MIM电容的电极是理想的。
图13～图16表示与用镶嵌法的Cu布线同时形成MIM电容的工序例。作为利用这样的工序例，例如，有特开2001-36010号公报上记载的技术。如图13所示，在硅衬底1上边形成的绝缘膜2上，用各向异性蚀刻法，与布线沟3a同时在电容区域形成沟3b。而且，在图未示出的阻挡金属层形成后，用镀铜法，如图14所示与布线4a同时分别形成电容下部电极4b，分别埋入沟3a、3b内，进而层叠形成SiN等的电容绝缘膜5和TiN等的上部电极膜6。通过顺序蚀刻该上部电极膜6和电容绝缘膜5，如图15所示形成电容。进而，如图16所示，淀积层间绝缘膜7，其上再次用镶嵌法，埋入形成需要的接触部8a、8b和上部布线9。
就这样现有的Cu镶嵌法而言，存在如下的问题。
①如图15所示，电容是在突出的状态下形成的。因此，图16所示的层间绝缘膜7，在成膜后需要进行平坦化处理。最初的Cu镶嵌布线的埋入也需要平坦化处理，所以需要至少两次平坦化工序。具体地说，为了使其平坦化，使用化学机械研磨(CMP)处理。
②如图16所示，上部布线9的接触部8a、8b深度不同，接触孔形成时，浅的一方发生过量蚀刻，为了抑制蚀刻衬底，就需要绝缘膜与其衬底间很大的蚀刻选择比。
③用各向异性蚀刻法形成上部布线的接触孔之际，接触孔上露出Cu布线4a表面受氧化，容易增加电阻。
发明内容
本发明一个方面的半导体器件具有：半导体衬底；该半导体衬底上形成的绝缘膜；该绝缘膜上形成的第1沟内埋入的布线，使其表面实质上成为平坦；由在幅度比绝缘膜上形成的第1沟还宽的第2沟内埋入使其表面实质上成为平坦那样的，与布线材料相同的第1导体膜、电容绝缘膜以及第2导体膜的层叠构成的电容。
本发明另一方面的半导体器件的制造方法具有：在半导体衬底上的绝缘膜的布线区域形成第1沟，在电容区域上形成幅度比第1沟要宽的第2沟的工序；在形成第1和第2沟的绝缘膜上边，淀积第1导体膜，使其完全填埋第1沟，填埋第2沟到中途的工序；在导体膜上边淀积电容绝缘膜使其填埋到第2沟中途的工序；在电容绝缘膜上边淀积第2导体膜，使其完全填埋第2沟的工序；以及研磨第2导体膜、电容绝缘膜和第1导体膜的叠层膜直到使绝缘膜露出，第1沟内埋入第1导体膜的布线，在第2沟内埋入第1导体膜、电容绝缘膜和由第2导体膜而构成电容的工序。
本发明又一个方面的半导体器件具有：半导体衬底，在该半导体衬底上形成的绝缘膜，在该绝缘膜上形成的接触部作为宽度宽的布线沟内埋入的第1导体膜的布线；该布线，在接触部的中央部具有第2导体膜选择性地覆盖第1导体膜上面的结构，除接触部以外，第1导体膜具有实质上平坦地埋入布线沟的构造。
本发明又一方面的半导体器件的制造方法具有：在半导体衬底上的绝缘膜上形成具有宽度窄的布线部和与其连续的宽度宽的接触部的沟的工序；在形成有沟的绝缘膜上边淀积第1导体膜，使其完全填埋布线部，填埋接触部到中途的工序；在第1导体膜上边淀积第2导体膜，使其完全填埋接触部的工序；以及研磨第1导体膜和第2导体膜，并形成第1导体膜埋入布线部，第1导体膜和第2导体膜的叠层膜埋入接触部的布线工序。
附图说明
图1A是表示本发明实施方案的沟形成工序的平面图。
图1B是图1A的I-I′剖面图。
图2是表示该实施方案的导体膜/电容绝缘膜/导体膜的叠层工序剖面图。
图3A是表示该实施方案的平坦化工序的平面图。
图3B是图3A的I-I′剖面图。
图4是表示该实施方案的上部布线形成工序的剖面图。
图5是表示另一个实施方案的沟形成工序的剖面图。
图6是表示该实施方案的导体膜/电容绝缘膜/导体膜的叠层工序剖面图。
图7是表示该实施方案的平坦化工序的剖面图。
图8是表示该实施方案的上部布线形成工序的剖面图。
图9A是表示另一个实施方案的沟形成工序的平面图。
图9B是图9A的I-I′和II-II′剖面图。
图10是表示该实施方案的导体膜叠层工序的剖面图。
图11A是表示该实施方案的平坦化工序的平面图。
图11B是表示该实施方案的平坦化工序的剖面图。
图12是表示该实施方案的上部布线形成工序的剖面图。
图13是表示现有例的布线沟形成工序的剖面图。
图14是表示该现有例的导体膜/电容绝缘膜/导体膜的叠层工序剖面图。
图15是表示该现有例的电容形成工序的剖面图。
图16是表示该现有例的上部布线形成工序的剖面图。
具体实施方式
以下，参照附图，说明本发明的实施方案。
[实施方案1]
图1A和图1B是在硅衬底11上边形成的氧化硅膜等的绝缘膜12上，形成了布线和电容用沟13a、13b的状态平面图及其I-I′剖面图。与布线区域的沟13a比较，电容区域的沟13b，其宽度大而且深。因此，为了形成这些沟，应该进行2次的光刻和各向异性蚀刻。
具体点说，例如，布线用的沟13a为宽度0.2μm，深度为0.4μm，电容区域的沟13b随需要的电容容量而不同，宽度约10μm到100μm，深度为对整个电容一般需要的值。另外，在从电容下部电极来的作为引出布线部分的区域，形成与布线区域同样的宽度和深度的布线沟13c。
而后，如图2所示，顺序淀积第1导体膜14、电容绝缘膜15和第2导体膜16。第1导体膜14是用电镀法制成的Cu膜。具体点说，电镀前，用PVD法，淀积图未示出的TaN膜(阻挡金属膜)和Cu膜，将其作为电极电镀Cu膜。该第1导体膜14需要完全填埋布线区域的沟13a的厚度，具体点说，就是布线用沟13a深度以上的厚度。电容区域的沟13b为用第1导体膜14只填埋到中途的状态。
电容绝缘膜15是，例如约0.1μm的SiN膜，第2导体膜16是例如约0.15μm的TiN膜。这些都是用CVD法淀积的。在这里，必要的条件就是，在淀积了电容绝缘膜15的阶段，电容区域的沟13b在深度方向也未完全填埋。
而后，进行平坦化处理。即，用CMP法，研磨第2导体膜16、电容绝缘膜15和第1导体膜14，直到绝缘膜12的表面露出来。图3A和图3B是表示这样得到的状态平面图及其I-I′剖面图。窄的沟13a内，平坦地填埋只由第1导体膜14形成的布线14a。电容区域的沟13b内，平坦地填埋由第1导体膜14形成的下部电极14b及由电容绝缘膜15和第2导体膜16形成的上部电极构成的电容。连接于电容的下部电极14b的布线14c，与布线14a同样，只由第1导体膜14构成布线。第2导体膜16的上面是与布线14a的上面相同高度。沟13b内的第1导体膜14(即电容的下部电极14b)和电容绝缘膜15的剖面分别成为凹形。
然后，根据需要，在形成图未示出的防止Cu扩散用绝缘膜后，如图4所示淀积层间绝缘膜17，其上用各向异性蚀刻法形成布线沟18和接触孔19a、19b，埋入第3导体膜20。该第3导体膜20也用电镀法制成Cu膜。具体点说，用PVD法淀积图未示出的TaN膜和Cu膜以后，将其作为电极电镀Cu膜。另外，接触孔19b的深度是与接触孔19a的设定相同。
如果按照本实施方案，因为共同平坦地埋入电容和布线，图4所示的层间绝缘膜17就不需要进行平坦化处理。因此，与现有技术相比，平坦化工序变小。而且，由于电容没有突出来，图4所示的接触孔19a、19b变成相同深度，不发生过量蚀刻而造成损伤，就能形成接触孔。
[实施方案2]
实施方案1中，使布线埋入用沟和电容埋入用沟的深度不同，即使沟的深度相同，也能得到同样构造。利用图5～图8说明这样的实施方案。另外，给与前面实施方案对应的部分添加相同标号。
如图5所示，在硅衬底11上边形成的绝缘膜12上，形成布线埋入用的沟13a和电容埋入用的沟13b。布线用沟13a的宽度设为例如0.2μm，电容用沟13b的宽度设为，按电容容量约需要的10μm到100μm。并且，沟13a、13b的深度设定为填埋全体电容需要的相同深度，例如约0.4μm，因此通过一次各向异性蚀刻来形成。
然后，如图6所示，顺序淀积第1导体膜14、电容绝缘膜15和第2导体膜16。第1导体膜14是用电镀法产生的Cu膜。具体点说，电镀前，用PVD法，淀积图未示出的TaN膜和Cu膜，将其作为电极电镀Cu膜。该第1导体膜14要使其完全填埋布线区域的沟13a，具体点说，把第1导体膜14制成布线区域的沟13a宽度的1/2以上的厚度。另外，布线区域的沟13a宽度窄而且深，填埋性很差。因此，电镀液中添加填埋促进剂，设法使其完全填埋沟13a。电容区域的沟13b成为用第1导体膜14只填埋到中途的状态。
电容绝缘膜15是，例如是约0.1μm的SiN膜，第2导体膜16是例如约0.15μm的TiN膜。这些都是用CVD法淀积的。在这里，必要的条件就是，即使在淀积电容绝缘膜15的阶段，电容区域的沟13b在深度方向也未完全填埋。
而后，进行平坦化处理。即，如图7所示，用CMP法研磨第2导体膜16、电容绝缘膜15和第1导体膜14，直到绝缘膜12的表面露出来为止。因此，窄的沟13a内，平坦地填埋只由第1导体膜14形成的布线14a。电容区域的沟13b内，平坦地填埋由第1导体膜14形成的下部电极14b及由电容绝缘膜15和第2导体膜16形成的上部电极构成的电容。
然后，根据需要，在形成图未示出的防止Cu扩散用绝缘膜后，如图8所示，淀积层间绝缘膜17，其上用各向异性蚀刻法，形成布线沟18和接触孔19a、19b，埋入第3导体膜20。该第3导体膜20也为用电镀法制成的Cu膜。具体点说，用PVD法，淀积图未示出的TaN膜和Cu膜以后，将其作为电极来电镀Cu膜。
如果按照本实施方案，因为共同平坦地埋入电容和布线，图8所示的层间绝缘膜17就不需要进行平坦化处理。因此，与现有技术相比，平坦化工序变少。而且，由于电容没有突出来，图8所示的接触孔19a、19b成为相同深度，不发生过量蚀刻造成的损伤，就能形成接触孔。
[实施方案3]
其次，参照图9A～图12，说明谋求Cu镶嵌布线中成为问题的防止布线接触部氧化的实施方案。图9A是布线沟形成时的平面图，图9B是其I-I′和II-II′剖面图。硅衬底21上边形成的绝缘膜22上，用各向异性蚀刻法，形成布线沟23(23a、23b)。与布线部的沟23a相比，接触部的沟23b形成较宽。
然后，如图10所示，淀积布线用的第1导体膜24，进而淀积抗氧化性能优良的第2导体膜25。第1导体膜24是用电镀法的Cu膜。具体点说，在电镀前，用PVD法，淀积图未示出的TaN膜和Cu膜，将其作为电极来电镀Cu膜。该第1导体膜24完全填埋布线部的沟23a，接触部的沟23b要使其填埋到中途。第2导体膜25例如是由CVD法形成的TiN膜。
而后，进行平坦化处理。即，如图11A和图11B所示，用CMP法，研磨第2导体膜25和第1导体膜24，直到绝缘膜22的表面露出来。由此，宽度窄的沟23a内，平坦地只由第1导体膜24形成的布线填埋。宽度宽的接触部沟23b内，在由第1导体膜24形成布线的表面中央，获得选择性保留第2导体膜25的状态。位于接触部的第2导体膜25的上面，与接触部以外的第1导体膜24的上面高度相同。位于接触部的第1导体膜24的剖面成为凹形。
然后，根据需要，在形成图未示出的防止Cu扩散用绝缘膜后，如图12所示，淀积层间绝缘膜26，其上用各向异性蚀刻法形成布线沟27和接触孔28，埋入第3导体膜29。该第3导体膜29也为用电镀法制成的Cu膜。具体点说，用PVD法，淀积图未示出的TaN膜和Cu膜以后，将其作为电极来电镀Cu膜。连接接触部的导体膜埋入的接触孔28的直径比第2导体膜25宽度要小。
如以上一样按照本实施方案，可只在Cu布线的接触部，形成抗氧化性能优良的TiN膜。其结果，能够防止接触孔形成后的Cu布线的氧化，实现低电阻稳定的接触。
另外，为了改善Cu埋入布线接触部的耐腐蚀性能，以往提出把布线制成叠层构造。该方法，首先平坦地给布线沟内埋入Cu膜，然后用湿式蚀刻法对Cu膜表面切槽。而且，用CVD等法形成TiN膜并进行平坦化。但是该方法中，为了切槽蚀刻整个埋入Cu布线，整个布线Cu膜将变薄，布线电阻就提高了。对于本实施方案的情况来说，只有接触部，在Cu埋入布线的中央部成为留下TiN膜的状态，因而不会提高布线电阻，这一点上是优越的。
本实施方案也可以实施前面实施方案1、2中说明的包含MIM电容的布线构造。但是这时，需要使其不在布线接触部留下电容绝缘膜，就进入电容绝缘膜的蚀刻工序。
并且，当然，就连本实施方案中同时形成的布线和布线接触部，也都可以是具有与上部布线同样的双镶嵌布线构造。
进而，实施方案1～3中，也可以使用Ti、Ta、TaN、W、WN等作为第2导体膜来代替TiN。
如以上叙述的一样，按照本发明，可以获得具有令人满意的镶嵌布线构造的半导体器件。
虽然参照各个实施方案，已经具体显示和说明了本发明的内容，但是本领域普通技术人员都应该知道，形式和细节上的各种修改不可能脱离本发明构思、保护范围和技术。

Claims (20)

1、一种半导体器件，包括：
半导体衬底；
在该半导体衬底上边形成的绝缘膜；
在该绝缘膜上形成的第1沟内埋入的布线，使其表面实质上成为平坦；
和由在上述绝缘膜上形成的比上述第1沟的宽度宽的第2沟内埋入的使其表面实质上成为平坦的，与上述布线材料相同的第1导体膜、电容绝缘膜以及第2导体膜的层叠结构形成的电容。
2、根据权利要求1所述的半导体器件，其中
上述第2沟比上述第1沟形成得深。
3、根据权利要求1所述的半导体器件，其中
上述第2沟实质上与上述第1沟形成相同深度。
4、根据权利要求1所述的半导体器件，其中
与上述电容的上述第2导体膜连接的导体膜埋入的孔的深度，实质上与连接上述布线的导体膜埋入的另外的孔的深度相同。
5、根据权利要求1所述的半导体器件，其中
上述电容是由上述第1导体膜、上述电容绝缘膜、上述第2导体膜顺序层叠起来的，
上述第2导体膜的上面实质上与上述布线的上面为相同高度。
6、根据权利要求1所述的半导体器件，其中
上述第1导体膜和上述电容绝缘膜的剖面分别构成凹形。
7、一种半导体器件，包括：
半导体衬底；
在该半导体衬底上边形成的绝缘膜；
和把在该绝缘膜上形成的接触部作为宽度宽的布线沟内埋入的第1导体膜的布线；
上述布线在上述接触部的中央部分，具有第2导体膜选择性地覆盖上述第1导体膜的上面的结构，在上述接触部以外，上述第1导体膜具有实质上平坦地埋入上述布线沟内的结构。
8、根据权利要求7所述的半导体器件，其中
上述接触部的中央部分的上述第2导体膜的上面，与在上述接触部以外的上述第1导体膜的上面实质上为相同高度。
9、根据权利要求7所述的半导体器件，其中
与上述接触部连接的导体膜埋入的孔的直径比上述第2导体膜的宽度要小。
10、根据权利要求7所述的半导体器件，其中
上述接触部的上述第1导体膜剖面为凹形。
11、根据权利要求7所述的半导体器件，其中
上述第1导体膜是Cu膜，
上述第2导体膜是从Ti、TiN、Ta、TaN、W、WN中选择的至少一种的膜。
12、一种制造半导体器件的方法，包括
在半导体衬底上边的绝缘膜的布线区域上形成第1沟，在电容区域上形成宽度比第1沟要宽的第2沟的工序；
在形成了上述第1和第2沟的上述绝缘膜上边淀积第1导体膜，使其完全填埋上述第1沟，并填埋上述第2沟到中途的工序；
在上述第1导体膜上边淀积电容绝缘膜，使其填埋到第2沟中途的工序；
在上述电容绝缘膜上边淀积第2导体膜，使其完全填埋上述第2沟的工序；以及
研磨上述第2导体膜、电容绝缘膜和第1导体膜的叠层膜直到使上述绝缘膜露出，在上述第1沟内埋入上述第1导体膜的布线，在上述第2沟内埋入上述第1导体膜、电容绝缘膜和第2导体膜而构成电容的工序。
13、根据权利要求12所述的方法，其中
上述第2沟比上述第1沟要形成得深，上述第1导体膜，通过以上述第1沟深度以上的厚度进行淀积埋入上述第1沟。
14、根据权利要求12所述的方法，其中
上述第1沟和第2沟实质上形成相同深度，上述第1导体膜，通过以上述第1沟宽度的1/2以上的厚度进行淀积埋入上述第1沟。
15、根据权利要求12所述的方法，其中
上述第1导体膜是用电镀法形成的Cu膜。
16、根据权利要求12所述的方法，还包括：
淀积覆盖上述布线和电容的层间绝缘膜的工序；
在上述层间绝缘膜上，形成用于连接上述布线和电容的接触用和上部布线用沟的工序；以及
在上述接触用和上部布线用沟内埋入第3导体膜的工序。
17、根据权利要求12所述的方法，还包括：
在上述绝缘膜上边形成另外的绝缘膜，使其覆盖上述电容和上述布线的工序；以及
在上述另外的绝缘膜上，形成通到上述电容的上述第2导体膜的第1孔和通到上述布线的同时与上述第1孔实质上相同深度的第2孔的工序。
18、一种制造半导体器件的方法，包括：
在半导体衬底上边的绝缘膜上形成具有宽度窄的布线部和与其连续的宽度宽的接触部的沟的工序；
在上述形成沟的上述绝缘膜上边淀积第1导体膜，使其完全填埋上述布线部，填埋上述接触部到中途的工序；
在上述第1导体膜上边淀积第2导体膜，使其完全填埋上述接触部的工序；以及
研磨上述第1导体膜和第2导体膜，并形成把第1导体膜埋入上述布线部，把第1导体膜和第2导体膜的叠层膜埋入上述接触部的布线的工序。
19、根据权利要求18所述的方法，其中
上述第1导体膜是用电镀法形成的Cu膜，上述第2导体膜是用CVD法形成的Ti膜、TiN膜、Ta膜、TaN膜、W膜或WN膜。
20、根据权利要求18所述的方法，还包括：
淀积覆盖上述布线的，层间绝缘膜的工序；
在上述层间绝缘膜上，形成用于连接上述布线接触部的接触用和上部布线用沟的工序；以及
在上述接触用和上部布线用沟内埋入第3导体膜的工序。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105590923A (zh) * 2014-10-27 2016-05-18 中芯国际集成电路制造(上海)有限公司 Mim电容及其形成方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794262B2 (en) * 2002-09-23 2004-09-21 Infineon Technologies Ag MIM capacitor structures and fabrication methods in dual-damascene structures
CN1241264C (zh) * 2002-09-30 2006-02-08 松下电器产业株式会社 半导体装置及其制造方法
JP4342854B2 (ja) 2003-07-09 2009-10-14 株式会社東芝 半導体装置及びその製造方法
JP2005235860A (ja) 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
GB2416916A (en) * 2004-07-30 2006-02-08 Zetex Plc A semiconductor device with a trench
DE102004039803B4 (de) * 2004-08-17 2006-12-07 Infineon Technologies Ag Verfahren zur Herstellung einer Leitbahnanordnung mit erhöhter kapazitiver Kopplung sowie zugehörige Leitbahnanordnung
KR100644525B1 (ko) * 2004-12-27 2006-11-10 동부일렉트로닉스 주식회사 반도체 소자의 금속-절연체-금속 커패시터의 제조 방법
JP5055768B2 (ja) 2006-01-16 2012-10-24 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7964470B2 (en) 2006-03-01 2011-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible processing method for metal-insulator-metal capacitor formation
US7439127B2 (en) 2006-04-20 2008-10-21 Advanced Micro Devices, Inc. Method for fabricating a semiconductor component including a high capacitance per unit area capacitor
JP4524680B2 (ja) * 2006-05-11 2010-08-18 セイコーエプソン株式会社 半導体装置の製造方法、電子機器の製造方法、半導体装置および電子機器
KR100778865B1 (ko) * 2006-05-25 2007-11-22 동부일렉트로닉스 주식회사 엠아이엠 구조의 커패시터의 제조 방법
US8693163B2 (en) * 2010-09-01 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Cylindrical embedded capacitors
JP6060669B2 (ja) * 2012-12-19 2017-01-18 富士通株式会社 電子装置及びその製造方法
JP6141159B2 (ja) * 2013-09-24 2017-06-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20170213885A1 (en) * 2016-01-21 2017-07-27 Micron Technology, Inc. Semiconductor structure and fabricating method thereof
KR20200093110A (ko) * 2019-01-25 2020-08-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH066012A (ja) * 1992-06-16 1994-01-14 Ebara Corp 電気回路の被覆構造
US5691219A (en) 1994-09-17 1997-11-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor memory device
KR100193100B1 (ko) * 1995-02-02 1999-06-15 모리시다 요이치 반도체장치 및 그 제조방법
US5708559A (en) * 1995-10-27 1998-01-13 International Business Machines Corporation Precision analog metal-metal capacitor
JP3309717B2 (ja) * 1996-06-26 2002-07-29 三菱電機株式会社 集積回路の配線の製造方法
US6025226A (en) * 1998-01-15 2000-02-15 International Business Machines Corporation Method of forming a capacitor and a capacitor formed using the method
TW372365B (en) * 1998-04-20 1999-10-21 United Microelectronics Corp Manufacturing method for capacitors of dynamic random access memory
US6346454B1 (en) * 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor
JP2001036010A (ja) 1999-07-16 2001-02-09 Toshiba Corp 半導体装置の製造方法
US6342733B1 (en) * 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
JP3967544B2 (ja) 1999-12-14 2007-08-29 株式会社東芝 Ｍｉｍキャパシタ
FR2813145B1 (fr) * 2000-08-18 2002-11-29 St Microelectronics Sa Procede de fabrication d'un condensateur au sein d'un circuit integre, et circuit integre correspondant

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105590923A (zh) * 2014-10-27 2016-05-18 中芯国际集成电路制造(上海)有限公司 Mim电容及其形成方法
CN105590923B (zh) * 2014-10-27 2018-09-07 中芯国际集成电路制造(上海)有限公司 Mim电容及其形成方法

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