KR20170097687A - 인쇄 회로 보드들을 위한 고속 인터커넥트들 - Google Patents

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아서 이. 주니어 하크니스
에바 엠. 케니-맥더모트
폴 더블유. 파리느아
레이몬드 에이. 라발리
마이클 팬쳐
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암페놀 코포레이션
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Abstract

인쇄 회로 보드들을 위한 고속 인터커넥트들과 고속 인터커넥트들을 형성하는 방법들이 설명된다. 고속 인터커넥트가 감소된 표면 거칠기를 갖는 도전성 필름의 구역과, 인접한 절연 층과의 개선된 본딩을 위해 처리된 하나 이상의 구역들을 포함할 수 있다. 감소된 거칠기의 구역들은 PCB들 내에서 높은 데이터 레이트 신호들을 운반하는데 사용될 수 있다. 본딩을 위해 처리된 구역들은 거칠게 된 표면, 접착력-증진 화학적 처리, 및/또는 표면의 습윤성 및/또는 경화된 절연체에 대한 접착력을 개선하기 위해 퇴적된 재료를 포함할 수 있다.

Description

인쇄 회로 보드들을 위한 고속 인터커넥트들{HIGH-SPEED INTERCONNECTS FOR PRINTED CIRCUIT BOARDS}
관련 출원들에 대한 상호참조
본 출원은, 발명의 명칭 "High-Speed Interconnects for Printed Circuit Boards"로 2014년 12월 16일자로 출원된 미국 임시 출원 제62/092,765호를 우선권 주장하며, 그 전부가 참조로 본 명세서에 포함된다.
발명의 분야
본 발명은 인쇄 회로 보드들을 위한 고속 인터커넥트들을 형성하는 것에 관한 것이다. 일부 실시예들에서, 인터커넥트들은 PCB들 상에서 50 Gb/s를 초과하는 데이터 레이트들을 지원할 수 있다.
인쇄 회로 보드들(printed circuit boards)(PCB들)이 전자 산업에서 전자 조립체들의 제조를 위해 널리 사용된다. PCB들은 유전체 층들(때때로 조립 전의 "프리프레그" 층들로 불리움) 및/또는 라미네이트들 또는 코어들의 적층들로부터 조립될 수 있다. 라미네이트 또는 코어가 적어도 하나의 평탄한 전기 절연 층과 그 절연 층의 하나 또는 양쪽 모두의 표면들 상의 도전성 포일들 또는 필름들을 포함할 수 있다. 도전성 필름들의 일부는, PCB 상에 형성된 회로들 내에 전기 접속들을 만들기 위해 사용되는 도전성 인터커넥트들을 형성하기 위해, 리소그래피 기법들을 사용하여 패터닝될 수 있다.
유전체 층들, (패터닝된 또는 패터닝되지 않은) 도전성 필름들, 및 라미네이트들이 층들의 스택을 함께 압착하고 프리프레그 층들을 경화함으로써 다층의, 완전한 "보드" 구조체로 형성될 수 있다. 일부 경우들에서, 다층 PCB에는 10 개 이상의 인터커넥트 레벨들이 있을 수 있다. 완전히 조립될 때, 회로들은 PCB에 솔더링되거나 또는 아니면 부착되는 다양한 회로 엘리먼트들을 포함할 수 있다. 회로 엘리먼트들은, 예컨대, 저항기들, 커패시터들, 인덕터들, 트랜지스터들, 퓨즈들, 집적 회로들(integrated circuits)(IC들) 또는 칩들, 트림 포트들, 전기-음향 디바이스들, 마이크로전자기계 디바이스들(microelectromechanical devices)(MEM들), 전기-광학 디바이스들, 마이크로프로세싱 칩들, 메모리 칩들, 멀티-핀 커넥터들, 및 다양한 유형들의 센서들 등을 포함할 수 있다. 도전성 필름들의 일부가 실질적으로 무손상으로 남아 있을 수 있고 접지 또는 전력 "기준 평면들"로서 역할을 할 수 있다.
PCB들은 소비자 가전기기들 뿐만 아니라 커스텀 애플리케이션들에서 일상적으로 사용된다. 예를 들어, PCB들은 프로세싱 전자기기, 신호 송신 및 수신 전자기기, 및 디스플레이 사이의 데이터 통신을 접속하고 가능하게 하기 위해 스마트 폰들에서 사용될 수 있다. PCB들은 랩톱들 및 개인용 컴퓨터들에서 유사한 목적들을 위해 사용될 수 있다. PCB들은 신호 라우터들 및 데이터 통신 장비에서 사용될 수 있다. 이러한 애플리케이션들에서, 많은 양들의 데이터 및/또는 고속 신호들이 PCB의 인터커넥트들을 통해 송신될 수 있다. PCB 유전체 층들의 제조에서 사용되는 공통 절연 재료들이 약 30 Gb/s까지의 NRZ(non-return-to-zero) 데이터 송신 레이트들을 지원한다. 트레이스를 따르는 신호의 감쇠 및 전파 속력이 그 트레이스 주변의 재료의 특성들에 의존하기 때문에, 더 비싼, 최신식, 고성능 절연 재료들이 송신 레이트들을 그것들의 거의 두 배로 증가시키는데 사용될 수 있다.
본 발명자들은 동일한 유전체 층 구조를 갖는 그리고 기존의 PCB 제조 공정들에 의해 만들어지는 PCB 상에서 지원될 것보다 PCB를 통한 더 높은 데이터 송신 레이트들을 허용할 수 있는, PCB들 상에 고속 도전성 인터커넥트들을 형성하는 새로운 접근법들을 생각해 내었다. 본 명세서에서 설명되는 본원의 독창적 접근법들이, 예를 들어, 인쇄 회로 보드, 인쇄 회로 보드를 형성하는 방법, 인쇄 회로 보드 또는 고속 전자 조립을 하기 위한 라미네이트로서 실시될 수 있다.
일부 실시예들에 따르면, 인쇄 회로 보드가 제1 절연 층, 제2 절연 층, 및 적어도 하나의 도전성 인터커넥트를 포함할 수 있다. 도전성 인터커넥트는 제1 절연 층에 인접한 제1 표면과 제1 표면에 반대편이고 제2 절연 층에 인접한 제2 표면을 포함할 수 있다. 제1 표면의 적어도 제1 구역이 제1 표면의 제2 구역보다 제1 절연 층에 대해 더 큰 접착력을 나타낸다. 제1 구역은 그 구역에 선택적으로 가해지는 본딩 처리의 결과로서 더 큰 접착력을 나타낼 수 있다. 일부 양태들에서, 제1 구역은 제2 구역의, 대응하는 방식으로 측정된, 표면 거칠기보다 더 큰 임의의 적합한 방식으로 측정된 표면 거칠기를 가질 수 있다. 일부 양태들에서, 제1 구역은 제2 구역에 존재하지 않는 화학적 접착력 증진제(chemical adhesion promoter)를 포함할 수 있다. 일부 양태들에서, 제1 구역은 제1 절연 층의 수지 컴포넌트에 대한 제1 구역의 기계적 및/또는 화학적 접착력을 개선시키는, 도전성 인터커넥트 전면에 걸쳐 형성된 하나 이상의 재료들을 포함할 수 있다.
일부 실시예들에서, 인쇄 회로 보드가 절연 층, 절연 층에 인접하는 압연된 어닐링된 필름과 같은 압연된 금속 필름으로부터 형성된 복수의 인터커넥트들, 및 인쇄 회로 보드를 강화시키는, 절연 층 내에 위치된 보강 충전 재료를 포함한다. 보강 충전제들은 절연 층의 두께를 대안적으로 또는 추가적으로 제어할 수 있어서, 더 많은 보강 충전제들이 더 두꺼운 층을 초래한다.
또한 설명되는 것은 인쇄 회로 구조체의 제조를 위한 라미네이트이다. 라미네이트는 절연 층, 압연 도전성 필름에 본딩된 절연 층, 및 절연 층 내의 보강 충전 재료를 포함할 수 있다.
일부 실시예들에 따르면, 전자 디바이스들을 위한 고속 회로가 인쇄 회로 보드의 제1 레벨에서 도전성 필름으로부터 형성된 도전성 엘리먼트들을 갖는 인쇄 회로 보드, 도전성 엘리먼트들의 제1 표면들에 인접한 제1 절연 층, 도전성 엘리먼트들의 제2 표면들에 인접한 그리고 제1 표면들에 반대편인 제2 절연 층, 및 도전성 엘리먼트들의 제1 표면들 전체에 걸쳐 분산된 제1 처리된 표면 구역들을 포함할 수 있다. 제1 처리된 표면 구역들은 제1 표면들의 비처리된 구역들에 비하여 제1 절연 층에 대한 증가된 접착력을 나타낼 수 있다.
인쇄 회로 보드 애플리케이션들을 위한 고속 인터커넥트들을 만드는 방법이 또한 설명된다. 일부 실시예들에 따르면, 인쇄 회로 보드를 만드는 방법이, 라미네이트 상의 도전성 필름에, 복수의 제1 표면들을 갖는 복수의 도전성 인터커넥트들을 패터닝하는 단계 - 도전성 필름은 도전성 인터커넥트의 영역 전면에 걸쳐 2 미크론 미만의 평균 피크-대-피크 표면 거칠기를 가짐 - 를 포함할 수 있다. 방법이 인쇄 회로 보드의 절연 층에 상기 제1 표면들의 제1 부분들의 접착력을 증가시키기 위해 적어도 제1 부분들을 처리하는 단계를 더 포함할 수 있다. 일부 양태들에서, 처리하는 단계는 제1 부분들에서 도전성 필름의 표면을 러프닝하는 단계를 포함할 수 있다. 일부 양태들에서, 처리하는 단계는 제1 부분들에서 도전성 필름의 표면에 화학적 접착력 증진제를 추가하는 단계를 포함할 수 있다. 일부 양태들에서, 처리하는 단계는 절연 층의 수지 컴포넌트에 대한 제1 부분들의 기계적 또는 화학적 접착력을 개선시키는 하나 이상의 재료들을 제1 부분들에서 도전성 필름의 표면에 추가하는 단계를 포함할 수 있다.
전술한 바는 첨부의 청구항들에 의해 정의되는 본 발명의 비-제한적 개요이다. 본 교시들의 다른 양태들, 실시예들, 및 특징들이 첨부 도면들과 연계하는 다음의 설명으로부터 더욱 충분히 이해될 수 있다.
통상의 기술자는 본 명세서에서 설명되는 도면들이 예시 목적들만을 위한 것임을 이해할 것이다. 일부 사례들에서 본 발명의 다양한 양태들이 본 발명의 이해를 용이하게 하기 위해 과장되어 또는 확대되어 도시될 수 있다는 것이 이해된다. 도면들에서, 유사한 참조 문자들이 다양한 도면들 전체에서 유사한 특징들, 기능적으로 유사한 및/또는 구조적으로 유사한 엘리먼트들을 일반적으로 지칭한다. 도면들은 반드시 일정한 축척대로인 것은 아니고, 대신 본 교시들의 원리들을 예시하는데 강조를 두었다. 그 도면들은 본 교시들의 범위를 임의의 방도로 제한하는 의도는 아니다.
도 1a는 일부 실시예들에 따른 인쇄 회로 보드의 패터닝된 도전성 필름의 부분을 평면도로 도시하며;
도 1b는 일부 실시예들에 따른 본딩 전에 다층 PCB의 층들을 입면도로 묘사하며;
도 1c는 일부 실시예들에 따른 다층 PCB의 본딩된 층들을 묘사하며;
도 2는 일부 실시예들에 따른 고속 인터커넥트들을 통합하는 다층 PCB의 섹션을 묘사하며;
도 3a 내지 도 3d는 고속 인터커넥트들의 다양한 실시예들을 묘사하며;
도 4a는 하나의 실시예에 따른 PCB에서 사용될 수 있는 전착된 구리 필름의 표면의 스캐닝 전자 현미경사진이며;
도 4b는 일부 실시예들에 따른, PCB들에서 고속 인터커넥트들을 형성하는데 사용될 수 있는 압연 구리 필름의 표면의 스캐닝 전자 현미경사진이며;
도 4c는 하나의 실시예에 따른, 전착된(electrodeposited) 구리 필름으로부터 측정된 표면-거칠기 프로파일을 나타내며;
도 4d는 일부 실시예들에 따른, 고속 인터커넥트들을 형성하는데 사용될 수 있는 압연 도전성 필름으로부터 측정된 표면-거칠기 프로파일을 나타내며;
도 4e는 구리 포일의 알갱이 구조들을 나타내며;
도 4f는 압연 구리 포일의 알갱이 구조들을 묘사하며;
도 5a 내지 도 5e는 단지 하나의 실시예에 따른, PCB 상의 고속 인터커넥트들을 형성하는 방법에 연관된 구조들을 묘사하며;
도 6a는 화학적 접착력 증진제로 처리된 구역들을 갖는 PCB의 인터커넥트를 묘사하며;
도 6b는 인접한 절연 층의 미경화(uncured) 형태를 위한 인터커넥트의 습윤성을 개선하는 재료의 적어도 하나의 층으로 처리된 PCB의 인터커넥트를 묘사하며;
도 6c는 PCB의 다수의 층들 사이의 접착력을 개선하기 위한 도전성 필름의 구역에 대한 본딩 처리를 묘사하며;
도 7은 하나의 예에 따른, 조립된 PCB의 부분을 입면도로 묘사한다.
본 발명의 특징들 및 장점들은 도면들에 연계하여 취해질 때 아래에서 언급되는 상세한 설명으로부터 더욱 명확하게 될 것이다.
고속 데이터 레이트들을 지원할 수 있는 인쇄 회로 보드들에 대한 필요를 인식하여, 본 발명자들은 고속 도전성 인터커넥트들과 PCB들 상에서 인터커넥트들을 형성하는 방법들을 생각해 내었다. 본 발명자들은 일부 도전성 필름들과 도전성 필름들의 본딩을 개선하기 위해 기존의 표면 처리들을 받았던 필름들이 모든 패터닝된 인터커넥트들과 PCB 상의 다른 특징부들 전체에 걸쳐 통상적으로 연장하는 상당한 표면 거칠기를 가짐을 인식하였다. 본 발명자들은 이 거칠기가, 높은 데이터 레이트들에서, 바람직하지 않은 산란 손실에 기여하고, 신호 송신을 방해할 수 있다는 것을 상정하였다. 따라서, 본 발명자들은, 개선된 신호 송신을 위한, 인터커넥트들(이를테면 회로 트레이스들 또는 트레이스들에 인접한 접지 평면들)의 적어도 부분들 상에 평활 표면 구역들과, PCB의 절연 층에 대한 접착력을 개선하는 패드들 및/또는 다른 특징부들에서의 본딩 처리된 구역들을 갖는 고속 PCB 인터커넥트들을 형성하는 공정들을 개발하였다. 본 발명자들은, 인터커넥트들이 모든 측들에서 거칠게 된 표면들을 포함했던 동일한 PCB 구조체와 비교하여, 고속 인터커넥트들을 통한 dB 단위의 신호 손실이, 일부 실시예들에서, 20% 만큼 감소될 수 있다는 것을 발견하였다. 예를 들어, 20% 개선으로 기존의 기법들로 만들어진 30 dB의 감쇠를 갖는 트레이스가, 단지 24dB의 손실을 나타내어, 전력 송신에서 4 배의 개선을 가져올 수 있다. 본 발명자들은 30 Gb/s까지의 NRZ 데이터 레이트들을 기존대로 지원할 PCB 구조체에 대해, 고속 인터커넥트들이 40 Gb/s를 초과하는 그리고 60 Gb/s까지의 NRZ 데이터 레이트들을 또한 지원할 수 있다는 것을 또한 발견하였다. 일부 경우들에서, 고속 인터커넥트들은 30 Gb/s까지의 NRZ 데이터 레이트들을 기존대로 지원할 PCB 구조체에 대해 60 Gb/s를 초과하는 NRZ 데이터 레이트들을 지원한다.
본 명세서에서 설명되는 바와 같은 인쇄 회로 보드들을 제조하기 위한 접근법들이 상대적으로 저비용의 기존의 재료들로 더 높은 성능을 제공하기 위해 또는 고성능 절연 재료들과 함께 사용될 때 훨씬 더 높은 성능을 제공하기 위해 사용될 수 있다. 하나의 접근법은 적어도 일 측이 평활화된 도전성 필름(도전성 인터커넥트들이 패터닝될 수 있음)을 사용하여 PCB를 형성하는 것을 포함한다. 예를 들어, 필름은 평활 전착된 도전성 필름, 압연 도전성 필름일 수 있고, 평활화된 표면들을 생성하기 위해 옵션적으로 어닐링될 수 있다. 그 필름은 구리 또는 임의의 다른 적합한 도전성 재료를 포함할 수 있다. 일부 실시예들에서, 도전성 필름이 필름의 표면을 평활화하기 위해 (예컨대, 화학 기계적 연마를 통해) 연마될 수 있다. 필름의 부분들은 PCB를 형성하는데 사용되는 절연 재료에의 본딩을 위해 선택적으로 처리될 수 있다. 본딩 처리가, 일부 실시예들에 따르면, 필름의 처리된 부분의 표면 거칠기를 증가시키튼 것을 수반할 수 있다. 일부 구현예들에서, 본딩 처리가 PCB를 형성하기 위해 사용되는 수지와 양립할 수 있는 화학적 접착력 증진제로 도전성 필름의 표면을 화학적으로 처리하는 것을 수반할 수 있다. 일부 실시예들에서, 본딩 처리가 PCB를 형성하기 위해 사용되는 수지에 증가된 접착력을 제공하기 위해 도전성 필름에 부착하는 하나 이상의 박막들을 도전성 필름 상에 퇴적하는 것을 수반할 수 있다. 본딩 처리가 도전성 필름의 일 측 또는 양 측들에 사용될 수 있다. 그 처리는 PCB 내에 트레이스들 및 다른 전도성 구조들을 생성하기 위해 필름을 패터닝하기 전 및/또는 후에 일어날 수 있다. 일부 실시예들에서, 평활화 및/또는 본딩 처리는 고속 신호들을 위한 트레이스들을 형성하는데 사용되는 필름 상에만 또는 결과적인 트레이스들 그것들 자체 상에 형성될 수 있다. 그러나, 다른 실시예들에서, 평활화 및/또는 본딩 처리는 그 필름들로부터 패터닝된 모든 도전성 필름들 또는 구조체들 상에 수행될 수 있다.
일부 실시예들에서, 필름의 일 측이 절연 재료와의 본딩을 위해 처리될 수 있고 타 측이 평활화된 상태로 남아 있을 수 있다. 그 필름은 그것의 처리된 표면에서 절연 재료에 본딩되어, 라미네이트를 형성할 수 있다. 다른 표면은 라미네이트의 일부로서 본딩을 위해 후속하여 처리될 수 있다. 후속 본딩 처리는 필름이 전도성 구조체들을 생성하기 위해 패터닝되기 전 또는 후에 수행될 수 있다. 예를 들어, 필름에 인터커넥트들을 패터닝한 후, 인터커넥트들의 부분들은 인접한 절연 층에 대한 필름의 노출된 표면의 접착력을 증가시키는 후속 본딩 처리로부터 차폐될 수 있다. 본 발명자들은 인터커넥트들의 일 측의 평활화된 표면들이 완전히 조립된 PCB에서 신호 손실을 감소시키고 데이터 송신 레이트들을 상당히 개선할 수 있다는 것을 발견하였다.
도 1a는 전기 트레이스들(120)(통상 균일한 폭의 선들로서 형성됨)과 패드들(130)을 포함하는 도전성 인터커넥트들을 형성하도록 패터닝된 인쇄 회로 보드의 코어 또는 라미네이트(100)를 평면도로 묘사한다. 도 1a에서의 도면은 도 1b에서의 라미네이트(100)의 하부 표면에 대응한다. 패드들은 여기서 환형 링들로서 도시된다. 이 묘사는 인쇄 회로 보드의 층들 사이에 형성될 수 있는 "비아들"을 나타낸다. 비아들은 인쇄 회로 보드의 모두 또는 부분 또는 임의의 다른 적합한 기법을 통해 기계적으로 또는 레이저 드릴링하고 결과적인 홀의 내부를 도전 재료로 도금함으로써 형성될 수 있다. 절연 층은 임의의 적합한 치수들, 이를테면 일부 실시예들에서 100 미크론 미만 또는 다른 실시예들에서 200 미크론 미만인 두께를 가질 수 있다. 다수의 라미네이트들이 인쇄 회로 보드를 형성하기 위해 적층될 때, 전기적으로 접속될, 상이한 층들 상의 도전성 인터커넥트들에 부착된 패드들이 정렬된다. 정렬된 패드들을 통과하는, 보드를 통해 드릴링된 홀이 금속으로 도금되어, 인쇄 회로 보드의 상이한 층들 상의 인터커넥트들 사이에 도전성 경로를 형성할 수 있다. 따라서, 이 예에서, 패드들은 인쇄 회로 보드들에 비아들을 형성하기 위한 알려진 공정들에서 사용될 수 있는 바와 같이 트레이스들에 부착된 패드들로부터 형성된다.
인터커넥트들은 전기 절연 또는 유전체 층(105) 상에 형성될 수 있다. 일부 경우들에서, 인터커넥트 레벨에 포함되는 신호 트레이스들 또는 접지 평면들(140)에 접속되지 않는 패드들(150)이 있을 수 있다. 인터커넥트들 및 다른 도전성 특징부들이 본 기술분야에서 공지된 기법들(예컨대, 포토리소그래피 및 에칭)을 사용하여 라미네이트(100)의 도전성 필름으로부터 패터닝될 수 있다. 도전성 필름은 임의의 적합한 도전성 재료(예컨대, 구리, 알루미늄, 니켈, 금, 은, 팔라듐, 주석)를 포함할 수 있고, 통상적으로 유전체 층(105) 상에 퇴적되거나 또는 그 유전체 층에 본딩된다. 인터커넥트들은 인터커넥트 레벨 내에서 신호들을 라우팅하는데, 조립된 PCB의 다른 레벨들에 신호들을 라우팅하는데, 보드에 솔더링될 수 있는 하나 이상의 회로 엘리먼트들에 접속들을 제공하는데, 그리고/또는 전력 또는 접지 기준에 접속하는데 사용될 수 있다.
PCB의 도전성 필름으로부터의 패터닝 인터커넥트들의 일 예로서, 양화형(또는 음화형) 포토레지스트가 도전성 필름을 덮는 포토레지스트의 층을 형성하기 위해 도전성 필름 상에 코팅될 수 있다. 포토레지스트의 층은 원하는 트레이스들(120), 패드들(130), 패드들(150) 등의 패턴(또는 역 패턴)을 포함하는 접촉 마스크를 통해 광학적 방사에 노출될 수 있다. 양화형 레지스트에 대해, 마스크 패턴이, 예를 들어, 도 1a에 도시된 바와 같이 보일 수 있다. 마스크를 통한 포토레지스트의 광학적 노출 동안, 마스크 상의 패턴에 의해 차폐되지 않은 레지스트의 구역들이 어떤 선량의 광학적 방사를 받는다. 대안적으로 또는 부가적으로, 포토레지스트이 포토레지스트 층을 가로질러 안내되는 레이저를 사용하여 광학적 방사에 선택적으로 노출될 수 있다. 포토레지스트는 그 다음에 원하는 패턴(또는 역)을 드러내기 위해 적합한 레지스트 현상액을 사용하여 현상되고 부분들이 용해될 수 있다. 포토레지스트의 부분들의 제거는 도전성 필름의 구역들을 노출시킬 수 있지만, 원하는 인터커넥트들 및 특징부들이 남아있는 포토레지스트에 의해 보호된다. 노출된 도전성 필름은 그 다음에 적합한 에천트 또는 에칭 공정을 사용하여 에칭 제거될 수 있다. 도전성 필름의 남아있는, 비-에칭된 영역들은 원하는 패턴의 인터커넥트들 및 특징부들을 가져온다. 임의의 남아 있는 레지스트는 용매 또는 다른 알려진 수단에 의해 제거될 수 있다.
인쇄 회로들을 패터텅히는 다른 기법들이 사용될 수 있고, 위의 기법은 단지 하나의 예이다. 다른 실시예들에서, 인쇄-회로 특징부들(트레이스들, 패드들 등)이 양화형 포토레지스트로 패터닝될 수 있다. 레지스트의 현상 후, 인쇄-회로 엘리먼트들은 패터닝된 레지스트에서 임의의 적합한 방식으로 도금, 전착, 또는 퇴적될 수 있다. 레지스트, 및 임의의 관련 없는 도전성 재료는, 그 다음에 라미네이트로부터 박리될 수 있다.
다층 PCB(180)(도 1c에 묘사됨)를 형성하기 위해, 추가적인 유전체 층들 및 라미네이트들이, 도 1b에 표시된 바와 같이, 제1 라미네이트(100)에 본딩될 수 있다. 예를 들어, 수지 및/또는 미경화된 또는 부분적으로 경화된 절연 층(109)을 포함하는 개재 층(102)(때때로 "프리프레그"라고 지칭됨)이, 도면에 묘사된 바와 같이, 라미네이트(100)의 제1 표면 및 제2 라미네이트(103)의 표면에 본딩될 수 있다. 절연 층(107) 및 도전성 필름들(111 및 113)을 갖는 제2 라미네이트(103)는, 동일한 본딩 단계 동안 제1 라미네이트(100)에 본딩될 수 있다.
본딩 후, 도전성 비아들(160)이 도 1c에 묘사된 바와 같이 둘 이상의 인터커넥트 레벨들을 접속시키기 위해 형성될 수 있다. 예를 들어, 비아(160)가 제1 인터커넥트 레벨(112)와 제2 인터커넥트 레벨(111)을 접속시킬 수 있다. 도 1c는 인쇄 회로 보드를 통해 부분적으로만 통과하는 비아들을 도시한다. 일부 실시예들에서, 비아 홀들은 막힌 구멍들, 레이저 드릴링된 홀들, 또는 PCB의 외부 레벨들이 추가되기 전에 내부 레벨들 사이에 형성된 홀들에 대해 일어날 수 있는 바와 같이 부분 방식 통과가 아니라 인쇄 회로 보드를 통해 완전히 드릴링될 수 있다는 것이 이해되어야 한다. 다른 실시예들에서, 홀들은 그것들의 길이를 따라 도금될 수 있지만, 도금의 부분들은 인쇄 회로 보드를 통해 부분적으로만 통과하는 도 1c에 도시된 바와 같은 전도성 구조를 남기게 드릴링될 수 있다. 도금의 부분들이 드릴링 제거될 때, 비-도전성 홀(도시되지 않음)이 보드의 부분들을 통과할 것이다. 이들 기법들 또는 임의의 다른 적합한 인쇄 회로 보드 제조 기법들이 사용될 수 있다.
도 1b는 알려진 PCB 제조 기법들에 따라 인쇄 회로 보드 속에 압착 및 본딩될 수 있는 절연 재료 및 전도성 구조들의 다수의 층들을 적층하기 위한 하나의 접근법을 예시한다. 이 예에서, 라미네이트(100)와 라미네이트(103)는 대향하는 표면들에 도전 구조들을 갖는다. 일부 경우들에서, 라미네이트가 하나의 표면에 신호 트레이스들, 패드들 등을 형성하기 위해 패터닝된 금속 필름을 가질 수 있는 반면, 다른 표면이 접지 평면을 생성하기 위해, 비아들이 통과하는 곳을 제외하면, 주로 그대로인 도전성 필름을 갖는다. 프리프레그(102)는 도전성 필름들을 포함하지 않아서, 결과적인 다층 PCB는 도전 층들 사이에 절연 층들을 갖는다. 절연 부분들은, 라미네이트이든 또는 프리프레그이든, 임의의 적합한 재료, 이를테면 에폭시로 이루어질 수 있다. 고속 PCB들의 경우, 유전체 층들은, 라미네이트이든 또는 프리프레그이든, 폴리테트라플루오로에틸렌(polytetrafluoroethylene)(PTFE) 및/또는 플루오르화된 에틸렌 프로필렌(fluorinated ethylene propylene)(FEP) 수지를 포함하는 조성물들을 포함할 수 있다. 일부 경우들에서, 절연 층들, 예컨대, PTFE 층들 및 프리프레그 또는 수지 층들의 혼합물이 있을 수 있다. 수지 층들은 에폭시, 폴리이미드, 캡톤(Kapton), FEP, 또는 액상 결정 폴리머(liquid crystal polymer)(LCP) 수지를 포함할 수 있다. 절연 재료는 적층물(stackup)이 인쇄 회로 보드를 형성하기 위해 압착될 때 강성 인쇄 회로 보드로 이어지는 강화 섬유들 또는 다른 재료들로 충전될 수 있다.
금속 필름들은 PCB 제조 동안에 통상적으로 사용되는 온도들 및 공정들에서 절연 재료들에 잘 접착하지 않을 수 있다는 것이 알려져 있다. 접착력을 개선하기 위해, 인터커넥트 레벨 상의 패터닝된 인터커넥트들 및 다른 도전성 특징부들의 노출된 표면들은 거칠 수 있다. 예를 들어, 금속은 전착 또는 금속 표면의 산화 처리와 같이, 거친 표면들을 초래하는 방도로 형성될 수 있다. 그 결과, 회로 트레이스(120)가, 도 1b 및 도 1c의 확대도들에서 개략적으로 묘사된 바와 같이, PCB에서 본딩될 때, 각각의 절연 층(105, 109)에 인접한 거칠게 된 표면들을 포함할 수 있다. 예를 들어, 제1 유전체 층(105)과 접촉하는 트레이스(120)의 제1 표면(122)이 제1 거칠기를 가질 수 있고, 인접한 유전체 층(109)과 접촉하는 트레이스의 제2 표면(124)이 제2 거칠기를 가질 수 있다. 제1 및 제2 거칠기들은 러프닝 처리 또는 도전성 필름의 형성으로부터 초래되는, 대략 동일한 값일 수 있다. 그 결과, 도전성 트레이스들의 표면 거칠기는 인터커넥트 레벨(110) 전체에 걸쳐, 접지 평면들 전체에 걸쳐, 그리고/또는 인터커넥트 레벨의 큰 구역들(예컨대, 1 cm2를 초과하는 구역들) 전체에 걸쳐 거의 균일할 수 있다.
본 발명자들은 기존의 트레이스들(120)의 제1 표면(122) 및 제2 표면(124)의 거칠기가 신호 트레이스들을 횡단하는 고속 신호들의 산란 손실들을 증가시키고 신호 송신들을 방해할 수 있다고 상정하였다. 따라서, 본 발명자들은 감소된 표면 거칠기의 구역들 및 개선된 본딩의 구역들을 갖는 PCB들의 도전성 엘리먼트들을 형성하는 기법들을 생각해 내었고 개발하였다. 일부 실시예들에 따르면, "평활화된" 구역들은 인터커넥트 레벨 상의 회로 트레이스들(120)의 대부분의 표면들 전면에 걸쳐 위치될 수 있어서, 산란 손실들 및 신호 저하가 고속 신호들에 대해 감소된다. 인터커넥트 레벨은 인접한 유전체 층에 대한 접착력을 개선시키는 처리된 표면들을 갖는 다른 구역들을 포함할 수 있다.
일부 실시예들에서, 처리된 표면들을 갖는 구역들은 인터커넥트 레벨 전체에 걸쳐 분산될 수 있다. 일부 경우들에서, 처리된 구역들은 패드들(130)로 국부화될 수 있다. 대안적으로 또는 부가적으로, 처리된 표면들은 기준 평면들 등과 같은 다른 특징부들 상에 선택적으로 생성될 수 있다. 일부 경우들에서, 기준 평면들은 고속 신호들의 송신에 참여할 수 있고, 처리되지 않을 수 있거나, 또는 인접한 도전성 트레이스들로부터 원격인 구역들에서 처리될 수 있다. 일부 실시예들에 따라, 인쇄 회로 보드를 형성하는데 사용되는 절연 및 도전성 재료들 사이의 열팽창 계수에서의 부정합에 의해 높은 기계적 응력이 생성될 수 있는 인접한 도체들과 같이, 그것들이 가장 필요한 또는 그것들이 고속 신호들의 신호 무결성에 영향을 미치지 않는 처리된 표면 영역들이 형성될 수 있다. 일부 구현예들에서, 인터커넥트 레벨의 모든 표면들은 처리될 수 있다. 일부 구현예들에 따르면, 고속 신호들을 운반하기 위한 트레이스들 및 구조체들의 실질적인 부분들이 평활할 수 있지만, 결과적인 인쇄 회로 보드가, 심지어 그 인쇄 회로 보드의 절연 부분들로부터 금속 부분들의 분리를 촉진할 수 있는 습기 및 다른 환경적 상태들을 겪을 때에도, 특정 온도 사이클 수에 걸친 레지스터 층간박리에 대한 적절한 기계적 무결성을 갖는 것을 보장하기 위해 충분한 수량의 처리된 구역들이 제공될 수 있다.
도전성 엘리먼트 또는 필름의 표면이 인접한 절연 층에 대한 본딩을 개선하는 상이한 방도들로 처리될 수 있다. 일부 실시예들에 따르면, 본딩 처리가 도체의 표면의 러프닝, 또는 거칠기 보존하기를 포함할 수 있다. 평활 도체의 표면의 러프닝은 에칭, 산화, 기계적 마모, 또는 그 조합으로 완수될 수 있다. 다른 실시예들에서, 본딩 처리가 금속 도체와 프리프레그 또는 수지와 같은 절연 층 사이의 접착력을 증가시키기 위해 (예컨대, 실란계(silane-based) 화학적 접착력 증진제로) 도체의 표면을 화학적 처리하는 것을 포함할 수 있다. 예를 들어, 우에무라(Uyemura) 인터네셔날 코오퍼레이션에 의해 제조된 MEC Flat BOND GT가 본딩 처리에 사용될 수 있다. 일부 실시예들에서, 본딩 처리는 도체의 표면에 추가적인 무기 및/또는 유기의 얇은 필름들을 추가하는 것을 포함할 수 있다. 추가된 필름 또는 필름들은 도체에 적절한 접착력을 제공할 수 있고, 프리프레그 또는 수지에 대한 코팅된 표면의 접착력을 추가적으로 개선시킬 수 있다. 예를 들어, 주석-산화물 또는 다른 산화물 또는 질화물 코딩이 구리 도체에 도포될 수 있다. 본 명세서에서 설명되는 일부 실시예들에 따라, PCB를 위한 도전성 금속 층들이 평활 층들로서 도포된 다음 위에서 요약된 본딩-처리 기법들 중 하나 이상을 사용하여 개선된 본딩을 위해 처리될 수 있다. 일부 구현예들에서, 도전성 금속 층이 절연 층에 본딩되고 패터닝되기 전에 개선된 본딩을 위해 또한 처리될 수 있다.
표면 러프닝을 이용하는 본딩 처리를 위한 실시예들이 이제 설명될 것이다. 고속 인터커넥트의 비제한적 예가 도 2에서 묘사된다. 그 도면들은 PCB의 부분의 두 개의 인터커넥트 레벨들(210, 211)을 묘사한다. 이 예에서, 접지 평면들은 단순화를 위해 예시되지 않지만, 일부 실시예들에서 제시될 수 있다. 도 2는 강성 인쇄 회로 보드로 융합된 별개의 라미네이트 및 프리프레그 층들을 묘사한다. PCB 구조체로 융합되었던 유전체 재료의 층들 사이의 경계들이 점선들로 예시된다. 물리적 구조에서, 이들 층들 사이의 경계들은 배율 또는 다른 시각적 도움 없이 볼 수 없을 수 있다. 그러나, 일부 실시예들에서, 유전체 층들 사이의 경계들의 나머지들은 측정가능 재료 성질들에서의 불연속성들의 측면에서 그 구조로 유지될 수 있다. 대안적으로 또는 부가적으로, 층들 사이의 경계들은 적층된 층들이 인쇄 회로 보드로 융합되었기 전에 개개의 층들의 표면들 상에 있었던 도전성 구조체들의 로케이션에 기초하여 인식 가능할 수 있다. 따라서, 융합된 라미네이트 및 프리프레그의 단단한 성질에도 불구하고, 결과적인 인쇄 회로 보드는 그렇더라도 층들을 갖는 것으로 설명될 수 있다.
제1 인터커넥트 레벨(210) 상에, 패드(230) 및 트레이스(220)를 포함하는 인터커넥트가 형성된다. 패드는 일부 실시예들에 따라, 절연 층들을 통해 후속하여 드릴링되고 도금되어 도전성 비아들(160)(도 2에 도시되지 않음)을 형성할 수 있는 홀을 포함할 수 있다. 패드에서, 제1 유전체(105)에 인접한 제1 표면 구역(222)과 제2 유전체에 인접한 제2 표면 구역(224)이 거칠게 수 있다. 이들 표면들은 표면-거칠기 값들(R3 및 R4)을 가질 수 있다. 트레이스(220)는 제1 및 제2 표면 구역들과 유사한 거칠기(R1)를 가질 수 있는 제3 표면 구역(226)을 포함할 수 있다. 트레이스는 거칠기(R1) 미만인 거칠기(R2)를 갖는 제4 표면 구역(228)을 또한 포함할 수 있다. 제4 표면 구역(228)은 대부분의 트레이스(220) 전체에 걸쳐 연장할 (예컨대, 트레이스의 50% 및 100% 사이를 덮을) 수 있다. 일부 구현예들에서, 대부분의 트레이스(220)를 덮는 다수의 별개의 표면 구역들(228)이 있을 수 있다. 일부 실시예들에서, 표면들(222 및 226)은 표면(228)의 표면-거칠기 값(R2)과 거의 동일한 표면-거칠기 값을 가질 수 있다.
일부 실시예들에 따르면, 표면 구역의 거칠기가 표면 구역 전면에 걸쳐 측정된 피크-대-피크 값을 포함할 수 있다. 일부 구현예들에서, 표면 구역의 거칠기가 표면 구역 전면에 걸쳐 측정된 평균 피크-대-피크 값을 포함할 수 있다. 일부 구현예들에서, 표면 구역의 거칠기는 표면 구역 전면에 걸쳐 측정된 평균제곱근 값을 포함할 수 있다. 일부 실시예들에서, 평활화된 표면 구역의 거칠기(R2)는 거칠게 된 구역의 거칠기(R4)보다 적어도 25% 더 작을 수 있다. 일부 실시예들에서, 평활화된 표면 구역의 거칠기(R2)는 거칠게 된 구역의 거칠기(R4)보다 적어도 50% 더 작을 수 있다. 일부 구현예들에서, 평활화된 표면 구역의 거칠기(R2)는 대략 0.5 미크론과 대략 1 미크론 사이에 있을 수 있고(평균 피크-대-피크 편차들), 거칠게 된 구역의 대응하는 거칠기(R4)는 대략 2 미크론과 3 미크론 사이에 있을 수 있다. 평균 피크-대-피크 거칠기가 구역 전체에 걸쳐 하나 이상의 선형 프로파일들을 (예컨대, 구역 전체에 걸쳐 조면계(profilometer) 또는 AFM 트레이스들을) 취함으로써 결정될 수 있다.
도 3a는 PCB에서 형성될 수 있는 고속 인터커넥트(300)의 단지 하나의 실시예를 평면도로 묘사한다. 비록 단지 하나의 인터커넥트가 도면에서 도시되지만, PCB 상에 형성된 유사한 구조를 갖는 수십, 수백, 수천, 또는 그 이상의 인터커넥트들이 있을 수 있다. 인터커넥트는 금속 필름(예컨대, 평활 전착된 구리, 압연된 구리, 압연된 어닐링된 구리, 압연된 알루미늄, 또는 압연된 어닐링된 알루미늄)으로 형성될 수 있다. 인터커넥트가 하나 이상의 트레이스들(320)과 하나 이상의 커넥터들 또는 패드들(330)을 포함할 수 있다. 이들 구조체들은 트레이스(320)가 뻗어 있는 방향에 수직인 방향에서 임의의 적합한 측방향 치수들을 가질 수 있다. 예의 치수들은 패드(330)에서의 0.6 mm와 1.0mm 사이 또는 0.25 mm와 1.0 mm 사이와 트레이스(320)에서의 25 및 75 미크론 사이 또는 100 및 300 미크론 사이를 포함한다.
일부 실시예들에 따르면, 트레이스(320)의 제1 구역(326)이 인터커넥트(300)의 제2 구역(324) 미만인 거칠기(R2)를 갖는 적어도 하나의 표면을 포함할 수 있다. 제2 구역(324)은, 예를 들어, 패드(330)에 형성될 수 있다. 인터커넥트(300) 상의 제1 구역(326)과 하나 이상의 제2 구역들(324) 사이에 하나(325)가 있을 수 있다. 일부 실시예들에서 경계들은 트레이스(320)와 패드(330) 사이의 접합부로부터 트레이스를 따라 거리(d 1 )에 위치될 수 있다. 거리(d 1 )는 일부 실시예들에 따르면, 0 mm와 2 mm 사이의 임의의 값일 수 있다. 거칠게 된 표면을 갖는 구역들(324)은, 예를 들어, 산화, 기계적 마모, 도금, 또는 에칭 공정에 의해 형성될 수 있지만, 임의의 적합한 표면 처리가 이들 구역들에서 표면을 거칠게 하는데 사용될 수 있다. 다양한 실시예들에서, 트레이스(320)의 평활화된 구역(326)은 표면 처리로부터 보호될 (예컨대, 레지스트 또는 보호 층으로 일시적으로 덮일) 수 있어서, 그것의 표면은 거칠게 되지 않는다.
일부 구현예들에서, 고급 유전체 재료들(이를테면 캘리포니아, 산타애나의 파나소닉 PCB 머티리얼즈로부터 입수 가능한 Megtron 6 및 Megtron 7 유전체들)을 갖는 PCB 상의 본 실시예들에 따라 형성된 고속 인터커넥트들이 30 Gb/s를 초과하는 NRZ 데이터 송신 레이트들이 가능할 수 있다. 일부 실시예들에서, 다른 기존의 유전체 재료들을 갖는 PCB 상에 본 실시예들에 따라 형성된 고속 인터커넥트들은 30 Gb/s를 초과하는 NRZ 데이터 송신 레이트들이 가능할 수 있다. 일부 실시예들에서, 고급 유전체 재료들을 갖는 PCB 상에 본 실시예들에 따라 형성된 고속 인터커넥트들은 40 Gb/s를 초과하는 NRZ 데이터 송신 레이트들이 가능할 수 있다. 일부 실시예들에서, 고급 유전체 재료들을 갖는 PCB 상에 본 실시예들에 따라 형성된 고속 인터커넥트들은 60 Gb/s까지의 NRZ 데이터 송신 레이트들이 가능할 수 있다. 고속 인터커넥트들을 통한 송신 시의 신호 손실은 대략 70 cm의 길이를 통해 25 dB 미만일 수 있다.
인터커넥트 층(예컨대, 도 2에 언급된 인터커넥트 층(210)) 상의 거칠게 된 구역들(324)의 배열은 임의의 적합한 방식으로 분포될 수 있고, 도 3a에 도시된 것과는 다른 배열들을 포함할 수 있다. 도 3b는 평활화된 구역(326) 및 거칠게 된 구역들(324)을 갖는 인터커넥트(302)의 다른 실시예를 묘사한다. 일부 실시예들에 따르면 거칠게 된 구역들(324)은 패드(330)의 부분에 형성될 수 있다. 예를 들어, 경계(325)는 패드(330)의 구역 내에 놓이거나 또는 거리(d 2 ) 연장할 수 있다. 거리(d2)는 일부 실시예들에 따른, 0 mm와 1 mm 사이의 임의의 값일 수 있다.
도 3c는 거칠게 된 구역들(324)이 인터커넥트(304)를 따라 분포될 수 있는 또 다른 실시예를 묘사한다. 일부 실시예들에서, 인터커넥트의 대부분의 제1 표면 상에 분포되는, 인터커넥트(304)에 위치된 하나 이상의 거칠게 된 구역들(324)이 있을 수 있다. 트레이스(320)를 따라 평활화된 구역들(326)을 분리하는 하나 이상의 거칠게 된 구역들(324)이 있을 수 있다. 부가적으로 또는 대안적으로, 패드(330)에서 평활화된 구역들(326)을 분리하는 하나 이상의 거칠게 된 구역들(324)이 있을 수 있다.
일부 실시예들에서, 인터커넥트(306)가 도 3d에서 묘사된 바와 같이 도전성 필름으로 패터닝될 수 있다. 인터커넥트(306)의 패터닝은 인터커넥트 주위의 도전성 필름의 구역을 제거(예컨대, 에칭 제거)하는 것을 포함할 수 있다. 그 결과, 인터커넥트(306)는 주위의 도전성 필름으로부터 절연된다. 일부 실시예들에 따르면, 인터커넥트 주위의 도전성 필름의 연장된 구역(324)이 거칠게 될 수 있다. 일부 실시예들에서, 구역(324)은 고속 신호들을 운반하도록 설계될 수 있거나, 그렇게 설계되지 않을 수 있다. 그것은, 대신에, 접지 구조 또는 기준 평면으로서 설계될 수 있다. 인터커넥트(306)는 임의의 부분에서 거칠게 되지 않고, 그러므로 제1 평활화된 표면 구역(326)을 포함하도록 보호될 수 있다. 일부 실시예들에서, 인터커넥트 주위의 그리고 0 mm와 2 mm 사이의 주위의 도전성 필름으로 연장하는 에지 구역(385)이 평활화될 수 있다.
일부 실시예들에 따르면, 인터커넥트 레벨 상의 인터커넥트들 또는 다른 특징부들의 거칠게 된 구역들(324)이 다층 PCB의 다수의 층들을 결합시키고, PCB의 층간박리를 방지하는 적절한 접착력을 제공할 수 있다. 평활화된 구역들은 회로 트레이스들을 횡단하는 신호들에 대한 신호 손실을 감소시킬 수 있다.
거칠게 된 및 평활 표면 구역들의 예들은 도 4a 내지 도 4d에서 묘사된다. 도 4a는 기존의 PCB 제조에서 사용되는 전착된 구리의 스캐닝 전자 현미경사진이다. 이미지는 5000 배의 배율로 찍혔다. SEM은 구리의 노출된 표면(402)을 보여주고 거친 토포그래피(topography)를 표시한다. 이 재료는 PCB들 상의 기존의 인터커넥트들을 형성하는데 사용될 수 있다. 원자력 현미경(atomic force microscope)으로 찍혔던 표면의 15 회 스캔들에 대해 평균된 피크-대-피크 표면 거칠기가 대략 2 미크론인 것으로 확인되었다. 이미지화된 표면은 PCB의 다수의 층들을 본딩할 때 기존대로 사용되는 인터커넥트 표면들을 나타낸다.
도 4a에 도시된 것과 유사하거나 또는 더 거친 표면들이 도전성 필름들의 산화, 에칭, 도금, 또는 기계적 마모를 포함하는 표면 처리들로부터 획득될 수 있다. 산화된 막에 대해, 평균 피크-대-피크 표면 거칠기는 레이저 프로필로메트리(profilometry)를 사용하여 측정되었고, 대략 3 미크론인 것으로 확인되었다.
도 4b는 본 발명자들이 PCB들 상에 고속 인터커넥트들을 형성하기 위해 사용한 압연 구리 포일(1/2-oz 구리)의 스캐닝 전자 현미경사진을 묘사한다. 그런 포일은, 예를 들어, 구리의 시트를 대략 0.7 mil(약 18 미크론)의 두께로 압연함으로써 형성될 수 있다. 이미지는 5000 배의 배율에서 또한 획득되었다. 검사된 표면(404)은 도 4a에 도시된 전착된 구리의 표면(402)보다 (특히 압연 방향에서) 더욱 평활한 토포그래피를 보여준다. 압연된 구리 표면(404)은, 이미지의 하부 부분에서 볼 수 있는, 압연 공정으로부터의 (X 방향으로 뻗는) 일부 스트리에이션(striation)들을 도시한다. Y 방향에서의 표면의 15 회 스캔들에 대해 평균된 피크-대-피크 표면 거칠기는, 대략 1 미크론인 것으로 확인되었다.
도 4c와 도 4d는 각각 도 4a에서 도 4b에서 이미지화된 샘플들을 찍었던 샘플 표면-프로파일들이다. 그 프로파일들은 도 4a 및 도 4b에서 이미지화된 것보다 (200 미크론을 초과하여 연장하는) 더 긴 거리를 통해 원자력 현미경(AFM)으로 찍혔다. 도 4c의 프로파일은 단일 샘플에 대한 대략 2 미크론의 표면 거칠기(절대 피크-대-피크 편차들)와, 대략 1 미크론의 평균 피크-대-피크 거칠기를 표시한다. 도 4d의 압연된 구리 샘플에 대해, 그 프로파일은 1 미크론 바로 위의 표면 거칠기(절대 피크-대-피크 편차들), 대략 0.4 미크론의 평균 피크-대-피크 거칠기를 보여준다. 그러나, 도 4d에서, 표면 프로파일은 도 4b에 도시된 스트리에이션들을 가로지르는 방향, 최고 표면 거칠기의 방향에서 취해졌다. 더 평활한 프로파일이 도 4b에 묘사된 샘플에 대한 스트리에이션들에 평행한 방향에서 예상된다. 따라서, 일부 실시예들에 따라, 평활 구역의 평균 피크-대-피크 표면 변동은 거칠게 된 구역의 평균 피크-대-피크 변동의 절반, 또는 일부 실시예들에서 약 20%와 약 50% 사이일 수 있다. 평활 구역의 표면 변동은, 예를 들어, IPC 규격 4562에 따라 전착된 구리에 대해 약 절반 또는 약 절반 미만일 수 있다. 반대로, 평활화된 구역들은 IPC 규격 4562에 따라 압연된 또는 압연된 어닐링된 구리로 형성될 수 있고 거칠게 된 구역들은, 압연된 또는 압연된 어닐링된 구리의 두 배와 다섯 배의 평균 피크-대-피크 표면 변동들 사이에서 평균 피크-대-피크 표면 변동들을 갖도록 산화될 수 있다.
도 4e와 도 4f는 도전성 필름의 알갱이들에 대한 압연 공정의 효과를 예시한다. 도 4e는 압연 전의 도전성 필름의 알갱이들(420)을 묘사한다. 알갱이들은 단단히 패킹된 구조에서 랜덤으로 배열될 수 있다. 압연 공정은, 도 4f에 묘사된 바와 같이, 알갱이들을 압연 방향에서 신장시키는 것으로 관찰되었다. 압연은 바람직한 방향으로 배열된 이방성 알갱이들(421)을 생성할 수 있다. 도전성 필름의 표면을 평활화하는 것과 알갱이들을 신장시키는 것의 조합은 도전성 인터커넥트들에 대한 손실을 감소시킬 수 있다.
고속 인터커넥트들을 형성하기 위한 이 프로세싱들에 연관된 구조들은 도 5a 내지 도 5e에서 예시된다. 일부 실시예들에 따르면, 고속 인터커넥트를 형성하기 위한 프로세스가, 유전체 층(520)과 그 유전체 층 상에 형성된 적어도 하나의 도전성 필름(510)을 포함하는 라미네이트(500)를 획득하는 단계를 포함할 수 있다.
유전체 층(520)은 인쇄 회로 보드들을 형성하기 위해 사용되는 임의의 적합한 재료를 포함할 수 있다. 일부 실시예들에서, 유전체 층은 섬유질 보강 충전제들 또는 입자 충전제들을 포함할 수 있거나, 또는 포함하지 않을 수 있는 수지-시스템 매트릭스를 포함할 수 있다. 전형적인 수지 재료들은 에폭시, 폴리페닐렌 산화물, 폴리페닐렌 에테르, 시안산 에스테르, 및 탄화수소를 포함하고, PTFE-계 유전체와 같은 다른 재료들을 대안적으로 또는 부가적으로 포함할 수 있다. 유전체 층은 50 미크론과 1 밀리미터 사이의 두께일 수 있다. 일부 실시예들에서, 유전체 층(520)은 가요성 PCB들을 위해 사용될 수 있는, 미보강된 폴리이미드, 또는 임의의 유사한 비보강된 필름의 얇은 층(예컨대, 약 200 미크론 미만의 두께)을 포함할 수 있다. 대안적으로, 유전체 층은 보강 충전제들, 이를테면 유리 섬유들을 가질 수 있어서, 적층되고 압착될 때, 결과적인 구조체는 강성 인쇄 회로 보드일 것이다. 일부 실시예들에서, 유전체 층은 1 GHz와 12 GHz 사이의 인가된 주파수들에서 4.0 미만의 유전 상수와 0.0035 미만의 손실 계수(dissipation factor)를 갖는다. 일부 구현예들에서, 유전체 층은 2 GHz와 10 GHz 사이의 인가된 주파수들에서 3.5 미만의 유전 상수와 0.002 미만의 손실 계수를 갖는다.
도전성 필름은, 일부 실시예들에 따른, 압연된 금속 필름을 포함할 수 있다. 예를 들어, 도전성 필름은 압연된 구리 또는 압연된 알루미늄을 포함할 수 있지만, 다른 압연된 금속 필름들이 사용될 수 있다. 일부 실시예들에서, 도전성 필름은 압연된 어닐링된 구리 또는 다른 압연된 어닐링된 금속 필름을 포함한다. 일부 구현예들에서, 도전성 필름은 주석 및/또는 아연을 포함하는 합금, 또는 임의의 다른 적합한 금속을 포함할 수 있다.
고속 인터커넥트들을 형성하기 위한 공정이 포토레지스트의 층으로 도전성 필름(510)을 덮는 것과, 도 5a에 묘사된 바와 같이, 적어도 하나의 인터커넥트의 모양으로 포토레지스트(530)를 패터닝하는 것을 더 포함할 수 있다. 비록 하나의 특징부만이 도 5a에서 도시되지만, 수백, 수천, 또는 심지어 더 많은 특징부들이 라미네이트(500) 전체에 걸쳐 동일한 패터닝 공정 동안 포토레지스트(530)로 패터닝될 수 있다.
도전성 필름(510)의 노출된 구역들(512)은 그 다음에 도전성 필름의 노출된 구역들을 제거하는 에칭 공정, 예를 들어, 습식 에치를 받을 수 있다. 결과적인 구조체는 도 5b에 표시된 바와 같이 보일 수 있다. 포토레지스트(530)는 밑에 있는 도전성 인터커넥트(550)를, 예를 들어, 에천트로부터 보호한다. 포토레지스트는 그 다음에 웨이퍼로부터 박리되어, 도 5c에 묘사된 구조체를 초래할 수 있다.
일부 실시예들에 따르면, 제2 패터닝 공정이 그 다음에 패터닝된 인터커넥트(550)의 하나 이상의 부분들을 덮도록 수행될 수 있다. 예를 들어, 제2 포토레지스트 층이, 도 5d의 입면도 및 도 5e의 평면도에서 묘사된 바와 같이, 라미네이트에 도포되고 패터닝되어 마스크(540)를 생성할 수 있다. 그러나, 인터커넥트의 부분을 덮는 그리고 인터커넥트의 선택적 부분들을 노출시키는 마스크는 포토레지스트(530)의 부분을 제거하는 것을 포함하는 임의의 적합한 방도로 형성될 수 있다는 것이 이해되어야 한다. 일부 구현예들에서, 마스크(540)는 다른 공정들을 사용하여 임의의 적합한 보호 재료(예컨대, 솔더 마스크로서 사용되는 적합한 폴리머)로부터 형성될 수 있고, 포토레지스트로부터 형성되지 않을 수 있다. 예를 들어, 폴리머가 스텐실 마스크를 통해 PCB 상에 분무될 수 있다. 일부 실시예들에서, 마스크(540)는 인터커넥트들의 부분들 위에 형성되는 솔더 마스크를 포함할 수 있고, 노출된 구역들의 본딩 처리 후에 제거되지 않을 수 있다. 대안적으로, 보호 재료의 층의 선택된 구역들이 노출된 구역들(512)을 형성하기 위해 스캐닝 레이저 빔에 의해 절제(ablation)될 수 있다. 다른 패터닝 공정들이, 실크스크린 인쇄, 직접 기입, 및 잉크젯 인쇄를 비제한적으로 포함할 수 있다.
에칭, 도금, 퇴적, 기계적 마모, 또는 광학적 절제가 거칠게 된 구역을 형성하기 위해 사용되는 본딩 처리 실시예에서, 보호 마스크(540)가 인터커넥트의 트레이스 부분을 덮을 수 있다. 예를 들어, 보호 마스크(540)는 두 개의 패드들(530) 상에서 송신된 신호를 운반하는 인터커넥트의 구역의 대부분을 덮을 수 있다. 덮인 구역은 연속 구역일 수 있거나, 또는 불연속 섹션들을 포함할 수 있다. 일부 실시예들에서, 마스크(540)는 패드들(530)의 적어도 부분을 노출된 채로 남겨둘 수 있고, 트레이스의 작은 부분, 또는 부분들을 노출된 채로 남겨둘 수 있다. 후속 본딩-처리 공정이 그 다음에 인터커넥트의 노출된 구역들(515)의 표면들을 거칠게 할 수 있지만, 마스크에 의해 보호된 인터커넥트의 구역들에 영향을 미치지 않는다. 본딩 처리의 하나의 예가 코네티컷, 트럼불의 엔손(Enthone) 아이엔씨.로부터 입수 가능한 Alphaprep® 프로세스이다. 이 프로세스는 구리의 노출된 표면들을 다공성 구리 산화물로 변환시킬 수 있다. 일부 실시예들에 따르면, 도전성 필름의 알갱이 경계들로 우선적으로 에칭하는 에칭 공정이 선택될 수 있다. 예를 들어, 에탄올 또는 증류수, 황산, 및 페릭산(ferric acid)을 포함하는 에천트가 알갱이 경계들을 따라 우선적으로 에칭할 수 있다. 다른 에천트들이 표면 거칠기를 증가시키는데 사용될 수 있다. 후속하여 마스크(540)는, 예를 들어, 도 3a에 묘사된 바와 같은 고속 인터커넥트 구조체를 산출하기 위해 라미네이트로부터 박리될 수 있다. 라미네이트(500)는 인쇄 회로 보드를 위한 적층물을 형성할 때 패터닝된 및 처리된 도전성 필름(510)에 인접한 프리프레그 층 또는 다른 절연 층에 후속하여 본딩될 수 있다. 거칠게 된 구역들(515)은 프리프레그에 대한 접착력을 개선시킬 수 있다.
도전성 필름들의 표면 구역들을 거칠게 하기 위해 광학적 절제 공정을 사용할 때, 제2 마스크(540)가 필요하지 않을 수 있다. 예를 들어, 레이저-패터닝 도구가, 포토레지스트를 패터닝하는 것처럼, 도전성 필름(510) 상에서 패터닝된 영역들을 스캔하고 그리는데 사용될 수 있다. 스캐닝 레이저에 의한 노출은 얇은 도전성 필름의 표면을 과열시키고 거칠게 할 수 있거나 또는 도전성 필름의 작은 영역들을 절제하는 레이저를 펄스화하는 것으로 얽은자국들(pockmarks)의 패턴을 형성할 수 있다.
대안적으로 또는 부가적으로, 다른 본딩-처리 기법들이 절연 층에 대한 도전성 필름의 구역들의 접착력을 증가시키는데, 그리고 PCB의 층간박리의 공산을 감소시키는데 사용될 수 있다. 일부 실시예들에 따르면, 제2 마스크(540), 또는 솔더 마스크가 형성된 후, 노출된 도전성 표면들이 도전성 표면에 접착하는 그리고 프리프레그 재료 또는 절연성 층과 화학적으로 본딩하거나 또는 그러한 재료 또는 절연성 층에 접착하는 접착력 증진제를 포함하는 화학약품 조(chemical bath) 속에 침지될 수 있거나 그러한 화학약품 조로 씻겨질 수 있다. 그 조에서의 침지 또는 씻김 후, 레지스트 마스크(540)가 제거될 수 있다. 그 결과, 인터커넥트의 부분들은 도 6a에 묘사된 바와 같이, 접착력 증진제(610)로 코팅될 수 있다.
일부 구현예들에서, 접착력 증진제가 전체 도전성 필름에 (패터닝 전 또는 후에) 도포될 수 있다. 예를 들어, 평활 도전성 트레이스들을 통한 신호 송신에 상당히 영향을 미치지 않는 접착력 증진제들이 패터닝된 특징부들 전면에 걸쳐 어느 곳에서나 도포될 수 있다. 이런 구현예들에서, 제2 마스크(540)가 필요하지 않을 수 있다.
일부 실시예들에서, 본딩 처리가 평활 도체의 구역들 상에, 또는 라미네이트의 전체 도전성 필름 전면에 걸쳐 (인터커넥트들 및 필름에서의 다른 특징부들을 패터닝하기 전 또는 후에) 하나 이상의 재료들(예컨대, 산화물 또는 질화물)을 퇴적하는 것을 포함할 수 있다. 퇴적된 재료 또는 재료들은 수지 또는 프리프레그 재료에 대한 표면의 습윤성을 개선시킬 수 있다. 일부 실시예들에서, 퇴적된 재료가 라미네이트의 도전성 필름과 화학적 결합을 형성할 수 있다. 예를 들어, 그리고 금속 산화물(620)(예컨대, 산화 아연 또는 주석 산화물)이 인터커넥트, 또는 인터커넥트의 부분들 전면에 걸쳐 퇴적될 수 있다. 산화물은 결과적인 표면의 습윤성을 증가시킬 수 있고, 산화물의 하나 이상의 성분들은 (예컨대, 구리 산화물 또는 제3 차(tertiary) 산화물을 형성하기 위해) 인터커넥트에서의 구리와 결합할 수 있다. 일부 구현예들에서, 퇴적된 재료는 둘 이상의 층들(예컨대, 도전성 인터커넥트와 본딩하고 후속하여 퇴적된 산화물 층과 본딩하는 제1 금속 층)을 포함할 수 있다. 결과적인 구조체는 도 6b에 표시된 바와 같이 보일 수 있다.
습윤성을 개선시키는 재료들이 도전성 필름을 패터닝하기 전에 퇴적된다면, 후속 리소그래피 공정이 패드들(530)로부터 적어도 산화물을 제거하기 위해 수행될 수 있다. 후속 리소그래피 공정은 제2 마스크(540)를 형성하는 것과 마스크(540)에 의해 보호되지 않는 노출된 구역들로부터 임의의 산화물을 제거하는 액체 에칭을 수행하는 것을 포함할 수 있다.
도 6c는 본 명세서에서 설명되는 다른 본딩 처리들 대신, 또는 그러한 다른 본딩 처리들에 더하여 사용될 수 있는 본딩 처리의 추가적인 실시예를 묘사한다. 앞서의 예들에서, 기존의 인쇄 회로 보드에서보다 더 평활하게 되었던 도전성 구조들은 신호 트레이스들로서 역할을 하였다. 그러나, 성능 개선은 접지 평면들을 포함한, 다른 도체들 상의 평활 표면들을 사용함으로써 성취될 수 있다. 본 발명자들은, 에너지가 신호 트레이스와 접지 평면 사이에 집중될 때 고 주파수 신호들이 인쇄 회로 보드를 통해 전파할 수 있기 때문에, 신호 트레이스 또는 접지 평면 중 어느 하나 또는 양쪽 모두 상의 더 평활한 표면이 성능을 증가시킬 것이라는 것이라고 이론화한다.
접지 평면들을 만들기 위해 평활 재료들(이를테면 압연된 구리)를 사용하는 것으로부터의 층간박리 또는 다른 구조적 문제들을 방지하기 위해, 본딩 처리들이 선택적으로 적용될 수 있다. 신호 트레이스들에서처럼, 본딩 처리들은 패드들에서 또는 그 패드들 근처에서 또는 그렇지 않으면 인쇄 회로 보드의 층들 사이에 인터커넥트들을 형성하는 홀들 근처에서 적용될 수 있다. 대안적으로 또는 부가적으로, 본딩 처리들은 인쇄 회로 보드의 주변부 주위에서 선택적으로 적용될 수 있거나 또는 접지 평면 전체에 걸쳐 패턴으로 분산될 수 있다.
대안적으로 또는 부가적으로, 다른 기법들이 접지 평면들을 위해 사용되는 평활 재료와의 결과적인 인쇄 회로 보드의 기계적 무결성을 조장하기 위해 사용될 수 있다. 일부 구현예들에 따르면, 하나 이상의 홀들(630)이 평활 도전성 필름(이는 패터닝되거나 또는 패터닝되지 않을 수 있음)에 형성될 수 있다. 그 홀들은 기계적 또는 레이저 드릴링, 에칭, 또는 임의의 다른 적합한 공정에 의해 형성될 수 있다. 그 홀들은, 예컨대, 대략 5 미크론과 대략 50 미크론 사이의 직경들을 갖는 마이크로 규모 사이즈일 수 있다. 그 홀들은 도전성 필름 전체에 걸친 규칙적인 패턴, 랜덤 패턴으로 분포될 수 있거나, 또는 선택된 로케이션들에 형성될 수 있다. 일부 실시예들에서, 홀들(630)은 기준 평면들 및/또는 패드들(530)에 형성될 수 있다. 홀들은 수지 및/또는 프리프레그 재료가 도전성 필름을 통과하고 인접한 절연 층과 직접적으로 본딩을 형성하는 것을 허용함으로써 층들의 접착력을 개선시킬 수 있다. 수지 및/또는 프리프레그 재료들을 경화한 후, 하나의 절연 층으로부터 개재하는 도전성 필름을 통하여, 그리고 인접한 절연 층까지 연장하는 절연 재료의 필러(pillar)들이 형성된다. 인쇄 회로 보드에서의 접지 평면과 같은 평활 도전성 구조체를 통해 홀들을 형성하는 것은, 결과적인 인쇄 회로 보드의 기계적 무결성을 보장하면서도, 인접한 신호 트레이스들을 통한 신호들의 감쇠 전파를 감소시킬 수 있다.
다양한 실시예들에서, 본 실시예들에 따라 형성된 고속 인터커넥트들(720)을 갖는 인쇄 회로 보드(700)(도 7에 묘사됨)가 소비자 전자 디바이스들의 제조에서 사용될 수 있다. 예를 들어, PCB(700)가 하나 이상의 유전체 층들(705, 707)과 PCB에 연결되는 하나 이상의 회로 엘리먼트들(760, 770)을 포함할 수 있다. 그 회로 엘리먼트들은 하나 이상의 집적된 칩들 또는 프로세서들(770) 뿐만 아니라 저항기들(760)과 같은 패시브 엘리먼트들을 포함할 수 있다. 커패시터들, 다이오드들, 인덕터들 등과 같은 추가적인 회로 컴포넌트들이 PCB(700)에 또한 포함될 수 있다. 일부 실시예들에서, 하나 이상의 고속 인터커넥트들을 갖는 PCB가 스마트폰들, 랩톱들, 태블릿 컴퓨터들, 개인 휴대 정보 단말기들 등의 제조에서 사용될 수 있다.
본 명세서에서 사용되는 섹션 제목들은 편성 목적들만을 위한 것이고 임의의 방식으로 설명되는 발명의 주제를 제한하는 것으로 해석되지 않는다.
본원의 교시들이 다양한 실시예들 및 예들에 연계하여 설명되었지만, 본원의 교시들이 이러한 실시예들 또는 예들로 제한되는 것은 의도되지 않는다. 반면에, 본원의 교시들은, 본 기술분야의 통상의 기술자들에 의해 이해될 바와 같이, 다양한 대체예들, 수정예들, 및 동등물들을 포괄한다.
변형의 하나의 예로서, 패드들은 환형, 도전 구조들로서 예시되지만, 본 발명은 패드의 임의의 특정 모양으로 제한되지 않는다. 환형 구성이 홀이 드릴링되는 인쇄 회로 보드의 층 상의 원형 도전성 디스크로부터 초래될 수 있다. 그 홀은 홀이 관통하는 다른 층들 상의 도전 디스크들 및/또는 다른 도전성 구조체들을 상호접속하기 위해 도금될 수 있다. 드릴이 원형 디스크의 중심을 표적으로 할 수 있기 때문에 홀을 드릴링할 때 디스크가 편리하고, 심지어 임의의 방향에서 일부 오정렬이 있다면, 드릴은 도전성 디스크를 그럼에도 불구하고 관통할 것이다. 디스크가 가능한 오정렬을 작게 하는 반경을 가질 수 있어, 상대적으로 작은 도전성 디스크가 층들을 상호접속함에 있어서 사용되는 것을 허용한다. 예를 들어, 상호접속들을 생성하기 위해 신호 트레이스에 도전성 디스크를 추가할 때, 추가된 도전성 디스크 및 결과적인 패드가 작은 것이 바람직할 수 있다. 그러나, 일부 실시예들에서, 작은 패드가 필요하지 않거나 또는 바람직하지 않을 수 있다. 예를 들어, 홀이 형성될 수 있는 "패드"는 처음에 정사각형, 다각형, 또는 길쭉한 형상일 수 있다. 다른 예로서, 접지 평면을 다른 층 상의 도전 구조에 접속할 때, 널찍한 접지 평면을 갖는 것이 바람직할 수 있다. 따라서, 접지 평면의 "패드"가 홀에 인접한 임의의 적합한 형상의 도전성 부분일 수 있다. 일부 실시예들에서, "패드"는 접지 평면을 제공하기 위한 것과 같은 다른 이유로 존재하는 도전 구조체들 속에 혼입될 수 있다.
청구항들은 그 효과에 대해 언급되지 않는 한 설명된 순서 또는 엘리먼트들로 제한되는 것으로 이해되지 않아야 한다. 형태 및 세부사항에서의 다양한 변경들은 첨부의 청구항들의 정신 및 범위로부터 벗어나는 일 없이 본 기술분야의 통상의 기술자에 의해 이루어질 수 있다는 것이 이해되어야 한다. 다음의 청구항들 및 그것들에 대한 동등물들의 정신 및 범위 내에 드는 모든 실시예들이 청구된다.

Claims (65)

  1. 인쇄 회로 보드로서,
    제1 절연 층;
    제2 절연 층; 및
    상기 제1 절연 층에 인접한 제1 표면 및 상기 제1 표면 반대편이고 상기 제2 절연 층에 인접한 제2 표면을 포함하는 도전성 인터커넥트 - 상기 제1 표면의 적어도 제1 구역은 상기 제1 표면의 제2 구역보다 상기 제1 절연 층에 대한 더 큰 접착력을 나타냄 - 를 포함하는, 인쇄 회로 보드.
  2. 제1항에 있어서, 상기 제1 구역은 화학적 접착력 증진제를 포함하는, 인쇄 회로 보드.
  3. 제1항에 있어서, 상기 제1 구역은 상기 도전성 인터커넥트와 상기 제1 절연 층 사이에 상기 제1 절연 층의 경화된 형태에 대해 상기 도전성 인터커넥트보다 더 큰 접착력을 제공하는 하나 이상의 재료 퇴적물들을 포함하는, 인쇄 회로 보드.
  4. 제1항에 있어서, 상기 제1 구역은 상기 제2 구역의 제2 표면 거칠기보다 더 큰 제1 표면 거칠기를 갖는, 인쇄 회로 보드.
  5. 제4항에 있어서, 상기 도전성 인터커넥트는 압연된 또는 압연된 어닐링된 금속 포일로부터 형성되는, 인쇄 회로 보드.
  6. 제5항에 있어서, 상기 금속 포일은 구리를 포함하는, 인쇄 회로 보드.
  7. 제4항에 있어서, 상기 제2 구역은 상기 도전성 인터커넥트의 트레이스를 가로질러 연장하고 상기 제1 구역은 상기 트레이스에 부착된 패드를 가로질러 연장하고, 상기 제1 구역과 상기 제2 구역 사이의 전이는 상기 트레이스와 상기 도전성 인터커넥트의 패드 사이의 접합부에서 일어나는, 인쇄 회로 보드.
  8. 제7항에 있어서, 상기 제1 구역과 상기 제2 구역 사이의 상기 전이는 상기 접합부의 2 mm 내에서 일어나는, 인쇄 회로 보드.
  9. 제7항에 있어서, 상기 패드는 상기 트레이스의 폭보다 더 큰 폭을 갖는 도전성 영역을 포함하고 상기 도전성 영역에는 홀을 갖는, 인쇄 회로 보드.
  10. 제4항에 있어서, 상기 제1 표면 거칠기는 상기 제1 구역 전면에 걸쳐 측정된 평균 피크-대-피크 값이고 상기 제2 표면 거칠기는 상기 제2 구역 전면에 걸쳐 측정된 평균 피크-대-피크 값인, 인쇄 회로 보드.
  11. 제10항에 있어서, 상기 제1 구역은 0.25 mm와 1.0 mm 사이의 측방향 치수를 갖고 상기 제2 구역은 100 미크론과 300 미크론 사이의 측방향 치수를 갖고, 상기 제1 표면 거칠기는 상기 제2 표면 거칠기보다 적어도 25% 더 큰, 인쇄 회로 보드.
  12. 제4항에 있어서, 상기 제1 절연 층에 인접한 제3 표면을 갖는 도전성 기준 평면을 더 포함하며, 상기 제3 표면은 상기 제1 표면 거칠기와 대략 동일한 제3 거칠기를 갖는, 인쇄 회로 보드.
  13. 제1항에 있어서, 상기 도전성 인터커넥트는 25 dB 미만의 손실로 40Gb/s와 60 Gb/s 사이의 NRZ 데이터 송신 레이트들을 지원하는, 인쇄 회로 보드.
  14. 제1항에 있어서, 상기 제1 절연 층 및 제2 절연 층 중 하나 또는 각각 내에 보강 충전 재료를 더 포함하는, 인쇄 회로 보드.
  15. 제14항에 있어서, 상기 보강 충전 재료는 섬유질인, 인쇄 회로 보드.
  16. 제14항에 있어서, 상기 제1 절연 층 및 제2 절연 층 중 하나 또는 각각은 폴리테트라플루오로에틸렌, 플루오르화된 에틸렌 프로필렌, 폴리이미드, 폴리에테르 에테르 케톤, 에폭시, 폴리페닐렌 산화물, 폴리페닐렌 에테르, 시안산 에스테르, 및 탄화수소 또는 폴리에스터를 포함하는, 인쇄 회로 보드.
  17. 제1항에 있어서, 상기 제1 절연 층 및 제2 절연 층 중 하나 또는 각각의 두께는 200 미크론 미만인, 인쇄 회로 보드.
  18. 인쇄 회로 보드를 만드는 방법으로서,
    라미네이트 상의 도전성 필름에, 복수의 제1 표면들을 갖는 복수의 도전성 인터커넥트들을 패터닝하는 단계 - 상기 도전성 필름은 도전성 인터커넥트의 영역 전면에 걸쳐 1.5 미크론과 3 미크론 사이의 평균 피크-대-피크 표면 거칠기를 가짐; 및
    상기 인쇄 회로 보드의 절연 층에 대한 상기 제1 표면들의 제1 부분들의 접착력을 증가시키기 위해 적어도 상기 제1 부분들을 처리하는 단계를 포함하는, 방법.
  19. 제18항에 있어서, 상기 처리하는 단계는 상기 제1 부분들에 화학적 접착력 증진제를 도포하는 단계를 포함하는, 방법.
  20. 제18항에 있어서, 상기 처리하는 단계는, 상기 절연 층의 경화된 형태에 대한 상기 제1 부분들의 접착력을, 비처리된 부분들에 비하여, 증가시키는 적어도 하나의 재료를 상기 제1 부분들 상에 형성하는 단계를 포함하는, 방법.
  21. 제18항에 있어서, 상기 처리하는 단계는 상기 제1 부분들의 표면을 러프닝하는 단계를 포함하는, 방법.
  22. 제21항에 있어서, 상기 러프닝하는 단계는 상기 제1 부분들을 에칭하는 단계, 산화시키는 단계, 도금하는 단계, 또는 연마하는 단계를 포함하는, 방법.
  23. 제18항에 있어서, 상기 제1 부분들은 회로 트레이스들을 포함하고 비처리된 부분들은 패드들을 포함하는, 방법.
  24. 제18항에 있어서, 상기 도전성 인터커넥트들의 제2 부분들 전면에 걸쳐 마스크를 형성하는 단계를 더 포함하며,
    상기 형성하는 단계는 상기 도전성 인터커넥트들의 회로 트레이스들의 거의 모두를 덮도록 레지스트를 패터닝하는 단계와 상기 회로 트레이스들에 부착된 복수의 패드들을 노출시키는 단계를 포함하는, 방법.
  25. 제18항에 있어서, 상기 도전성 인터커넥트들의 비처리된 부분들은 상기 도전성 인터커넥트들의 5% 미만의 길이를 포함하는, 방법.
  26. 제18항에 있어서, 상기 도전성 인터커넥트들은 압연된 또는 압연된 어닐링된 금속 포일을 포함하는, 방법.
  27. 제18항에 있어서, 상기 도전성 인터커넥트들은 구리를 포함하는, 방법.
  28. 인쇄 회로 보드로서,
    절연 층;
    압연된 금속 필름으로부터 형성되어 상기 절연 층에 인접하는 복수의 인터커넥트들; 및
    상기 절연 층 내에 위치되어 상기 인쇄 회로 보드 강화시키는 보강 충전 재료를 포함하는, 인쇄 회로 보드.
  29. 제28항에 있어서, 상기 압연된 금속 필름은 구리를 포함하는, 인쇄 회로 보드.
  30. 제28항에 있어서, 상기 복수의 인터커넥트들 각각은 제1 구역을 갖는 회로 트레이스를 포함하며;
    상기 복수의 인터커넥트들 중 적어도 일부는 상기 제1 구역에 비하여 상기 절연 층에 대한 접착력을 증가시키도록 처리된 제2 구역을 포함하는, 인쇄 회로 보드.
  31. 제30항에 있어서, 상기 제1 구역은 상기 제2 구역의 제2 표면 거칠기보다 더 작은 제1 표면 거칠기를 갖는, 인쇄 회로 보드.
  32. 제30항에 있어서, 상기 제2 구역은 상기 제1 구역에 존재하지 않는 화학적 접착력 증진제를 포함하는, 인쇄 회로 보드.
  33. 제30항에 있어서, 상기 제1 구역과 상기 제2 구역은 화학적 접착력 증진제를 포함하는, 인쇄 회로 보드.
  34. 제30항에 있어서, 상기 제2 구역은, 상기 제1 구역에 존재하지 않는 그리고 상기 절연 층의 경화된 형태에 대한 상기 제2 구역의 접착력을 증가시키는 하나 이상의 층들을 포함하는, 인쇄 회로 보드.
  35. 제30항에 있어서, 상기 제1 구역과 상기 제2 구역은, 상기 절연 층의 경화된 형태에 대한 상기 제1 구역 및 상기 제2 구역의 접착력을 증가시키는 하나 이상의 층들을 포함하는, 인쇄 회로 보드.
  36. 제28항에 있어서, 상기 절연 층은, 폴리테트라플루오로에틸렌, 플루오르화된 에틸렌 프로필렌, 폴리이미드, 폴리에테르 에테르 케톤, 에폭시, 폴리페닐렌 산화물, 폴리페닐렌 에테르, 시안산 에스테르, 및 탄화수소 또는 폴리에스터를 포함하는, 인쇄 회로 보드.
  37. 제28항에 있어서, 상기 충전 재료는 섬유질인, 인쇄 회로 보드.
  38. 제28항에 있어서, 상기 충전 재료는 섬유유리 섬유들을 포함하는, 인쇄 회로 보드.
  39. 인쇄 회로 구조체의 제조를 위한 라미네이트로서,
    절연 층;
    상기 절연 층에 본딩된 압연 도전성 필름; 및
    상기 절연 층 내의 보강 충전 재료를 포함하는, 라미네이트.
  40. 제39항에 있어서, 상기 압연 도전성 필름은 압연된 어닐링된 구리를 포함하는, 라미네이트.
  41. 제39항에 있어서, 상기 절연 층은, 폴리테트라플루오로에틸렌, 플루오르화된 에틸렌 프로필렌, 폴리이미드, 폴리에테르 에테르 케톤, 에폭시, 폴리페닐렌 산화물, 폴리페닐렌 에테르, 시안산 에스테르, 및 탄화수소 또는 폴리에스터를 포함하는, 라미네이트.
  42. 제39항에 있어서, 상기 충전 재료는 섬유질인, 라미네이트.
  43. 제39항에 있어서, 상기 충전 재료는 섬유유리 섬유들을 포함하는, 라미네이트.
  44. 고속 회로로서,
    인쇄 회로 보드의 제1 레벨에서 도전성 필름으로부터 형성된 도전성 엘리먼트들을 갖는 상기 인쇄 회로 보드;
    상기 도전성 엘리먼트들의 제1 표면들에 인접한 제1 절연 층;
    상기 도전성 엘리먼트들의 제2 표면들에 인접한 그리고 상기 제1 표면들에 반대편인 제2 절연 층; 및
    상기 도전성 엘리먼트들의 상기 제1 표면들을 가로질러 분산된 제1 처리된 표면 구역들 - 상기 제1 처리된 표면 구역들은 상기 제1 표면들의 비처리된 구역들에 비하여 상기 제1 절연 층에 대해 증가된 접착력을 나타냄 - 을 포함하는, 고속 회로.
  45. 제44항에 있어서, 상기 제1 처리된 표면 구역들은 상기 비처리된 구역들에 존재하지 않는 화학적 접착력 증진제를 포함하는, 고속 회로.
  46. 제44항에 있어서, 상기 제1 처리된 표면 구역들은 상기 제1 절연 층의 경화된 형태에 대한 상기 제1 처리된 표면 구역들의 접착력을 개선하는 하나 이상의 재료 퇴적물들을 포함하며, 상기 하나 이상의 재료 퇴적물들은 상기 비처리된 구역들에 존재하지 않는, 고속 회로.
  47. 제44항에 있어서, 상기 제1 처리된 표면 구역들은, 상기 도전성 필름을 통과하고 절연 재료로 충전된 하나 이상의 홀들을 포함하는, 고속 회로.
  48. 제44항에 있어서, 상기 제1 처리된 표면 구역들은, 상기 제1 표면들의 상기 비처리된 구역들의 제2 표면 거칠기보다 더 큰 제1 표면 거칠기를 갖는, 고속 회로.
  49. 제48항에 있어서, 상기 제2 표면 거칠기는 상기 제1 표면 거칠기보다 적어도 25%만큼 작은, 고속 회로.
  50. 제48항에 있어서, 상기 제1 표면 거칠기는 상기 제1 표면 구역들 중 임의의 제1 표면 구역에서 측정된 평균 피크-대-피크 값이고 상기 제2 표면 거칠기는 상기 비처리된 구역들 중 임의의 비처리된 구역에서 측정된 평균 피크-대-피크 값인, 고속 회로.
  51. 제44항에 있어서, 상기 도전성 엘리먼트들은 회로 트레이스들을 포함하고 상기 비처리된 구역들은 상기 회로 트레이스들의 대부분을 덮는, 고속 회로.
  52. 제44항에 있어서, 상기 도전성 엘리먼트들은 압연된 또는 압연된 어닐링된 구리 포일로 형성되는, 고속 회로.
  53. 제44항에 있어서, 상기 제1 절연 층 및 제2 절연 층 중 하나 또는 각각은 폴리테트라플루오로에틸렌, 플루오르화된 에틸렌 프로필렌, 폴리이미드, 폴리에테르 에테르 케톤, 에폭시, 폴리페닐렌 산화물, 폴리페닐렌 에테르, 시안산 에스테르, 및 탄화수소 또는 폴리에스터를 포함하는, 고속 회로.
  54. 제44항에 있어서, 상기 제1 절연 층 및 제2 절연 층 중 하나 또는 각각은 3.5 미만의 유전 상수, 및 2 GHz와 10 GHz 사이의 인가된 주파수들에서 0.002 미만의 손실 계수를 갖는, 고속 회로.
  55. 제44항에 있어서, 상기 제1 절연 층 및 제2 절연 층 중 하나 또는 각각은 4.0 미만의 유전 상수, 및 1 GHz와 12 GHz 사이의 인가된 주파수들에서 0.0035 미만의 손실 계수를 갖는, 고속 회로.
  56. 제44항에 있어서, 상기 복수의 도전성 엘리먼트들의 도전성 인터커넥트에 접속된 디지털 전자 칩을 더 포함하는, 고속 회로.
  57. 제56항에 있어서, 상기 도전성 인터커넥트는 60 Gb/s까지의 NRZ 데이터 송신 레이트들을 지원하는, 고속 회로.
  58. 제57항에 있어서, 데이터 프로세싱 디바이스의 프로세서에 접속된, 고속 회로.
  59. 제58항에 있어서, 상기 데이터 프로세싱 디바이스는 스마트 폰, 컴퓨터, 개인 정보 단말기, 또는 비디오 레코딩 디바이스인, 고속 회로.
  60. 제44항에 있어서, 상기 도전성 엘리먼트들은 상기 제1 레벨에서 접지 또는 다른 전위 기준 평면을 포함하는, 고속 회로.
  61. 제60항에 있어서, 상기 접지 또는 다른 전위 기준 평면은 비처리되는, 고속 회로.
  62. 인쇄 회로 보드로서,
    절연 매트릭스;
    상기 절연 매트릭스에 임베딩된 복수의 도전 층들 - 상기 복수의 도전 층들의 제1 부분은 신호 트레이스들을 갖는 라우팅 층들을 포함하고 상기 복수의 도전 층들의 제2 부분은 기준 평면들을 포함함 - 을 포함하며,
    상기 복수의 도전 층들의 적어도 상기 제2 부분 상의 상기 기준 평면들은,
    1 미크론 이하의 평균 피크-대-피크 거칠기를 갖는 표면들; 및
    상기 절연 매트릭스 내에 상기 기준 평면들을 고정시키도록 적응된 본딩 구역들을 포함하는, 인쇄 회로 보드.
  63. 제62항에 있어서, 상기 기준 평면들은 압연된 구리를 포함하는, 인쇄 회로 보드.
  64. 제62항에 있어서, 상기 본딩 구역들은 상기 기준 평면들을 관통하는 홀들을 포함하는, 인쇄 회로 보드.
  65. 제62항에 있어서, 상기 본딩 구역들은 1 미크론보다 더 큰 평균 피크-대-피크 표면 거칠기를 갖는 구역들을 포함하는, 인쇄 회로 보드.
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