KR101277980B1 - 다층배선기판 - Google Patents

다층배선기판 Download PDF

Info

Publication number
KR101277980B1
KR101277980B1 KR1020110028222A KR20110028222A KR101277980B1 KR 101277980 B1 KR101277980 B1 KR 101277980B1 KR 1020110028222 A KR1020110028222 A KR 1020110028222A KR 20110028222 A KR20110028222 A KR 20110028222A KR 101277980 B1 KR101277980 B1 KR 101277980B1
Authority
KR
South Korea
Prior art keywords
resin insulating
wiring pattern
insulating layer
layer
wiring
Prior art date
Application number
KR1020110028222A
Other languages
English (en)
Other versions
KR20110109981A (ko
Inventor
도시노리 히다
가즈나가 히고
히로노리 사토
Original Assignee
니혼도꾸슈도교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니혼도꾸슈도교 가부시키가이샤 filed Critical 니혼도꾸슈도교 가부시키가이샤
Publication of KR20110109981A publication Critical patent/KR20110109981A/ko
Application granted granted Critical
Publication of KR101277980B1 publication Critical patent/KR101277980B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/465Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer having channels for the next circuit layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0347Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09036Recesses or grooves in insulating substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/0959Plated through-holes or plated blind vias filled with insulating material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

다층배선기판이 제공되며, 이는 2개의 대향 주표면에 형성되며, 제 1 수지절연층, 제 1 수지절연층에 라미네이트되는 제 2 수지절연층, 및 제 1 수지절연층에 접하는 배선패턴의 제 1 표면 및 제 2 수지절연층에 접하는 상기 배선패턴의 제 2 표면으로 제 1 및 제 2 수지절연층 사이에 배열되는 배선패턴을 포함하는 기판몸체로 이루어진다. 상기 다층배선기판은 상기 배선패턴이 상기 기판몸체의 평면방향으로 연장되며 제 1 및 제 2 수지절연층 모두 내에 매설되도록 이루어지되,
상기 배선패턴은 1:9 내지 8:2인 h11:h12의 높이 비율을 가지며, 여기에서 h11는 제 1 수지절연층 내에 매설된 상기 배선패턴의 제 1 도전부의 높이이고; 그리고 hl2는 제 2 수지절연층 내에 매설된 상기 배선패턴의 제 2 도전부의 높이임을 특징으로 한다.

Description

다층배선기판{MULTILAYER WIRING BOARD}
본 발명은 2개의 인접한 수지 절연층들 사이에 미세배선패턴이 형성되는 다층배선기판에 관한 것이다.
최근 수 년 동안, 전자장비의 크기감소 및 성능개선을 위하여 배선기판의 전자 구성요소를 고밀도로 장착달성할 것이 요구되고 있다. 전자 구성요소의 고밀도 장착을 달성하기 위하여 다층구조를 갖는 배선기판 채택에 큰 중요성이 실리고 있다. 이러한 다층배선기판의 일 예는 스루홀 등이 마련된 코어기판, 및 상기 코어기판의 일측 또는 양측에 도전층 및 수지절연층이 교호로 함께 라미네이트되는 빌드업층을 갖는 소위 빌드업 배선기판이 있다. 상기 다층배선기판에서, 상기 도전층은 일반적으로 세미-에디티브법에 의한 미세배선패턴으로 형성된다. 상기 세미-에디티브법은 다음의 일련의 공정으로 알려져 있다: 일본국 공개특허 제2000-188460호 공보에 개시된 바와 같이, 수지절연층 내에 비아도체홀을 형성하고, 상기 수지절연층에 무전해 금속 도금, 도금 레지스트 및 전해 금속 도금을 연속적으로 도포하며, 상기 도금 레지스트를 제거하고, 그리고나서, 상기 무전해 금속 도금의 불필요한 부분을 에칭하는 공정.
특허문헌 : 일본국 공개특허 제2000-188460호 공보
위의 종래의 다층배선기판에서, 불필요한 도금 레지스트를 제거할 때에 상기 수지절연층의 조면화된 표면의 닻내리기 효과(anchoring effect)에 의하여 상기 금속 도금이 상기 수지절연층에 접착된다. 그 결과, 상기 금속 도금의 배선패턴은 그러므로 상기 수지절연층 상에 용이하게 장착된다. 또한, 상기 빌드업층 내에, 예를 들면, 20㎛ 이하(바람직하게는, 10㎛ 이하)의 라인폭으로 보다 미세한 배선패턴을 형성하는 데에 대한 요구가 증가되고 있다. 이는 상기 배선패턴의 높이-대-폭 치수비율에 증가를 초래하며 상기 수지절연층과 상기 배선패턴의 접촉영역에 감소를 초래하여, 상기 배선패턴이 구조적으로 불안정하게 된다. 상기 배선패턴은 상기 수지절연층과 접촉되어 지지될 수 없고 상기 배선패턴과 상기 수지절연층 사이의 불충분한 접착으로 인하여 상기 배선패턴이 상기 수지절연층으로부터 탈락 또는 분리될 수 있으므로 상기 다층배선기판은 신뢰성 및 수율이 열화된다.
더욱이, 상기 배선패턴의 조도는 종래의 다층배선기판에서 상기 수지절연층을 통하여 주름지게 된다. 이러한 패턴 조도를 피하기 위하여 상기 금속 도금의 두께가 너무 작게 되면, 상기 비아도체홀이 상기 금속 도금으로 충분히 채워질 수 없다. 그러므로, 상기 금속 도금의 두께감소보다는 상기 비아도체의 적절한 형성을 우선으로 하여 상기 금속 도금이 소정 두께로 도포된다. 그 결과, 상기 배선패턴은 두께가 증가되고 상기 배선기판의 최외곽 표면의 조도 및 상기 수지절연층의 두께 변화에 증가를 유발시킨다.
그러므로, 본 발명의 목적은 탈락(fall-down) 및 분리에 대하여 높은 저항을 가지며 수지절연층과의 양호한 접촉을 유지할 수 있는 미세배선패턴이 내부에 형성된 다층배선기판을 제공하는 것이다.
본 발명의 일 양상에 의하면, 2개의 대향 주표면에 형성되며, 제 1 수지절연층, 제 1 수지절연층에 라미네이트되는 제 2 수지절연층, 및 제 1 수지절연층에 접하는 배선패턴의 제 1 표면 및 제 2 수지절연층에 접하는 상기 배선패턴의 제 2 표면으로 제 1 및 제 2 수지절연층 사이에 배열되는 배선패턴을 포함하는 기판몸체로 이루어지며, 상기 배선패턴은 상기 기판몸체의 평면방향으로 연장되며 제 1 및 제 2 수지절연층 모두 내에 매설되도록 이루어지되,
상기 배선패턴은 1:9 내지 8:2인 h11:h12의 높이 비율을 가지며, 여기에서 h11는 제 1 수지절연층 내에 매설된 상기 배선패턴의 제 1 도전부의 높이이고; 그리고 hl2는 제 2 수지절연층 내에 매설된 상기 배선패턴의 제 2 도전부의 높이임을 특징으로 한 다층배선기판이 제공된다.
도 1은 본 발명의 제 1 실시예에 의한 다층배선기판의 개략적인 단면도
도 2는 본 발명의 제 1 실시예에 의한 다층배선기판에서 배선패턴의 배열을 나타내는 확대단면도
도 3 내지 도 10은 본 발명의 제 1 실시예에 의한 다층배선기판을 제조하는 방법을 나타내는 개략적인 단면도
도 11은 본 발명의 제 2 실시예에 의한 다층배선기판의 주요부분을 나타내는 확대단면도
도 12는 본 발명의 제 3 실시예에 의한 다층배선기판의 주요부분을 나타내는 확대단면도
도 13은 본 발명의 제 4 실시예에 의한 다층배선기판의 주요부분을 나타내는 확대단면도
도 14는 본 발명의 제 5 실시예에 의한 다층배선기판의 주요부분을 나타내는 확대단면도
도 15 내지 도 17은 본 발명의 제 6 실시예에 의한 다층배선기판을 제조하는 방법을 나타내는 개략적인 단면도
본 발명의 기타 목적 및 특징 또한 다음의 설명으로부터 알 수 있다.
이하, 다음의 실시예들을 참조하여 본 발명을 상세히 설명하며, 여기에서 동일한 부품 및 부분들은 그의 반복적인 설명을 피하기 위하여 동일한 참조부호로 지칭한다.
(제 1 실시예)
도 1 내지 도 10을 참조하여 본 발명의 제 1 실시예에 의한 다층배선기판(Kl)을 설명한다.
도 1에 나타낸 바와 같이, 상기 다층배선기판(Kl)은 2개의 빌드업층(BU1,BU2)이 코어기판(1)의 양측에 위치되는 빌드업 다층배선기판으로서 설계된다. 이하, 용어 "내부"는 상기 코어기판(1)에 가까운 측을 칭하며; 그리고 용어 "외부"는 상기 내부측의 대향측을 칭한다. 이들 용어는 단순히 도면에서의 위치관계를 설명할 목적으로 사용되며 특정방향으로 본 발명을 제한하고자 하는 것은 아니다.
보다 구체적으로, 상기 다층배선기판(Kl)은 2개의 대향 주표면(32a,33a)으로 형성되며, 그리고 코어기판(1), 수지절연층(12,13), 도전층(4,5), 빌드업층(BU1,BU2), 솔더 레지스트(32,33), 및 솔더범프(38)를 포함하는 기판몸체(20)를 갖는다.
상기 코어기판(1)은 2개의 주표면(2,3)으로 판 형상으로 형성된다.
상기 수지절연층(12,13)은 상기 코어기판(1)의 주표면(2,3) 상에 배열된다.
상기 도전층(4)은 상기 수지절연층(12)의 내표면과 상기 코어기판(1)의 주표면(2) 사이에 배열되며, 반면에 상기 도전층(5)은 상기 수지절연층(13)의 내표면과 상기 코어기판(1)의 주표면(3) 사이에 배열된다.
상기 빌드업층(BU1,BU2)은 각각 상기 수지절연층(12,13)의 외표면 상에 배열된다. 상기 빌드업층(BU1)은 수지절연층(16,30), 및 도전층(10,28,34)이 교호로 서로 라미네이트되는 라미네이트구조를 갖는다. 상기 빌드업층(BU2) 또한 수지절연층(17,31), 및 도전층(11,29,35)이 교호로 서로 라미네이트되는 라미네이트구조를 갖는다.
상기 도전층(4,5,10,11,28,29,34,35)은 각각 소정의 배선패턴으로 형성되므로, 예시를 목적으로, 상기 도전층(4,5)을 "최내부 배선패턴"으로 칭하며; 상기 도전층(10,11,28,29)을 "내부배선패턴"으로 칭하고; 그리고, 상기 도전층(34,35)을 "외부 배선패턴"으로 칭한다.
상기 수지절연층(12)을 통하여 비아도체홀(12a)을 형성하며; 그리고, 상기 내부배선패턴(10)과 상기 최내부 배선패턴(4) 사이의 전도성을 위하여 상기 비아도체홀(12a)을 비아도체(14)로 채운다. 상기 수지절연층(16)을 통하여 비아도체홀(18)을 형성하며; 및 그리고, 상기 내부배선패턴(10,28) 사이의 전도성을 위하여 상기 비아도체홀(18)을 비아도체(26)로 채운다.
상기 수지절연층(13)을 통하여 비아도체홀(13a)을 형성하며; 그리고, 상기 내부배선패턴(11) 및 상기 최내부 배선패턴(5) 사이의 전도성을 위하여 상기 비아도체홀(13a)을 비아도체(15)로 채운다. 상기 수지절연층(17)을 통하여 비아도체홀(19)을 형성하며; 그리고, 상기 내부배선패턴(11,29) 사이의 전도성을 위하여 상기 비아도체홀(19)을 비아도체(27)로 채운다.
상기 수지절연층(30) 상에 형성되는 상기 외부 배선패턴(34) 전체를 커버하기 위하여 상기 빌드업층(BU1)의 외표면 상에 솔더 레지스트(32)를 배열한다. 상기 외부 배선패턴(34)의 소정 영역{즉, 랜드(34a)}에 상응하는 위치에서 상기 솔더 레지스트(32) 내에 개구부(36)를 형성하여, 상기 랜드(34a)가 상기 개구부(36)를 통하여 상기 배선기판(K1)의 주표면(32a)에 노출시킨다. 상기 랜드(34a) 상에는 상기 솔더범프(38)가 형성되어, IC 칩(도시생략)과 같은 전자 구성요소와의 솔더접합을 위하여 상기 배선기판(K1)의 주표면(32a)으로부터 외측으로 돌출된다.
상기 수지절연층(31) 상에 형성되는 상기 외부 배선패턴(35) 전체를 커버하기 위하여 상기 빌드업층(BU2)의 외표면 상에 솔더 레지스트(33)를 배열한다. 상기 외부 배선패턴(35)의 소정 영역{즉, 랜드(35a)}에 상응하는 위치에서 상기 솔더 레지스트(33) 내에 개구부(37)를 형성하여, 마더보드와 같은 인쇄배선기판과의 전기적 접속을 위하여, 상기 랜드(35a)가 상기 개구부(37)를 통하여 상기 배선기판(K1)의 주표면(33a)에 노출된다.
또한, 상기 배선기판(K1){기판몸체(20)}은, 도 1에 나타낸 바와 같이, 상기 코어기판(1) 및 상기 수지절연층(12,13)을 통하여 형성되는 스루홀(6), 상기 스루홀(6)의 내주면 상에 배치되는 원통형 스루홀 도체(7), 및 상기 스루홀 도체(7)의 원통형 중공부 내에 충진되는 수지 충진제(9)를 갖는 스루홀 구조를 가짐으로써, 상기 스루홀 도체(7)를 통하여 상기 빌드업층(BU1,BU2)의 도전부들 사이에 전도성을 허용한다. 상기 스루홀 도체(7)는 상기 수지절연층(12,13)의 외표면 상에 연장되는 도전부(8)를 갖는다.
도 1 및 도 2에 나타낸 바와 같이, 제 1 실시예의 다층배선기판(K1)은: 상기 내부배선패턴(28)이 2개의 인접한 수지절연층(16,30) 사이에 샌드위치되며 이들 2개의 인접한 수지절연층(16,30) 모두의 내부에 매설되고; 그리고, 상기 내부배선패턴(29)이 2개의 인접한 수지절연층(17,31) 사이에 샌드위치되며 이들 2개의 인접한 수지절연층(17,31) 모두의 내부에 매설됨을 특징으로 한다. 제 1 실시예에서, 상기 내부배선패턴(28,29) 각각은 바람직하게는 20㎛ 이하의 최대폭을 갖는 미세배선패턴으로서, 보다 구체적으로, 15㎛ 이하의 라인폭 및 15㎛ 이하의 라인간격으로 형성된다.
상기 내부배선패턴(28)은 상기 배선기판(Kl){기판몸체(20)}의 평면방향으로 연장되며, 상기 수지절연층(16)의 외표면에 접하는 내표면(44) 및 상기 수지절연층(30)의 내표면에 접하는 외표면(43)을 갖는다. 내부 도전부로서, 돌출 리지(ridge)(46)는 상기 내부배선패턴(28)의 내표면(44) 중심부에 형성된다. 제 1 실시예에서, 상기 내부배선패턴(28)의 돌출 리지(46)는 상기 내부배선패턴(28)의 배선방향을 따라 폭이 실질적으로 균일하다.
한편, 상기 내부배선패턴(28)의 배선방향을 따라 상기 수지절연층(16)의 외표면 내에는 홈(51)이 패인다. 상기 내부배선패턴(28)은 상기 수지절연층(16)의 홈(51) 내에 끼움되는 상기 내부배선패턴(28)의 돌출 리지(46) 및 상기 수지절연층(30)으로 전체적으로 커버되는 상기 내부배선패턴(28)의 나머지 도전부(45)로써 상기 2개의 인접한 수지절연층(16,30) 모두의 내부에 매설된다.
마찬가지로, 상기 내부배선패턴(29)은 상기 배선기판(Kl){기판몸체(20)}의 평면방향으로 연장되며, 상기 수지절연층(17)의 외표면에 접하는 내표면(44) 및 상기 수지절연층(31)의 내표면에 접하는 외표면(43)을 갖는다. 내부 도전부로서, 돌출 리지(46)는 상기 내부배선패턴(29)의 내표면(44) 중심부에 형성된다. 상기 내부배선패턴(29)의 돌출 리지(46)는 상기 내부배선패턴(29)의 배선방향을 따라 폭이 실질적으로 균일하다. 또한, 상기 내부배선패턴(29)의 배선방향을 따라 상기 수지절연층(17)의 외표면 내에는 홈(51)이 패인다. 상기 내부배선패턴(29)은 상기 수지절연층(17)의 홈(51) 내에 끼움되는 상기 내부배선패턴(29)의 돌출 리지(46) 및 상기 수지절연층(31)으로 전체적으로 커버되는 상기 내부배선패턴(29)의 나머지 도전부(45)로써 상기 2개의 인접한 수지절연층(17,31) 모두의 내부에 매설된다.
그러므로, 상기 내부배선패턴(28,29)을 상기 외부 인접 수지절연층(30,31) 뿐만 아니라 상기 내부 인접 수지절연층(16,17)과의 접촉 상태로 확실히 지지하는 것이 가능하여, 상기 내부배선패턴(28,29)이 미세할 때에도 이들의 탈락 및 분리를 방지할 수 있고, 상기 내부 인접 수지절연층(16,17) 및 상기 외부 인접 수지절연층(30,31) 모두에 대하여 충분한 접착력을 발휘할 수 있다. 따라서, 상기 다층배선기판(Kl)은 신뢰성 및 수율이 높다.
제 1 실시예에서, 상기 내부배선패턴(28,29)의 돌출 리지(46) 및 상기 수지절연층(16,17)의 홈(51)은, 상기 내부배선패턴(28,29)의 배선방향(연장방향)에 수직인 상기 내부배선패턴(28,29)의 단면영역이 상술한 바와 같이 실질적으로 균일하도록, 상기 내부배선패턴(28,29)의 배선방향을 따라 형성된다. 그러므로, 상기 내부배선패턴(28,29)의 전기적 저항이 상기 내부배선패턴(28,29)의 배선방향을 따라 일정하도록 설정하는 것이 가능하다.
더욱이, 상기 내부배선패턴(28,29)의 돌출 리지(46)가 내부 인접 수지절연층(16,17)의 홈(51) 내에 매설됨에 따라, 상기 외부 인접 수지절연층(30,31) 상에 표면 거칠기가 덜 발생하게 된다. 그러므로, 상기 외부 인접 수지절연층(30,31)의 두께 변화를 감소시키고 이에 상기 배선기판(Kl)의 IC칩 장착영역의 평탄도를 개선하는 것이 가능하게 된다.
상기 내부배선패턴(28,29)의 높이비율(h11 :h12)에는 특별한 제한이 없으며, 여기에서 (h11)는 상기 수지절연층(30,31) 내에 매설된 상기 내부배선패턴(28,29)의 외부 도전부(45)의 높이이며; 및 (h12)는 상기 수지절연층(16,17) 내에 매설된 내부배선패턴(28,29)의 상기 내부 도전부{돌출 리지(46)}의 높이이다. 상기 내부배선패턴(28,29)의 높이비율(h11:h12)은, 바람직하게는, 1:9 내지 8:2의 범위 이내이다. 상기 높이비율(h1:h2)이 위의 바람직한 범위 이내일 때, 상기 내부배선패턴(28,29)은 상기 인접한 수지절연층(16,17,30,31)에 보다 확실하게 접촉 지지될 수 있다. 특히, 상기 높이(12)는 바람직하게는 5㎛ 이상이다. 제 1 실시예에서, 상기 내부배선패턴(28,29)은 약 15㎛인 높이(h11) 및 약 5㎛인 높이(h12)를 가지므로 상기 내부배선패턴(28,29)의 높이비율은 위의 바람직한 범위 (h11:h12=15:5) 이내로 된다.
상기 홈(51)의 깊이{상기 돌출 리지(46)의 높이(h12)}는 바람직하게는 상기 수지절연층(16,17)의 두께(T1)보다 작다. 상기 홈(51)의 깊이가 상기 수지절연층(16,17)의 두께(T1)보다 크거나 이와 같은 경우에는, 상기 내부배선패턴(28,29)의 돌출 리지(46)가 상기 수지절연층(16,17)을 관통하여 상기 인접한 내부배선패턴(10,11)에 접촉하게 될 수 있다. 이 경우, 상기 비아도체(26,27)를 통하여 상기 배선패턴(28,29) 및 상기 배선패턴(10,11) 사이에는 도전성을 허용하면서 상기 수지절연층(16,17)으로 하여금 상기 배선패턴(28,10) 사이에 그리고 상기 배선패턴(29,11) 사이에는 적절한 절연을 제공하도록 상기 배선패턴(10,11)을 피하는 위치에 상기 배선패턴(28,29)을 형성할 필요가 있다. 이는 배선 배열 및 기판 설계에 있어서 융통성을 저하시키는 결과를 초래한다. 더욱이, 상기 배선패턴(28,29){돌출 리지(46)}을 형성하기 위하여 좁고 깊은 홈(51)에 금속도금 등을 도포하는 것이 어렵다. 제 1 실시예에서, 상기 수지절연층(16,17)은 약 30㎛의 두께(T1)를 가지며, 이는 상기 내부배선패턴(28,29)의 내부 도전부{돌출 리지(46)}의 높이(h12), 또는 이와 동등하게, 상기 홈(51)의 깊이보다 크므로, 상기 내부배선패턴(28,29)의 돌출 리지(46)는 상기 수지절연층(16,17)을 관통하지 않으며 상기 내부배선패턴(10,11)에 접촉되지 않는다.
상기 비아도체(26,27)가 상기 내부 인접 수지절연층(16,17) 내에 형성되는 경우, 상기 홈(51)의 깊이는 바람직하게는 상기 비아도체홀(18,19)의 깊이(상기 비아도체(26,27)의 높이)보다 작다.
상기 내부배선패턴(28,29)의 최대폭비율(W1:W2)에는 특별한 제한이 없으며, 여기에서 (W1)은 상기 수지절연층(30,31) 내에 매설된 상기 내부배선패턴(28,29)의 외부 도전부(45)의 최대폭이고; 그리고, (W2)는 상기 수지절연층(16,17) 내에 매설된 상기 내부배선패턴(28,29)의 돌출 내부 도전부{돌출 리지(46)}의 최대폭이다. 상기 내부배선패턴(28,29)의 최대폭비율(W1:W2)은 바람직하게는 1:1 내지 9:1의 범위 이내이다.
상기 최대폭비율(W1:W2)이 위의 바람직한 범위 이내일 때, 상기 내부배선패턴(28,29)은 상기 내부 인접 수지절연층(16,17)에 보다 확실하게 접촉 지지될 수 있다. 제 1 실시예에서, 상기 내부배선패턴(28,29)은 약 15㎛인 최대폭 (W1) 및 약 10㎛인 최대폭(W2)을 가지므로 상기 내부배선패턴(28,29)의 최대폭비율은 위의 바람직한 범위(W1:W2=15:10) 이내로 된다.
더욱이, 상기 내부배선패턴(28,29)의 배선방향에 수직인 단면에서 볼 때, 상기 내부배선패턴(28,29)의 내부 도전부{돌출 리지(46)}의 테이퍼비율에는 특별한 제한이 없다. 상기 내부배선패턴(28,29)의 내부 도전부{돌출 리지(46)}의 테이퍼비율은 바람직하게는 80% 이상의 범위 이내이다. 여기에서 상기 용어 "테이퍼비율"은 상기 내부배선패턴(28,29)의 내부 도전부{돌출 리지(46)}의 단면에서 2개의 평행한 측부 중 짧은 측부를 상기 내부배선패턴(28,29)의 내부 도전부{돌출 리지(46)}의 단면에서 2개의 평행한 측부 중 긴 측부로 나눔으로써 구한 값을 100배한 것을 칭한다. 상기 테이퍼비율이 80%보다 낮으면, 상기 내부배선패턴(28,29)과 상기 내부 수지절연층(16,17)의 충분한 접촉을 유지하기가 어렵게 될 수 있다. 제 1 실시예에서, 상기 돌출 리지(46)의 테이퍼비율은 약 85%로 설정된다.
상부에 상기 내부배선패턴(28,29)이 형성되는 상기 수지절연층(16,17)의 외표면은 바람직하게는 매끄럽게 하기보다는 거칠게 된다. 상기 내부배선패턴(28,29)의 돌출 리지(46)가 끼움되는 상기 홈(51)의 내표면 또한 바람직하게는 매끄럽게 하기보다는 거칠게 된다. 이렇게 거칠게 된 표면들의 닻내리기 효과로 인하여 상기 내부배선패턴(28,29)과 상기 내부 수지절연층(16,17)의 충분한 접촉을 유지하는 것이 가능하다. 상기 수지절연층(16,17)의 외표면 및 상기 홈(51)의 내표면의 표면 조도(Ra)는 예를 들면 1㎛ 이상으로 설정할 수 있고, 바람직하게는 1㎛ 내지 3㎛로 설정할 수 있다. 또한, 상기 홈(51)의 깊이는 바람직하게는 상기 수지절연층(16,17)의 외표면 및 상기 홈(51)의 내표면의 표면 조도(Ra)보다 크게 설정된다.
여기에서, 상기 코어기판(1)의 재료에는 특별한 제한이 없다. 상기 코어기판(1)에서는 대부분 비스말레이미드-트리아진 수지(BT 수지)로 구성된다.
상기 수지절연층(12,13,16,17,30,31)은, 예를 들면, 열경화성 수지로 형성 가능하다. 상기 열경화성 수지의 적당한 예로는 에폭시 수지(EP 수지), 폴리이미드 수지(PI 수지), 비스말레이미드-트리아진 수지(BT 수지), 페놀 수지, 크실렌 수지, 폴리에스테르 수지 및 실리콘 수지를 들 수 있다. 그 중에서도, EP 수지, PI 수지 및 BT 수지가 바람직하다. 상기 EP 수지는 소위 비스페놀 (BP)형, 페놀 노볼락(PN)형 또는 크레졸 노볼락(CN)형이 적당하다. 상기 수지절연층(12,13,16,17,30,31)의 수지재는 대체로 BP 형의 에폭시 수지로 구성되는 것이 특히 바람직하다. 다양한 BP 형 에폭시 수지 중에서, 비스페놀 A(BPA)형 및 비스페놀 F(BPF)형 에폭시 수지가 가장 바람직하다. 상기 수지절연층(12,13,16,17,30,31) 중 임의의 인접한 2개의 수지는 동일한 종류로 되거나 또는 서로 상이한 종류로 될 수 있다. 상기 수지절연층(12,13,16,17,30,31)의 수지재는 필요에 따라 무기 충진제 또는 유기 충진제를 포함할 수 있다. 제 1 실시예에서, 소위 빌드업재는 상기 수지절연층(16,17,30,31)뿐만 아니라 상기 수지절연층(12,13)의 형성에도 사용된다. 상기 빌드업재로서는, 무기 충진제가 열경화성 에폭시 수지 내에 분산되는 절연막을 적절히 사용할 수 있다.
상기 도전층(4,5)은 금속박으로서 임의의 도전성 배선재료로부터 형성 가능하다. 상기 도전층(4,5) 각각은 후술되는 바와 같이 제 1 실시예에서 동박으로 형성된다.
한편, 상기 배선패턴(10,11,28,29,34,35)은 각각 도금층의 형태로 될 수 있다. 상기 도금층에는 특별한 제한이 없다. 상기 도금층의 적절한 예로는 동 도금층, 니켈 도금층, 금 도금층, 은 도금층, 알루미늄 도금층, 아연 도금층, 코발트 도금층 및 티타늄 도금층이 있다.
본 발명에 의하여 상기 2개의 인접한 수지절연층(16,17,30,31) 내에 매설되는 상기 내부배선패턴(28,29)은 바람직하게는 전도율, 대 가격 성능비 및 작업성의 관점에서 동 도금에 의하여 형성된다. 상기 내부배선패턴(28,29) 각각은 도 1 및 도 2에 나타낸 바와 같이 전해 동도금층(42)이 무전해 동도금층(41) 상에 라미네이트되는 라미네이트 구조를 갖는 것이 특히 바람직하다.
상술한 바의 구조로 되는 제 1 실시예의 다층배선기판(Kl)은 다음의 과정에 의하여 제작 가능하다.
그의 양 주표면 상에 동박이 접착된 비스말레이미드-트리아진 수지(BT 수지) 기판을 상기 코어기판(1)으로서 준비한다. 상기 동박은 서브트랙티브법(subtractive process)과 같은 임의의 주지기술에 의하여 패턴화되어, 상기 코어기판(1)의 주표면(2,3) 상에 상기 배선패턴(4,5)을 형성하게 된다. 각각 무기 충진제가 열경화성 에폭시수지(EP 수지) 내에 분산되어 있는 열경화성 절연성 수지막은 상기 배선패턴(4,5)을 커버하기 위하여 상기 코어기판(1)의 주표면(2,3) 상에 상기 수지절연층(12,13)으로서 도포된다. 다음으로, 상기 비아도체홀(12a,13a)이 상기 수지절연층(12,13)을 통하여 형성된다. 상기 스루홀(6) 또한 상기 코어기판(1) 및 상기 수지절연층(12,13)을 통하여 형성된다. 그 후, 상기 스루홀(6) 내에 상기 스루홀 도체(7)를 형성하기 위하여 그리고 상기 비아도체홀(12a,13a) 내에 상기 비아도체(14,15)를 형성하기 위하여 무전해 동도금 및 전해 동도금을 연속적으로 도포한다. 상기 스루홀 도체(7)의 중공부에는 상기 수지 충진제(9) 페이스트를 충진한다. 상기 스루홀 도체 (7) 및 상기 비아도체(14,15)의 동도금층에도 또한 전해 동도금을 도포한다. 이때에, 상기 수지 충진제(9)의 각 면들 모두는 동 도금(lOa,11a)으로 커버된다.
이어서, 라미네이트된 상기 2개의 동도금층을 각각 주지의 서브트랙티브법에 의하여 소정의 패턴으로 에칭하여, 도 3에 나타낸 바와 같이 상기 빌드업층(BU1,BU2)의 내부배선패턴(10,11)을 형성한다.
그리하여, 도 4에 나타낸 바와 같이 상기 수지절연층(12) 및 상기 배선패턴(10) 상에 위에서와 동일한 절연막을 라미네이트하여 상기 빌드업층(BU1)의 수지절연층(16)을 형성한다. 상기 빌드업층(BU2)의 수지절연층(17) 또한 상기 수지절연층(13) 및 상기 배선패턴(11) 상에 동일한 절연막을 라미네이트하여 형성한다.
상기 비아도체홀(18,19)은 레이저조사에 의하여 상기 수지절연층(16,17) 내에 형성한다. 동시에, 도 5에 나타낸 바와 같이 상부에 상기 배선패턴(28,29)이 형성되는 소정의 위치에 레이저조사를 수행함으로써 상기 수지절연층(16,17) 내에 상기 홈(51)을 형성한다. 상기 비아도체홀(18,19)이 상기 홈(51)으로부터의 깊이가 상이하므로, 이러한 레이저조사 공정은 레이저 출력, 입사수(shot number), 조사시간 등을 조정함으로써 수행된다.
다음으로, 상기 비아도체홀(18,19) 및 상기 홈(51)의 내표면으로부터 스미어(smear)를 제거하기 위하여 디스미어 처리(desmear treatment)를 수행한다. 또한, 상기 수지절연층(16,17)의 외표면, 상기 비아도체홀(18,19)의 내표면, 및 상기 홈(51)의 내표면을 예를 들면 2㎛의 표면 조도(Ra)로 거칠게 한다.
도 6에 나타낸 바와 같이, 상기 수지절연층(16,17)의 외표면, 상기 비아도체홀(18,19)의 내표면, 및 상기 홈(51)의 내표면 상에 도금 촉매를 도포한 이후에, 주지의 무전해 동도금 공정에 의하여 예를 들면 약 0.5㎛의 두께로 상기 무전해 동도금층(41)을 도포한다.
두께가 약 25㎛인 감광성/절연성 드라이필름을 상기 무전해 동도금층(41)의 전체 표면에 접착하여 노광 및 현상함으로써, 도 7에 나타낸 바와 같이, 상기 비아도체홀(18,19) 그리고 상기 홈(51)을 중첩시키지 않도록 소정 위치에 개구부(49a)를 갖는 도금 레지스트(49)를 형성한다.
상기 개구부(49a)를 통하여 노출된 상기 무전해 동도금층(41)의 부분들에 주지의 전해동도금 공정에 의하여 상기 전해 동도금층(42)을 예를 들면 약 15 내지 20㎛의 두께로 도포한다. 전용 제거제를 사용하여 상기 도금 레지스트(49)를 제거한 후, 상기 무전해 동도금층(41)의 노출부분을 소정의 에칭제로 에칭한다. 이로써, 도 8 및 도 9에 나타낸 바와 같이 상기 빌드업층(BU1,BU2)의 내부배선패턴(28,29) 그리고 상기 비아도체(26,27)를 형성한다.
또한, 도 10에 나타낸 바와 같이, 상기 수지절연층(16) 및 상기 내부배선패턴(28) 상에 위와 동일한 절연막을 라미네이트하여 상기 빌드업층(BU1)의 수지절연층(30)를 형성하여, 상기 내부배선패턴(28)이 2개의 인접한 상기 수지절연층(16,30) 사이에 샌드위치되어 매설되도록 한다. 마찬가지로, 상기 수지절연층(17) 및 상기 내부배선패턴(29) 상에 동일한 절연막을 라미네이트하여 상기 빌드업층(BU2)의 수지절연층(31)을 형성하여, 상기 내부배선패턴(29)이 2개의 인접한 상기 수지절연층(17,31) 사이에 샌드위치되어 매설되도록 한다.
상기 외부 배선패턴(34,35)은 세미-에디티브법에 의하여 형성한다. 그리고나서 약 25㎛ 두께의 상기 솔더 레지스트(32,33)를 도포한다. 상기 개구부(36)를 통하여 상기 솔더 레지스트(32)의 외표면(32a)에 노출된 상기 랜드(34a)에 니켈-금 도금을 도포하고, 이어서 상기 솔더범프(38)를 상기 도금랜드(34a)에 접합한다. 상기 개구부(37)를 통하여 상기 솔더 레지스트(33)의 외표면(33a)에 노출된 상기 랜드(35a)에 니켈-금 도금을 도포한다. 이러한 방식으로, 상기 다층배선기판(Kl)을 완성한다.
절연층 내에 홈을 절삭하고, 상기 홈에 동도금 물질을 충진하여 배선패턴을 형성하는 기술로는 소위 트렌치 충진 공정이 종래에 주지되어 있다 (예를 들면, 일본국 공개특허 평11-87276호 공보 참조). 그러나, 상기 트렌치 충진 공정에서는 상기 홈 내에 상기 동도금 물질의 잔류 부분을 유지하면서 상기 절연층으로부터 돌출되는 동도금 물질 부분을 전체적으로 제거해야하므로 이러한 트렌치 충진 공정을 수행하는 것은 어렵다. 상기 공정이 낮은 가공 정밀도로 수행되면, 배선파손 및 단선과 같은 문제점이 발생된다.
제 1 실시예에서는, 반대로, 상술한 바와 같이 상기 수지절연층(16,17)의 홈(51) 내에 배선층(28,29)의 내부 도전부{돌출 리지(46)} 형성 시에 도금제거공정이 전혀 필요없다. 그러므로, 상기 다층배선기판(Kl)은 높은 수율로 그리고 배선파손 및 단선의 위험 없이 비교적 용이하게 제작될 수 있다.
(제 2 실시예)
제 2 실시예는 상기 빌드업층(BU1)이, 도 11에 나타낸 바와 같이, 상이한 형태의 내부배선패턴(28A)을 갖는다는 점을 제외하고는 제 1 실시예와 구조적으로 유사하다. 제 2 실시예의 내부배선패턴(28A)은 h11 < h12의 관계를 만족하며; 반면에, 제 1 실시예의 내부배선패턴(28)은 h11 > h12의 관계를 만족한다. 제 2 실시예에서 이러한 치수관계가 만족됨으로 인하여 제 1 실시예에서와 동일한 효과를 얻는 것이 가능하다.
제 1 실시예의 경우에서와 마찬가지로, 제 2 실시예에서도 상기 내부배선패턴(28a)의 높이비율(h11:hl2)이 1:9 내지 8:2의 바람직한 범위 이내로 되는 것이 바람직하다. 또한, 상기 내부배선패턴(29) 또한 상기 내부배선패턴(28a)과 동일하게 h11 < h12의 관계를 만족하도록 수정될 수 있다.
(제 3 실시예)
제 3 실시예는 상기 빌드업층(BU1)이, 도 12에 나타낸 바와 같이, 2개의 돌출 리지(46)로 형성되는 내부배선패턴(28B)을 갖는다는 점을 제외하고는 제 1 실시예와 구조적으로 유사하다. 제 2 실시예에서는 상기 내부배선패턴(28B)의 배선방향을 따라 상기 내부배선패턴(28B)의 내표면(44) 양측에 2개의 돌출 리지(46)가 형성되며; 반면에 제 1 실시예에서는 상기 내부배선패턴(28,29)의 내표면(44) 중심에 단일의 돌출 리지(46)가 형성된다. 제 2 실시예에서는, 상기 내부배선패턴(28B)의 각각의 돌출 리지(46)에 상응하게 상기 내부 인접 수지절연층(16)의 외표면에 2개의 홈(51)이 패인다. 각각 상기 홈(51) 내에 끼움되는 상기 돌출 리지(46)로써 상기 내부배선패턴(28B)이 상기 2개의 인접한 수지절연층(16,30) 모두의 내부에 매설됨에 따라, 제 3 실시예에서도 제 1 실시예에서와 동일한 효과를 얻을 수 있다. 상기 내부배선패턴(29)은 또한 상기 내부배선패턴(28B)에서와 마찬가지로 2개의 돌출부 리지(28B)를 갖도록 수정될 수 있다. 이 경우, 상기 내부배선패턴(29)의 각각의 돌출 리지(46)에 상응하게 상기 내부 인접 수지절연층(17)의 외표면에 2개의 홈(51)이 형성됨은 물론이다.
(제 4 실시예)
제 4 실시예는 상기 빌드업층(BU1)이, 도 13에 나타낸 바와 같이, 상이한 형태의 돌출 리지(46)가 형성된 내부배선패턴(28C)을 갖는다는 점을 제외하고는 제 1 실시예와 구조적으로 유사하다. 상기 내부배선패턴(28C)의 돌출 리지(46)는 상기 내부배선패턴(28C)의 구부러진 영역에 상응하는 위치에 형성되는 좁혀진 영역(46C)을 포함한다. 상기 배선패턴의 구부러진 영역이 폭에 있어서 더욱 크더라도, 즉, 상기 배선패턴의 직선영역보다 단면영역이 더욱 크더라도, 단면영역에서의 이러한 증가는 상기 좁혀진 영역(46)에 의하여 상쇄된다. 그 결과, 상기 내부배선패턴(28C)의 전기적 저항이 일정하게 설정될 수 있다. 상기 좁혀진 영역(46C)의 형성 대신에, 상기 내부배선패턴(28C)의 전기적 저항이 일정하게 설정될 수 있도록, 양자택일적으로, 상기 배선패턴의 구부러진 영역에 상응하는 위치에서 상기 돌출 리지(46)의 영역을 상기 돌출 리지(46)의 기타 영역보다 작은 높이로 형성할 수도 있다.
그러므로, 제 4 실시예에서 제 1 실시예에서와 동일한 효과를 얻는 것이 가능하다. 상기 내부배선패턴(29) 또한 상기 내부배선패턴(29)의 돌출 리지(46)가 상기 내부배선패턴(29)의 구부러진 영역에 상응하는 위치에 형성되는 좁혀진 영역(46C)을 포함하도록 상기 내부배선패턴(28C)에서와 동일한 방식으로 수정 가능하다.
(제 5 실시예)
제 5 실시예는, 도 14에 나타낸 바와 같이, 상기 빌드업층(BU1)이 다수의 분리된 돌출부(54)가 형성되는 내부배선패턴(28D)을 갖는다는 점을 제외하고는 제 1 실시예와 구조적으로 유사하다. 상기 돌출부(54)는 상기 내부배선패턴(28D)의 내표면 상에 형성되며, 상기 제 5 실시예에서 상기 내부 배선패턴(28D)의 배선방향으로 배열된다; 반면에, 제 1 실시예에서는 단일의 연속적인 리지형상 돌출부(46)가 상기 내부배선패턴(28)의 내표면 상에 형성된다. 제 5 실시예에서는, 다수의 오목부(53)가 상기 내부배선패턴(28D)의 각각의 돌출부(54)에 상응하는 내부 인접 수지절연층(16)의 외표면에 형성된다. 상기 오목부(53) 및 돌출부(54)의 형태에는 특별한 제한이 없다. 상기 내부배선패턴(28D)이 각각 상기 오목부(53)에 끼움되는 상기 돌출부(54)로써 상기 2개의 인접한 수지절연층(16,30) 모두의 내부에 매설되므로, 제 5 실시예에서 제 1 실시예에서와 동일한 효과를 얻는 것이 가능하다.
이에 바람직하게는 상기 제 5 실시예서: 상기 오목부(53)의 깊이는 상기 수지절연층(16)의 두께(T1)보다 작고; 상기 수지절연층(16)의 외표면뿐만 아니라 상기 오목부(53)의 내표면이, 예를 들면, 1㎛ 이상의 표면 조도(Ra)로, 바람직하게는 1 내지 3㎛로 매끄럽게 되기보다는 거칠게 되며; 그리고, 제 1 실시예에서와 같은 이유로, 상기 오목부(53)의 깊이가 상기 수지절연층(16)의 외표면 및 상기 오목부(53)의 내표면의 표면 조도(Ra)보다 크게 설정된다. 또한, 상기 내부배선패턴(29)은 상기 내부배선패턴(28D)에서와 동일한 방식으로 다수의 분리된 돌출부(54)를 갖도록 수정 가능하다. 이 경우, 다수의 오목부(53)가 상기 내부배선패턴(29)의 각각의 돌출부(54)에 상응하게 상기 내부 인접 수지절연층(17)의 외표면 내에 형성됨은 물론이다.
(제 6 실시예)
도 15 내지 도 17에 나타낸 바와 같이, 상기 빌드업층(BU1)이 상기 동도금층 {전해 동도금층(42)}과 상기 외부 인접 수지절연층(30) 사이에 배열되는 금속층을 포함하는 내부배선패턴(28E)을 갖는다는 점을 제외하고, 제 6 실시예는 제 1 실시예와 구조적으로 유사하다. 비록 상기 금속층이 상기 동도금층(42)의 외표면에만 형성될 수 있더라도, 제 6 실시예에서, 도 15 내지 도 17에 나타낸 바와 같이, 상기 수지절연층(16)을 통하여 노출되는 상기 동도금층(42)의 부분을 전체적으로 커버하도록 상기 동도금층(42)의 외표면뿐만 아니라 측표면에도 상기 금속층을 형성하는 것이 바람직하다. 상기 금속층은 동이 아닌 1종의 금속, 또는 2종의 이상의 금속으로 형성 가능하다. 바람직하게는, 상기 금속층은 상기 수지절연층(30)으로의 확산속도가 동보다 낮은 금속재로 형성된다. 이러한 금속층의 형성에 의하여 상기 내부배선패턴(28E)으로부터 상기 수지절연층(30) 내로 동이 확산됨을 제한하는 것이 가능하며, 상기 내부배선패턴(28E) 내 및 상기 내부배선패턴(28E)과 나머지 도전부재 사이의 단선을 방지하는 것이 가능하다.
보다 구체적으로, 제 6 실시예에서 상기 금속층은 바람직하게는 주석층(61)이다. 상기 주석층(61)의 형성은 상기 내부배선패턴(28E)으로부터 상기 수지절연층(30) 내로 동이 확산됨을 제한하는 것 및, 상기 내부배선패턴(28E) 내 및 상기 내부배선패턴(28E)과 나머지 도전부재 사이의 단선을 방지하는 것에 있어서 특히 효과적이다. 상기 주석층(61)은 주석 도금(무전해 주석 도금, 전해주석도금) 또는 주석 스퍼터링과 같은 임의의 기술에 의하여 형성 가능하다. 상기 주석층(61)의 두께에는 특별한 제한이 없다. 상기 주석층(61)의 두께는 예를 들면 0.1 내지 0.5㎛로 설정 가능하다.
이 경우, 상기 내부배선패턴(28E)은 상기 주석층(61)의 외표면을 실란결합제로 처리함으로써 형성되며 이에 상기 주석층(61) 및 상기 수지절연층(30) 사이에 배열되는 실란결합층(62)을 갖는 것이 더욱 바람직하다. 제 6 실시예에서, 상기 실란결합층(62)은 이로써 상기 주석층(61)의 전체를 커버하도록 형성된다. 여기에서, 상기 실란결합제는 유기물질 및 실리콘으로 형성되며 분자에 2종의 이상의 상이한 기능작용기를 갖는 화합물로서 주지되어 있다. 상기 실란결합제로서, 비닐형, 에폭시형, 아미노형 등을 적절히 사용할 수 있다. 상기 실란결합제는 상기 수지절연층의 종류 및 특징에 따라 적절히 선택 가능하다. 일반적으로, 상기 수지절연층(유기재)과 상기 주석층(무기재) 사이에 강한 결합을 얻기는 곤란하다. 그러나, 상기 실란결합층(62)의 형성함으로써, 상기 실란결합제 성분 및 상기 수지절연층(30) 성분 사이의 화학적 결합으로 인하여, 상기 실란결합층(62)을 통하여 상기 주석층(61)을 상기 수지절연층(30)에 비교적 단단하게 결합할 수 있다. 그러므로, 상기 내부배선패턴(28B) 및 상기 수지절연층(30) 사이의 접착력을 증가시키는 것이 가능하며 상기 내부배선패턴(28E)의 분리를 보다 효과적으로 방지하는 것이 가능하다.
실란결합처리 이외에, 상기 내부배선패턴(28E) 및 상기 수지절연층(30) 사이의 접착력을 증가시키기 위한 기술로서는 표면조면화처리가 주지되어 있다. 그러나, 상기 표면조면화처리는 상기 배선패턴(28E)의 표면조도를 증가시키고 상기 배선패턴(28E)의 전기적특성에 열화를 초래한다.
한편, 상기 배선패턴(28E)의 표면조도는 실란결합처리에 의하여 증가되지 않으므로, 상기 실란결합처리는 상기 배선패턴(28E)의 전기적 저항 변화를 제한할 수 있고 상기 배선패턴(28E)의 전기적특성을 개선할 수 있다는 장점을 갖는다.
제 6 실시예에서, 상기 빌드업층(BU1) 또한 주석층(61) 및 실란결합층(62)이 제공되는 비아도체(26E)를 갖는다.
상기 내부배선패턴(28E)은 다음과 같이 형성 가능하다.
상기 무전해 동도금층(41)은 제 1 실시예에서와 같이 상기 무전해 동도금 공정, 상기 전해 동도금 공정 및 상기 도금 레지스트 제거공정 이후에 에칭된다. 이로써, 상기 무전해 동도금층(41) 및 상기 전해 동도금층(42)은 도 8에 나타낸 상태로 된다. 도 15에 나타낸 바와 같이, 다음으로는 상기 내부배선패턴(28E)의 동도금층(42) 및 상기 비아도체(26)의 동도금층(42)의 전체 노출된 표면 상에 주석 도금욕을 이용하는 주지의 무전해 주석도금공정에 의하여 상기 주석층(61)을 형성한다. 상기 주석층(61)은 필요에 따라 매끄럽게 하기 위한 열처리에 취할 수도 있다. 상기 주석층(61)이 소정의 두께 레벨보다 큰 두께를 갖는 경우, 상기 주석층(61)의 과도한 부분은 질산으로 세척함으로써 제거할 수 있다. 이어서, 도 16에 나타낸 바와 같이, 실란결합제(예를 들면, 신-에츠 케미컬 코., 엘티디.(Shin-etsu Chemical Co., Ltd.)의 제품)를 적용함으로써 상기 주석층(61)의 전체 표면 상에 상기 실란결합층(62)을 형성한다. 그리고나서, 도 17에 나타낸 바와 같이, 상기 수지절연층(16) 및 상기 내부배선패턴(28E) 상에 위와 같은 절연막을 라미네이트하여 제 2 수지절연층(30)을 형성한다.
상기 내부배선패턴(28E)에서와 같은 방식으로, 주석층(61) 및 실란결합층(62)을 갖도록 상기 내부배선패턴(29)(또는 상기 내부배선패턴(29) 및 "상기 비아도체(27) 각각)을 수정할 수 있다.
일본국 특허출원 제2010-074799호(2010년 3월 29일자로 출원됨) 및 제2011-010926호(2011년 1월 21일자로 출원됨)의 전체 내용은 이에 참증으로서 결부된다.
비록 본 발명은 위의 제 1 및 제 2 실시예를 참조로 설명되었으나, 본 발명은 이들 구체적인 예시적 실시예들에 한정되지 않는다. 위의 개시내용에 기초하여 당업자는 상술한 바의 실시예들에 대한 다양한 수정 및 변경을 가할 수 있다.
상기 배선기판(K1)이 2개의 인접한 수지절연층들 사이에 배열되는 적어도 하나의 배선패턴을 갖는 한, 상기 배선기판(Kl)의 구조, 상기 배선기판(K1)에서 상기 수지절연층의 수 및 상기 도전성 배선층(배선패턴)의 수에는 특별한 제한이 없다. 또한, 2개의 빌드업층(BU1,BU2)이 반드시 상기 코어기판(1)의 양측에 제공될 필요는 없다. 양자택일적으로 단일의 빌드업층만을 상기 코어기판(1)의 어느 일측에 제공할 수도 있다.
비록 위의 실시예들에서는 상기 배선기판(K1)에 상기 코어기판(1)이 제공되었으나, 본 발명은 양자택일적으로 코어기판(1)이 없는 소위 코어리스 배선기판으로 구체화될 수도 있다.
비록 위의 실시예들에서는 상기 수지절연층(12,13,16,17,30,31)이 동일한 종류의 수지로 형성되지만, 상기 수지절연층(12,13,16,17,30,31) 중 임의의 인접한 2개를 양자택일적으로 상이한 종류의 수지로 형성할 수도 있다.
위의 실시예들에서는, 최대패턴 폭이 20㎛ 이하인 상기 미세 내부배선패턴(28,29,28a,28B,28C,28D,28E)만이 상기 2개의 인접한 수지절연층(16,17,30,31) 모두의 내부에 매설된다. 양자택일적으로, 본 발명은 최대패턴폭이 20㎛보다 작지 않은 내부배선패턴이 상기 2개의 인접한 수지절연층 모두의 내부에 매설되도록 구체화될 수도 있다.
본 발명의 범위는 다음의 특허청구의 범위를 참조하여 정의된다.

Claims (13)

  1. 2개의 대향 주표면에 형성되며, 제 1 수지절연층, 제 1 수지절연층에 라미네이트되는 제 2 수지절연층, 및 제 1 수지절연층에 접하는 배선패턴의 제 1 표면 및 제 2 수지절연층에 접하는 상기 배선패턴의 제 2 표면으로 제 1 및 제 2 수지절연층 사이에 배열되는 배선패턴을 포함하는 기판몸체로 이루어지며, 상기 배선패턴은 상기 기판몸체의 평면방향으로 연장되고 제 1 및 제 2 수지절연층 모두 내에 매설되도록 이루어지되,
    상기 배선패턴은 1:9 내지 8:2인 h11:h12의 높이 비율을 가지며, 여기에서 h11는 제 1 수지절연층 내에 매설된 상기 배선패턴의 제 1 도전부의 높이이고; 그리고 hl2는 제 2 수지절연층 내에 매설된 상기 배선패턴의 제 2 도전부의 높이임을 특징으로 하는 다층배선기판.
  2. 삭제
  3. 청구항 1에 있어서, 상기 배선패턴은 l:1 내지 9:1인 W1:W2의 폭비율을 가지며, 여기에서 W1는 제 1 수지절연층 내에 매설된 상기 배선패턴의 제 1 도전부의 최대폭이고; 그리고 W2는 제 2 수지절연층 내에 매설된 상기 배선패턴의 제 2 도전부의 최대폭임을 특징으로 하는 다층배선기판.
  4. 청구항 1에 있어서, 상기 배선패턴의 배선방향에 대하여 수직으로 취한, 제 2 수지절연층 내에 매설된 상기 배선패턴의 도전부의 단면의 테이퍼비율은, 80% 이상의 범위 이내임을 특징으로 하는 다층배선기판.
  5. 청구항 1에 있어서, 제 2 수지절연층은 상기 배선패턴의 배선방향을 따라 상기 배선패턴의 제 2 표면에 접하는 그의 표면에 형성된 홈을 가지며; 그리고, 상기 배선패턴은 그의 제 2 표면 상에 형성된 돌출 리지를 가지며, 제 2 수지절연층의 상기 홈 내에 매설됨을 특징으로 하는 다층배선기판.
  6. 청구항 5에 있어서, 제 2 수지절연층은 상기 배선패턴의 제 2 표면에 접하는 그의 표면 내에 형성되는 다수의 오목부를 가지며; 그리고, 상기 배선패턴은 그의 제 2 표면 상에 형성되는 다수의 돌출부를 가지며, 제 2 수지절연층의 상기 오목부 내에 각각 매설됨을 특징으로 하는 다층배선기판.
  7. 청구항 1에 있어서, 상기 배선패턴은 20㎛ 이하의 최대라인 폭을 갖는 미세배선패턴임을 특징으로 하는 다층배선기판.
  8. 청구항 5에 있어서, 상기 홈의 깊이는 제 2 수지절연층의 두께보다 작음을 특징으로 하는 다층배선기판.
  9. 청구항 6에 있어서, 상기 오목부의 깊이는 제 2 수지절연층의 두께보다 작음을 특징으로 하는 다층배선기판.
  10. 청구항 5에 있어서, 상기 홈은 조면화된 내표면으로 형성됨을 특징으로 하는 다층배선기판.
  11. 청구항 6에 있어서, 상기 오목부는 조면화된 내표면으로 각각 형성됨을 특징으로 하는 다층배선기판.
  12. 청구항 1에 있어서, 상기 배선패턴은 동도금층, 및 상기 동도금층과 제 1 수지절연층 사이에 형성되는 주석층을 가짐을 특징으로 하는 다층배선기판.
  13. 청구항 12에 있어서, 상기 배선패턴은 상기 주석층과 제 1 수지절연층 사이에 형성되는 실란결합층을 가짐을 특징으로 하는 다층배선기판.
KR1020110028222A 2010-03-29 2011-03-29 다층배선기판 KR101277980B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010074799 2010-03-29
JPJP-P-2010-074799 2010-03-29
JP2011010926A JP5512562B2 (ja) 2010-03-29 2011-01-21 多層配線基板
JPJP-P-2011-010926 2011-01-21

Publications (2)

Publication Number Publication Date
KR20110109981A KR20110109981A (ko) 2011-10-06
KR101277980B1 true KR101277980B1 (ko) 2013-06-27

Family

ID=44655059

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110028222A KR101277980B1 (ko) 2010-03-29 2011-03-29 다층배선기판

Country Status (5)

Country Link
US (1) US20110232943A1 (ko)
JP (1) JP5512562B2 (ko)
KR (1) KR101277980B1 (ko)
CN (1) CN102209431A (ko)
TW (1) TWI500361B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130068659A (ko) * 2011-12-15 2013-06-26 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
KR101987367B1 (ko) * 2011-12-15 2019-06-11 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
WO2014050871A1 (ja) 2012-09-27 2014-04-03 積水化学工業株式会社 多層基板の製造方法、多層絶縁フィルム及び多層基板
JP6044441B2 (ja) * 2013-04-26 2016-12-14 株式会社デンソー 電子装置の製造方法およびこれに用いられる多層基板
CN104219892A (zh) * 2013-05-29 2014-12-17 富葵精密组件(深圳)有限公司 电路板制作方法
KR101531097B1 (ko) * 2013-08-22 2015-06-23 삼성전기주식회사 인터포저 기판 및 이의 제조방법
TWM470379U (zh) * 2013-09-05 2014-01-11 Ibis Innotech Inc 陶瓷電路板及具有該陶瓷電路板的led封裝模組
CN106486454A (zh) * 2015-08-31 2017-03-08 欣兴电子股份有限公司 无核心层封装结构
CN108353510B (zh) 2015-11-30 2021-11-02 凸版印刷株式会社 多层印刷配线基板及其制造方法
JP7184041B2 (ja) * 2017-08-29 2022-12-06 大日本印刷株式会社 配線基板および半導体装置
KR102680005B1 (ko) * 2018-11-27 2024-07-02 삼성전기주식회사 인쇄회로기판
JP7439384B2 (ja) * 2019-03-18 2024-02-28 株式会社レゾナック 配線基板
JP2020188209A (ja) * 2019-05-16 2020-11-19 イビデン株式会社 プリント配線板とプリント配線板の製造方法
JP7233320B2 (ja) * 2019-06-26 2023-03-06 新光電気工業株式会社 配線基板の製造方法
KR20230044682A (ko) 2021-09-27 2023-04-04 삼성전기주식회사 인쇄회로기판

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332739A (ja) * 2002-05-14 2003-11-21 Ibiden Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法
KR100466488B1 (ko) 1998-06-26 2005-01-13 이비덴 가부시키가이샤 다층 프린트 배선판 및 그 제조방법
KR100629400B1 (ko) 1999-04-13 2006-09-27 이비덴 가부시키가이샤 다층 프린트 배선판
JP4187352B2 (ja) * 1999-06-02 2008-11-26 イビデン株式会社 ビルドアップ多層プリント配線板及びビルドアップ多層プリント配線板の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246693A (ja) * 1996-03-06 1997-09-19 Murata Mfg Co Ltd 回路基板の製造方法、および回路基板
JPH1075038A (ja) * 1996-06-28 1998-03-17 Ngk Spark Plug Co Ltd 配線基板とその製造方法
JP4459406B2 (ja) * 2000-07-27 2010-04-28 ソニーケミカル&インフォメーションデバイス株式会社 フレキシブル配線板製造方法
JP2005347354A (ja) * 2004-05-31 2005-12-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP4034771B2 (ja) * 2004-09-16 2008-01-16 Tdk株式会社 多層基板及びその製造方法
TW200704833A (en) * 2005-06-13 2007-02-01 Mitsui Mining & Smelting Co Surface treated copper foil, process for producing surface treated copper foil, and surface treated copper foil with very thin primer resin layer
JP2009099831A (ja) * 2007-10-18 2009-05-07 Nippon Circuit Kogyo Kk 配線基板の製造方法
KR100966336B1 (ko) * 2008-04-07 2010-06-28 삼성전기주식회사 고밀도 회로기판 및 그 형성방법
CN102573268B (zh) * 2008-09-30 2015-03-11 揖斐电株式会社 多层印刷线路板以及多层印刷线路板的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100466488B1 (ko) 1998-06-26 2005-01-13 이비덴 가부시키가이샤 다층 프린트 배선판 및 그 제조방법
KR100629400B1 (ko) 1999-04-13 2006-09-27 이비덴 가부시키가이샤 다층 프린트 배선판
JP4187352B2 (ja) * 1999-06-02 2008-11-26 イビデン株式会社 ビルドアップ多層プリント配線板及びビルドアップ多層プリント配線板の製造方法
JP2003332739A (ja) * 2002-05-14 2003-11-21 Ibiden Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法

Also Published As

Publication number Publication date
JP5512562B2 (ja) 2014-06-04
US20110232943A1 (en) 2011-09-29
JP2011228632A (ja) 2011-11-10
TWI500361B (zh) 2015-09-11
TW201220968A (en) 2012-05-16
CN102209431A (zh) 2011-10-05
KR20110109981A (ko) 2011-10-06

Similar Documents

Publication Publication Date Title
KR101277980B1 (ko) 다층배선기판
US10993331B2 (en) High-speed interconnects for printed circuit boards
KR101329896B1 (ko) 다층 배선기판 및 그 제조방법
KR101475109B1 (ko) 다층배선기판 및 그의 제조방법
JP5931547B2 (ja) 配線板及びその製造方法
CN102170745B (zh) 多层布线板及其制造方法
KR101215246B1 (ko) 다층 배선기판의 제조방법 및 다층 배선기판
CN107393899B (zh) 芯片封装基板
CN103796451B (zh) 印刷布线板及印刷布线板的制造方法
JP2006019723A (ja) 分割した導電層を伴う回路基板、その製造方法、この回路基板基板を用いた電気組立体、及びこの組立体を用いた情報処理システム
US20080302564A1 (en) Circuit assembly including a metal core substrate and process for preparing the same
KR102078009B1 (ko) 인쇄회로기판 및 그 제조방법
CN111508926B (zh) 一种部件承载件以及制造部件承载件的方法
JP2013062293A (ja) 多層配線基板の製造方法
JP5363377B2 (ja) 配線基板及びその製造方法
CN115190693A (zh) 部件承载件及其制造方法
US7807034B2 (en) Manufacturing method of non-etched circuit board
KR100917028B1 (ko) 아노다이징을 이용한 금속 기판 및 이의 제조방법
EP4161223A2 (en) Component carrier with embedded component on stepped metal structure with continuously flat bottom surface in at least one horizontal dimension
CN211320082U (zh) 部件承载件
WO2024135456A1 (ja) 配線基板およびその製造方法
CN110381675B (zh) 一种电路板结构及其制造方法
JP2013062292A (ja) 多層配線基板及びその製造方法
CN118738010A (zh) 部件承载件及其制造方法以及部件承载件装置
CN110958762A (zh) 印刷布线基板

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee