CN111968955B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供第一晶圆，所述第一晶圆背面具有焊盘区；形成绝缘介质层和插栓结构于所述第一晶圆背面的焊盘区，所述绝缘介质层覆盖所述第一晶圆背面的焊盘区并暴露所述插栓结构，所述插栓结构形成于至少从所述第一晶圆的背面延伸至所述第一晶圆内的开孔中；形成第一开口于所述绝缘介质层中，所述第一开口暴露出所述第一晶圆的背面；以及，形成焊盘于所述绝缘介质层上，所述焊盘与所述插栓结构电性连接，且焊盘与所述第一开口暴露出的所述第一晶圆的背面接触。本发明的技术方案使得在降低半导体器件的寄生电容的同时，还能避免增大刻蚀工艺的难度。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
对于半导体技术而言，寄生电容一直是限制一些器件性能提升的因素之一。特别是对于需要在高频率下工作的半导体器件，其输入/输出端(I/O)的金属板结构的寄生电容(Pad CIO,Capacitance of Input/Output)会严重影响传输速率。
以应用3D IC(三维集成电路封装)技术开发的光学器件为例，目前，3D IC技术已经是一个非常有发展潜力和具有丰富可拓展性的技术平台和架构。比如，目前已经非常成熟的3D IC CIS(CMOS Image Sensor，CMOS图像传感器)技术和产品以及3D IC NAND Flash技术和产品，通过应用3D IC技术将像素晶圆和逻辑晶圆进行键合，使得芯片的性能和面积利用率都得到了非常大的提升。
参阅图1，现有的一种3D IC技术的焊盘区的制作工艺包括：
步骤S11，提供第一晶圆和第二晶圆，第一晶圆包括第一衬底110和形成于第一衬底110正面的第一器件层111，第二晶圆包括第二衬底120和形成于第二衬底120正面的第二器件层121，在第一器件层111和第二器件层121上均形成一键合层(未图示)；
步骤S12，将第一晶圆和第二晶圆通过键合层进行键合；
步骤S13，对第一晶圆背面的第一衬底110进行减薄；
步骤S14，覆盖绝缘介质层112于减薄后的第一衬底110的背面上；
步骤S15，在第一晶圆背面的第一衬底110中形成多个通孔插栓结构113，具体地，先刻蚀绝缘介质层112和第一衬底110形成通孔(未图示)，再对通孔进行填充，以形成贯穿绝缘介质层112和第一衬底110的通孔插栓结构113，且通孔插栓结构113中的金属层1132的底部与第一器件层111中的导电插栓115和金属互连结构116电性连接，金属层1132和衬底110之间还夹有绝缘材料层1131；
步骤S16，形成焊盘114于绝缘介质层112上，且焊盘114与金属层1132的顶部电性连接。
从上述步骤可知，在形成通孔插栓结构113时，绝缘介质层112的厚度不能太厚，否则对于刻蚀形成通孔的工艺具有很大的挑战。同时，结合图1和图2可看出，与通孔插栓结构113电性连接的焊盘114的面积很大，焊盘114、绝缘介质层112与第一衬底110之间形成了寄生电容的结构，如下为平行板电容器的计算公式：
C＝ε*ε0*(S/d)，
式中：C为寄生电容，ε为介质材料(即绝缘介质层112)的介电常数，ε0为真空介电常数，S为平行板面积(即焊盘114所覆盖的绝缘介质层112的面积)，d为两平行板之间的距离(即绝缘介质层112的厚度)。
根据上述平行板电容器的计算公式可知，当绝缘介质层112的厚度d减小时，寄生电容C增大，由此会降低半导体器件I/O端的信号传输速率；当绝缘介质层112的厚度d增大时，寄生电容C减小，进而提高半导体器件I/O端的信号传输速率。但是，当绝缘介质层112的厚度d增大时，会导致在形成通孔插栓结构113的过程中增大刻蚀形成通孔的工艺难度。
因此，如何在降低半导体器件的寄生电容的同时，还能避免增大刻蚀工艺的难度，是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得在降低半导体器件的寄生电容的同时，还能避免增大刻蚀工艺的难度。
为实现上述目的，本发明提供了一种半导体器件的制造方法，包括：
提供第一晶圆，所述第一晶圆背面具有焊盘区；
形成绝缘介质层和插栓结构于所述第一晶圆背面的焊盘区，所述绝缘介质层覆盖所述第一晶圆背面的焊盘区并暴露所述插栓结构，所述插栓结构形成于至少从所述第一晶圆的背面延伸至所述第一晶圆内的开孔中；
形成第一开口于所述绝缘介质层中，所述第一开口暴露出所述第一晶圆的背面；以及，
形成焊盘于所述绝缘介质层上，所述焊盘与所述插栓结构电性连接，且所述焊盘与所述第一开口暴露出的所述第一晶圆的背面接触。
可选的，所述第一晶圆内形成有第一器件层，所述插栓结构与所述第一晶圆内的第一器件层电性连接。
可选的，形成所述绝缘介质层和所述插栓结构于所述第一晶圆背面的焊盘区的步骤包括：
形成绝缘介质层覆盖于所述第一晶圆背面的焊盘区；
刻蚀所述绝缘介质层和所述第一晶圆，以在所述绝缘介质层和所述第一晶圆背面的焊盘区中形成开孔；以及，
形成插栓结构于所述开孔中，所述绝缘介质层暴露出所述插栓结构的表面。
可选的，形成所述绝缘介质层和所述插栓结构于所述第一晶圆背面的焊盘区的步骤包括：
刻蚀所述第一晶圆背面的焊盘区，以在所述第一晶圆背面的焊盘区中形成开孔；
形成插栓结构于所述开孔中；
形成绝缘介质层于所述第一晶圆背面的焊盘区，所述绝缘介质层覆盖所述插栓结构；以及，
刻蚀所述绝缘介质层，以形成暴露出所述插栓结构的表面的第二开口，所述焊盘与所述第二开口暴露出的插栓结构电性连接。
可选的，所述第一晶圆还具有像素区，所述焊盘区位于所述像素区的外围；在所述绝缘介质层上形成所述焊盘的同时，在所述像素区形成金属栅格层。
可选的，在形成绝缘介质层和插栓结构于所述第一晶圆背面的焊盘区之前，将所述第一晶圆的正面键合到一第二晶圆上。
本发明还提供了一种半导体器件，包括：
第一晶圆，所述第一晶圆背面具有焊盘区；
绝缘介质层和插栓结构，所述绝缘介质层覆盖所述第一晶圆背面的焊盘区并暴露所述插栓结构，所述插栓结构形成于至少从所述第一晶圆的背面延伸至所述第一晶圆内的开孔中；
第一开口，所述第一开口形成于所述绝缘介质层中并暴露出所述第一晶圆的背面；以及，
焊盘，形成于所述绝缘介质层上，所述焊盘与所述插栓结构电性连接，且所述焊盘通过所述绝缘介质层中的第一开口与所述第一晶圆的背面接触。
可选的，所述第一晶圆内形成有第一器件层，所述插栓结构与所述第一晶圆内的第一器件层电性连接。
可选的，所述插栓结构包括形成于所述开孔侧壁上的第二绝缘材料层和填满所述开孔的金属层，所述金属层的底部与所述第一器件层中的金属互连结构电性连接；所述第二绝缘材料层与所述金属层之间还夹有粘合层；所述第二绝缘材料层的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，所述金属层的材质包括钨、铝、铜、银和金中的至少一种，所述粘合层的材质包括钛、钽和金属氮化物中的至少一种。
可选的，所述绝缘介质层和所述第一晶圆背面的焊盘区中形成有所述开孔，所述插栓结构形成于所述开孔中，所述绝缘介质层暴露出所述插栓结构的表面，所述焊盘与所述绝缘介质层暴露出的插栓结构的表面电性连接。
可选的，所述第一晶圆背面的焊盘区中形成有所述开孔，所述插栓结构形成于所述开孔中，所述插栓结构214的表面不高于所述第一晶圆21的背面，所述绝缘介质层中形成有暴露出所述插栓结构的表面的第二开口，所述焊盘与所述第二开口暴露出的插栓结构电性连接。
可选的，所述第一晶圆还具有像素区，所述焊盘区位于所述像素区的外围；所述半导体器件还包括形成于所述第一晶圆的像素区的金属栅格层。
可选的，所述半导体器件还包括与所述第一晶圆的正面键合的第二晶圆。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，通过形成绝缘介质层和插栓结构于第一晶圆背面的焊盘区，所述绝缘介质层覆盖所述第一晶圆背面的焊盘区并暴露所述插栓结构，所述插栓结构形成于至少从所述第一晶圆的背面延伸至所述第一晶圆内的开孔中；形成第一开口于所述绝缘介质层中，所述第一开口暴露出所述第一晶圆的背面；以及，形成焊盘于所述绝缘介质层上，所述焊盘与所述插栓结构电性连接，且所述焊盘与所述第一开口暴露出的所述第一晶圆的背面接触，使得在降低半导体器件的寄生电容的同时，还能避免增大刻蚀工艺的难度。
2、本发明的半导体器件，由于包括覆盖第一晶圆背面的焊盘区并暴露插栓结构的绝缘介质层，所述插栓结构形成于至少从所述第一晶圆的背面延伸至所述第一晶圆内的开孔中；以及，形成于所述绝缘介质层上的焊盘，所述焊盘与所述插栓结构电性连接，且所述焊盘通过所述绝缘介质层中的第一开口与所述第一晶圆的背面接触，使得在降低半导体器件的寄生电容的同时，还能避免增大刻蚀工艺的难度。
附图说明
图1是一种3D IC技术的焊盘区的制作工艺制作的半导体器件的剖面示意图；
图2是图1所示的一种3D IC技术的焊盘区的制作工艺制作的半导体器件中的焊盘的俯视示意图；
图3是本发明一实施例的半导体器件的制造方法的流程图；
图4a～图4g是图3所示的半导体器件的制造方法中的器件示意图；
图5是本发明一实施例的半导体器件的俯视示意图。
其中，附图1～图5的附图标记说明如下：
110-第一衬底；111-第一器件层；112-绝缘介质层；113-通孔插栓结构；1131-绝缘材料层；1132-金属层；114-焊盘；115-导电插栓；116-金属互连结构；120-第二衬底；121-第二器件层；21-第一晶圆；211-第一器件层；2111-金属互连结构；2112-导电插栓；212-绝缘介质层；213-开孔；214-插栓结构；2141-第二绝缘材料层；2142-第一金属层；215-第一开口；216-焊盘；22-第二晶圆；221-第二器件层。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。本文中“和/或”的含义是二选一或者二者兼具。
本发明一实施例提供一种半导体器件的制造方法，参阅图3，图3是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S21、提供第一晶圆，所述第一晶圆背面具有焊盘区；
步骤S22、形成绝缘介质层和插栓结构于所述第一晶圆背面的焊盘区，所述绝缘介质层覆盖所述第一晶圆背面的焊盘区并暴露所述插栓结构，所述插栓结构形成于至少从所述第一晶圆的背面延伸至所述第一晶圆内的开孔中；
步骤S23、形成第一开口于所述绝缘介质层中，所述第一开口暴露出所述第一晶圆的背面；
步骤S24、形成焊盘于所述绝缘介质层上，所述焊盘与所述插栓结构电性连接，且所述焊盘与所述第一开口暴露出的所述第一晶圆的背面接触。
下面参阅图4a～图5更为详细的介绍本实施例提供的半导体器件的制造方法，图4a～图4g也是半导体器件的剖面示意图。且本实施例是以应用3D IC的图像传感器为例对本发明的所述半导体器件的制造方法进行详细说明，但本发明并不以此为限制，本发明可应用于其他半导体器件的制造。
按照步骤S21，提供第一晶圆21，所述第一晶圆21背面具有焊盘区，图4a～图5是在第一晶圆21的焊盘区形成的结构的示意图。
所述第一晶圆21的正面形成有第一器件层211，所述第一器件层211中具有金属互连结构2111。所述第一器件层211中还可具有位于所述金属互连结构2111上方的导电插栓2112，所述导电插栓2112的底部与所述金属互连结构2111电性连接。需要说明的是，本申请实施例中，所述第一晶圆21的背面与所述第一晶圆21的正面是所述第一晶圆21上的相对面。
所述第一晶圆21还具有像素区(未图示)，所述焊盘区位于所述像素区的外围。所述第一器件层211中还可含有其它功能结构，例如像素阵列、晶体管，或者MEMS微结构(例如振膜、电极等结构)。
所述第一晶圆21可以为器件晶圆，例如为包含图像传感器的像素阵列的像素晶圆，或者包含MEMS器件的MEMS微结构的MEMS晶圆等，所述第一晶圆21的种类取决于最终要制作的器件的功能。所述第一晶圆21可以是单层晶圆的结构，也可以是多层晶圆键合后的结构。
另外，可以提供第二晶圆22，所述第二晶圆22的表面上可形成有第二器件层221，所述第二晶圆22可以是逻辑晶圆，其内部形成有CMOS电路；所述第二器件层221可以包含MOS晶体管、电阻、电容以及金属互连结构等。或者，所述第二晶圆22也可以为承载晶圆，无器件功能，在所述第二晶圆22上未形成第二器件层221。所述第二晶圆22可以是单层晶圆的结构，也可以是多层晶圆键合后的结构。
当所述第一晶圆21和所述第二晶圆22为单层晶圆时，所述第一晶圆21和所述第二晶圆22可以理解为是衬底。
可以将所述第一晶圆21的正面键合到所述第二晶圆22上。具体地，可以通过所述第一器件层211将所述第一晶圆21键合到所述第二晶圆22上，且在将所述第一器件层211键合到所述第二晶圆22上之前，可以先在所述第一器件层211和所述第二器件层221的表面上分别形成键合层(未图示)，键合层分别将所述第一器件层211和所述第二器件层221掩埋在内；然后通过所述键合层将所述第一器件层211键合到所述第二器件层221上，以将所述第一器件层211键合到所述第二晶圆22上，如图4a所示。
并且，在将所述第一器件层211键合到所述第二晶圆22上之后且在形成绝缘介质层212和插栓结构214于所述第一晶圆21背面的焊盘区之前，对所述第一晶圆21的背面进行减薄，以使得所述第一晶圆21的背面的衬底厚度减薄到所需厚度。
按照步骤S22，形成绝缘介质层212和插栓结构214于所述第一晶圆21背面的焊盘区，所述绝缘介质层212覆盖所述第一晶圆21背面的焊盘区并暴露所述插栓结构214，所述插栓结构214形成于至少从所述第一晶圆21的背面延伸至所述第一晶圆21内的开孔213中。
所述插栓结构214可以与所述第一晶圆21内的第一器件层211电性连接。所述插栓结构214的底部可以与所述第一器件层211中的金属互连结构2111和导电插栓2112电性连接。
形成所述绝缘介质层212和所述插栓结构214于所述第一晶圆21背面的焊盘区的步骤包括：首先，如图4b所示，形成绝缘介质层212覆盖于所述第一晶圆21背面的焊盘区；然后，如图4c所示，刻蚀所述焊盘区上的所述绝缘介质层212和所述第一晶圆21，以在所述焊盘区中形成开孔213，所述开孔213至少从所述第一晶圆21的背面延伸至所述第一晶圆21内，所述开孔213可以暴露出所述第一器件层211中的金属互连结构2111，若所述金属互连结构2111与所述插栓结构214之间还形成有导电插栓2112，则所述开孔213暴露出所述导电插栓2112；然后，形成第二绝缘材料层2141覆盖于所述开孔213的侧壁上以及所述绝缘介质层212上；接着，沉积第一金属层2142于所述第二绝缘材料层2141上，且所述第一金属层2142至少填满所述开孔213，并与所述金属互连结构2111或所述导电插栓2112电性接触；接着，对所述第一金属层2142和第二绝缘材料层2141进行平坦化或者回刻蚀，去除所述开孔213周围的绝缘介质层212上的多余第一金属层2142和第二绝缘材料层2141，使所述插栓结构214的顶面与所述绝缘介质层212的顶面在一个平面上，或者，进一步去除所述开孔213周围的部分厚度的绝缘介质层212，使所述插栓结构214的顶面高于所述绝缘介质层212的顶面，或者，回刻蚀所述开孔213周围的绝缘介质层212上的多余第一金属层2142和第二绝缘材料层2141以及部分插栓结构214，使所述插栓结构214的顶面低于所述绝缘介质层212的顶面。以图4d为例，所述绝缘介质层212覆盖所述第一晶圆21背面的焊盘区并暴露出所述插栓结构214的表面，所述插栓结构214的表面与所述绝缘介质层212的表面在一个平面上，所述插栓结构214形成于从所述绝缘介质层212延伸至所述第一晶圆21内的开孔213中。
或者，形成所述绝缘介质层212和所述插栓结构214于所述第一晶圆21背面的焊盘区的步骤(此形成步骤未图示)包括：首先，刻蚀所述第一晶圆21背面的焊盘区，以在所述第一晶圆21背面的焊盘区中形成开孔213；然后，形成插栓结构214于所述开孔213中，所述插栓结构214的表面不高于所述第一晶圆21的背面；然后，形成绝缘介质层212于所述第一晶圆21背面的焊盘区，所述绝缘介质层212覆盖所述插栓结构214；接着，刻蚀所述绝缘介质层212，以形成暴露出所述插栓结构214的表面的第二开口(未图示)，后续形成的焊盘216与所述第二开口暴露出的插栓结构214电性连接。如图4g所示，所述插栓结构214形成于从所述第一晶圆21的背面延伸至所述第一晶圆21内的开孔213中，后续形成的焊盘216穿过所述绝缘介质层212之后与所述插栓结构214电性连接。
或者，形成所述绝缘介质层212和所述插栓结构214于所述第一晶圆21背面的焊盘区的步骤(此形成步骤未图示)包括：首先，形成第一绝缘材料层(未图示)覆盖于所述第一晶圆21背面的焊盘区；然后，刻蚀所述第一绝缘材料层和所述第一晶圆21，以在所述第一绝缘材料层和所述第一晶圆21背面的焊盘区中形成开孔；然后，形成插栓结构214于所述开孔中，所述第一绝缘材料层暴露出所述插栓结构214的顶面，所述插栓结构214的顶面与所述第一绝缘材料层的顶面齐平；接着，形成绝缘介质层212于所述第一绝缘材料层上，所述绝缘介质层212覆盖所述插栓结构214；接着，刻蚀所述绝缘介质层212，以形成暴露出所述插栓结构214的顶面的第三开口(未图示)，后续形成的焊盘216与所述第三开口暴露出的插栓结构214电性连接。
本发明列举了上述三种形成所述绝缘介质层212和所述插栓结构214于所述第一晶圆21背面的焊盘区的方法，但不限于这三种情形。且上述的形成所述绝缘介质层212和所述插栓结构214于所述第一晶圆21背面的焊盘区的三种情形中，所述插栓结构214均包括所述第二绝缘材料层2141和所述第一金属层2142，所述第二绝缘材料层2141与所述第一金属层2142之间还夹有粘合层(未图示)。所述第二绝缘材料层2141的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，且所述第二绝缘材料层2141可以具有单层或多层(例如一层氧化硅和一层高K介质)的结构；所述第一金属层2142的材质包括钨、铝、铜、银、金和金属氧化物中的至少一种；所述粘合层的材质包括钛、钽和金属氮化物中的至少一种。
所述绝缘介质层212和所述第一绝缘材料层的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，且所述绝缘介质层212和所述第一绝缘材料层可以具有单层或多层(例如一层氧化硅和一层高K介质)的结构。
按照步骤S23，形成第一开口215于所述绝缘介质层212中，所述第一开口215暴露出所述第一晶圆21的背面。可以通过刻蚀所述插栓结构214外围的所述绝缘介质层212来形成所述第一开口215。
所述第一开口215形成于所述第一晶圆21背面的焊盘区上的绝缘介质层212中，且所述第一开口215的位置可以位于所述插栓结构214的外围区域。例如，当所述焊盘区具有两个所述插栓结构214且二者距离很近时，所述第一开口215可以位于两个所述插栓结构214的外围，而非相邻两个所述插栓结构214之间。
且对应上述步骤S22中，当所述绝缘介质层212的顶面与所述插栓结构214的顶面齐平或所述插栓结构214的顶面与所述第一晶圆21的背面齐平时，所述第一开口215仅形成于所述绝缘介质层212中，如图4e所示的是所述绝缘介质层212的顶面与所述插栓结构214的顶面齐平的情况；当所述插栓结构214的顶面与所述第一绝缘材料层的顶面齐平时，所述第一开口215形成于所述绝缘介质层212和所述第一绝缘材料层中。
按照步骤S24，形成焊盘216于所述绝缘介质层212上，所述焊盘216与所述插栓结构214电性连接，且所述焊盘216与所述第一开口215暴露出的所述第一晶圆21的背面接触。
形成所述焊盘216于所述绝缘介质层212上的步骤包括：首先，形成第二金属层(未图示)于所述绝缘介质层212上，所述第二金属层将所述第一开口215填满，且所述第二金属层将所述插栓结构214掩埋在内；然后，刻蚀所述第二金属层，以在所述绝缘介质层212上形成所述焊盘216，所述焊盘216的底部与所述插栓结构214的顶部电性连接，且所述焊盘216的底部与所述第一开口215暴露出的所述第一晶圆21的背面接触，如图4f所示。结合图4f和图5可知，每个所述焊盘216的面积均很大，那么，每个所述焊盘216与所述焊盘216下方的绝缘介质层212、所述第一晶圆21之间形成的寄生电容不可忽视。需要说明的是，图5中的焊盘216的形状和所述第一开口215的分布、数量仅是示意图，还可以是其它形状、分布和数量。
另外，形成所述焊盘216之后，还形成钝化层(未图示)覆盖于所述绝缘介质层212的表面上，所述钝化层暴露出所述焊盘216的至少部分顶表面，以使得所述焊盘216外接电源，进而通过所述焊盘216和所述插栓结构214将所述焊盘区中的电路引出来，对所述焊盘区进行外部加压电性测试和工作。
与图1相比，本发明形成的半导体器件(以图4f为例)中，在所述插栓结构214的外围的焊盘区上，原先图1中的焊盘114所覆盖的绝缘介质层112的部分区域被新的所述焊盘216替代，即焊盘114所覆盖的绝缘介质层112的面积减小了，那么，焊盘114和第一衬底110之间的绝缘介质层112的面积减小了。结合图5，即原先第一开口215中填充的绝缘介质层212的绝缘材料替换成了焊盘216的金属材料。
那么，根据平行板电容器的计算公式：
图1中的寄生电容C1＝ε*ε0*(S1/d)；
图4f中的寄生电容C2＝ε*ε0*[(S1-S2)/d]；
那么，C1-C2＝ε*ε0*(S2/d)>0，得出C2<C1。
式中：ε为介质材料(即绝缘介质层112和绝缘介质层212)的介电常数，ε0为真空介电常数，S1为焊盘114所覆盖的绝缘介质层112的面积或焊盘216的高于绝缘介质层212的顶面的部分所覆盖的绝缘介质层212的面积，S2为焊盘216的低于绝缘介质层212的顶面的部分的面积(即第一开口215中的焊盘216的面积)，d为两平行板之间的距离(即绝缘介质层112或绝缘介质层212的厚度)。
因此，从上述平行板电容器的计算公式可知，本发明制造的半导体器件的寄生电容得到了降低，提高了器件性能(例如提高输入/输出端的信号传输速率等)，且未增大绝缘介质层212的厚度，即未增大刻蚀形成所述开孔213的工艺难度。
另外，提供第二晶圆22，将所述第一晶圆21的正面键合到所述第二晶圆22上，在将所述第一晶圆21的正面键合到所述第二晶圆22上之后且在形成所述绝缘介质层212于所述第一晶圆21的背面上之前，可以形成沟槽隔离结构(未图示)于所述第一晶圆21的像素区的背面中；在形成所述焊盘216于所述绝缘介质层212上的同时，还可形成金属栅格层(未图示)于所述沟槽隔离结构的上方，且所述金属栅格层的底部与所述沟槽隔离结构的顶部之间电性连接或绝缘。
另外，上述的半导体器件的制造方法中的各个步骤不仅限于上述的形成顺序，各个步骤的先后顺序可适应性的进行调整。
综上所述，本发明提供的半导体器件的制造方法，包括：提供第一晶圆，所述第一晶圆背面具有焊盘区；形成绝缘介质层和插栓结构于所述第一晶圆背面的焊盘区，所述绝缘介质层覆盖所述第一晶圆背面的焊盘区并暴露所述插栓结构，所述插栓结构形成于至少从所述第一晶圆的背面延伸至所述第一晶圆内的开孔中；形成第一开口于所述绝缘介质层中，所述第一开口暴露出所述第一晶圆的背面；以及，形成焊盘于所述绝缘介质层上，所述焊盘与所述插栓结构电性连接，且所述焊盘与所述第一开口暴露出的所述第一晶圆的背面接触。本发明提供的半导体器件的制造方法使得在降低半导体器件的寄生电容的同时，还能避免增大刻蚀工艺的难度。
本发明一实施例提供了一种半导体器件，所述半导体器件包括第一晶圆、绝缘介质层、插栓结构、第一开口以及焊盘，所述第一晶圆背面具有焊盘区；所述绝缘介质层覆盖所述第一晶圆背面的焊盘区并暴露所述插栓结构，所述插栓结构形成于至少从所述第一晶圆的背面延伸至所述第一晶圆内的开孔中；所述第一开口形成于所述绝缘介质层中并暴露出所述第一晶圆的背面；以及，所述焊盘形成于所述绝缘介质层上，所述焊盘与所述插栓结构电性连接，且所述焊盘通过所述绝缘介质层中的第一开口与所述第一晶圆的背面接触。
下面参阅图4f、图4g和图5详细描述本实施例提供的半导体器件。且本实施例是以3D IC的图像传感器为例对本发明的所述半导体器件进行详细说明，但本发明并不以此为限制，本发明可应用于其他半导体器件。
所述第一晶圆21的背面具有焊盘区，图4f和图5是第一晶圆21的焊盘区的结构的示意图。
所述第一晶圆21的正面键合在一第二晶圆22上，所述第一晶圆21面向所述第二晶圆22的一面上形成有第一器件层211，所述第一器件层211中具有金属互连结构2111。所述第一器件层211中还可具有位于所述金属互连结构2111上方的导电插栓2112，所述导电插栓2112的底部与所述金属互连结构2111电性连接。
所述第一晶圆21还具有像素区(未图示)，所述焊盘区位于所述像素区的外围。所述第一器件层211中还可含有其它功能结构，例如像素阵列、晶体管，或者MEMS微结构(例如振膜、电极等结构)。
所述第一晶圆21可以为器件晶圆，例如为包含图像传感器的像素阵列的像素晶圆，或者包含MEMS器件的MEMS微结构的MEMS晶圆等，所述第一晶圆21的种类取决于最终要制作的器件的功能。所述第一晶圆21可以是单层晶圆的结构，也可以是多层晶圆键合后的结构。
所述第二晶圆22的面向所述第一晶圆21的一面上可形成有第二器件层221，所述第二晶圆22可以是逻辑晶圆，其内部形成有CMOS电路；所述第二器件层221可以包含MOS晶体管、电阻、电容以及金属互连结构等。或者，所述第二晶圆22也可以为承载晶圆，无器件功能，在所述第二晶圆22上未形成第二器件层221。所述第二晶圆22可以是单层晶圆的结构，也可以是多层晶圆键合后的结构。
当所述第一晶圆21和所述第二晶圆22为单层晶圆时，所述第一晶圆21和所述第二晶圆22可以理解为是衬底。
所述半导体器件还包括键合层(未图示)，所述键合层分别形成在所述第一器件层211和所述第二器件层221上，键合层分别将所述第一器件层211和所述第二器件层221掩埋在内，并将所述第一器件层211键合到所述第二器件层221上，以将所述第一器件层211键合到所述第二晶圆22上。
所述绝缘介质层212覆盖所述第一晶圆21背面的焊盘区并暴露所述插栓结构214，所述插栓结构214形成于至少从所述第一晶圆21的背面延伸至所述第一晶圆21内的开孔(即开孔213)中。
所述插栓结构214可以与所述第一晶圆21内的第一器件层211电性连接。所述插栓结构214的底部可以与所述第一器件层211中的金属互连结构2111和导电插栓2112电性连接。
所述绝缘介质层212和所述第一晶圆21背面的焊盘区中可以形成有开孔213，所述插栓结构214形成于所述开孔213中，所述插栓结构214的顶面与所述绝缘介质层212的顶面在一个平面上，或者，所述插栓结构214的顶面高于所述绝缘介质层212的顶面，或者，所述插栓结构214的顶面低于所述绝缘介质层212的顶面。以图4f为例，所述绝缘介质层212覆盖所述第一晶圆21背面的焊盘区并暴露出所述插栓结构214的表面，所述插栓结构214的表面与所述绝缘介质层212的表面在一个平面上，所述插栓结构214形成于从所述绝缘介质层212延伸至所述第一晶圆21内的开孔213中。
或者，所述第一晶圆21背面的焊盘区中形成有开孔213，所述插栓结构214形成于所述开孔213中，如图4g所示，所述插栓结构214的表面不高于所述第一晶圆21的背面，所述绝缘介质层212中形成有暴露出所述插栓结构214的顶面的第二开口，所述焊盘216与所述第二开口暴露出的插栓结构214电性连接。
或者，所述第一晶圆21背面的焊盘区与所述绝缘介质层212之间形成有第一绝缘材料层，所述第一绝缘材料层和所述第一晶圆21背面的焊盘区中形成有开孔，所述插栓结构214形成于所述开孔中，所述第一绝缘材料层的顶面与所述插栓结构214的顶面齐平，所述绝缘介质层212中形成有暴露出所述插栓结构214的顶面的第三开口，所述焊盘216与所述第三开口暴露出的插栓结构214电性连接。
所述绝缘介质层212和所述第一绝缘材料层的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，且所述绝缘介质层212和所述第一绝缘材料层可以具有单层或多层(例如一层氧化硅和一层高K介质)的结构。
所述插栓结构214包括形成于开孔213侧壁上的第二绝缘材料层2141和填充开孔213的金属层2142(即所述第一金属层2142)，所述金属层2142的底部与所述第一器件层211中的金属互连结构2111和所述导电插栓2112电性连接。
所述第二绝缘材料层2141与所述金属层2142之间还夹有粘合层(未图示)；所述第二绝缘材料层2141的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，且所述第二绝缘材料层2141可以具有单层或多层(例如一层氧化硅和一层高K介质)的结构。所述金属层2142的材质包括钨、铝、铜、银、金和金属氧化物中的至少一种，所述粘合层的材质包括钛、钽和金属氮化物中的至少一种。
所述第一开口(即图4e中的所述第一开口215)形成于所述绝缘介质层212中并暴露出所述第一晶圆21的背面。
当所述绝缘介质层212的顶面与所述插栓结构214的顶面齐平或所述插栓结构214的顶面与所述第一晶圆21的背面齐平时，所述第一开口215仅形成于所述绝缘介质层212中，如图4e所示的是所述绝缘介质层212的顶面与所述插栓结构214的顶面齐平的情况；当所述插栓结构214的顶面与所述第一绝缘材料层的顶面齐平时，所述第一开口215形成于所述绝缘介质层212和所述第一绝缘材料层中。
所述焊盘216形成于所述绝缘介质层212上，所述焊盘216与所述插栓结构214电性连接，且所述焊盘216通过所述绝缘介质层212中的第一开口与所述第一晶圆21的背面接触。
其中，所述第一开口215中的焊盘216的位置可以位于所述插栓结构214的外围区域。
结合图4f和图5可知，每个所述焊盘216的面积均很大，那么，每个所述焊盘216与所述焊盘216下方的绝缘介质层212、所述第一晶圆21之间形成的寄生电容不可忽视。需要说明的是，图5中的焊盘216的形状和所述第一开口215的分布、数量仅是示意图，还可以是其它形状、分布和数量。
所述半导体器件还可包括钝化层(未图示)，所述钝化层覆盖于所述绝缘介质层212的表面上，所述钝化层暴露出所述焊盘216的至少部分顶表面，以使得所述焊盘216外接电源，进而通过所述焊盘216和所述插栓结构214将所述焊盘区中的电路引出来，对所述焊盘区进行外部加压电性测试和工作。
与图1相比，本发明的半导体器件(以图4f为例)中，在所述插栓结构214的外围的焊盘区上，原先图1中的焊盘114所覆盖的绝缘介质层112的部分区域被新的所述焊盘216替代，即焊盘114所覆盖的绝缘介质层112的面积减小了，那么，焊盘114和第一衬底110之间的绝缘介质层112的面积减小了。结合图5，即原先第一开口215中填充的绝缘介质层212的绝缘材料替换成了焊盘216的金属材料。
那么，根据平行板电容器的计算公式：
图1中的寄生电容C1＝ε*ε0*(S1/d)；
图4f中的寄生电容C2＝ε*ε0*[(S1-S2)/d]；
那么，C1-C2＝ε*ε0*(S2/d)>0，得出C2<C1。
式中：ε为介质材料(即绝缘介质层112和绝缘介质层212)的介电常数，ε0为真空介电常数，S1为焊盘114所覆盖的绝缘介质层112的面积或焊盘216的高于绝缘介质层212的顶面的部分所覆盖的绝缘介质层212的面积，S2为焊盘216的低于绝缘介质层212的顶面的部分的面积(即第一开口215中的焊盘216的面积)，d为两平行板之间的距离(即绝缘介质层112或绝缘介质层212的厚度)。
因此，从上述平行板电容器的计算公式可知，本发明的半导体器件的寄生电容得到了降低，提高了器件性能(例如提高输入/输出端的信号传输速率等)，且未增大绝缘介质层212的厚度，即未增大刻蚀形成所述开孔213的工艺难度。
另外，所述半导体器件还可包括沟槽隔离结构(未图示)和金属栅格层(未图示)，所述沟槽隔离结构形成于所述第一晶圆21的像素区的背面中；所述金属栅格层形成于所述沟槽隔离结构的上方，且所述金属栅格层的底部与所述沟槽隔离结构的顶部之间电性连接或绝缘。
综上所述，本发明提供的半导体器件，由于包括：第一晶圆，所述第一晶圆背面具有焊盘区；绝缘介质层和插栓结构，所述绝缘介质层覆盖所述第一晶圆背面的焊盘区并暴露所述插栓结构，所述插栓结构形成于至少从所述第一晶圆的背面延伸至所述第一晶圆内的开孔中；第一开口，所述第一开口形成于所述绝缘介质层中并暴露出所述第一晶圆的背面；以及，焊盘，形成于所述绝缘介质层上，所述焊盘与所述插栓结构电性连接，且所述焊盘通过所述绝缘介质层中的第一开口与所述第一晶圆的背面接触，使得在降低半导体器件的寄生电容的同时，还能避免增大刻蚀工艺的难度。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (13)

1.一种半导体器件的制造方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆背面具有焊盘区；
形成绝缘介质层和插栓结构于所述第一晶圆背面的焊盘区，所述绝缘介质层覆盖所述第一晶圆背面的焊盘区并暴露所述插栓结构，所述插栓结构形成于至少从所述第一晶圆的背面延伸至所述第一晶圆内的开孔中；
形成第一开口于所述绝缘介质层中，所述第一开口暴露出所述第一晶圆的背面；以及，
形成焊盘于所述绝缘介质层上，所述焊盘与所述插栓结构电性连接，且所述焊盘与所述第一开口暴露出的所述第一晶圆的背面接触，以使得所述第一开口中的绝缘介质层替换为所述焊盘，进而降低所述半导体器件的寄生电容。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一晶圆内形成有第一器件层，所述插栓结构与所述第一晶圆内的第一器件层电性连接。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述绝缘介质层和所述插栓结构于所述第一晶圆背面的焊盘区的步骤包括：
形成绝缘介质层覆盖于所述第一晶圆背面的焊盘区；
刻蚀所述绝缘介质层和所述第一晶圆，以在所述绝缘介质层和所述第一晶圆背面的焊盘区中形成开孔；以及，
形成插栓结构于所述开孔中，所述绝缘介质层暴露出所述插栓结构的表面。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述绝缘介质层和所述插栓结构于所述第一晶圆背面的焊盘区的步骤包括：
刻蚀所述第一晶圆背面的焊盘区，以在所述第一晶圆背面的焊盘区中形成开孔；
形成插栓结构于所述开孔中；
形成绝缘介质层于所述第一晶圆背面的焊盘区，所述绝缘介质层覆盖所述插栓结构；以及，
刻蚀所述绝缘介质层，以形成暴露出所述插栓结构的表面的第二开口，所述焊盘与所述第二开口暴露出的插栓结构电性连接。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一晶圆还具有像素区，所述焊盘区位于所述像素区的外围；在所述绝缘介质层上形成所述焊盘的同时，在所述像素区形成金属栅格层。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成绝缘介质层和插栓结构于所述第一晶圆背面的焊盘区之前，将所述第一晶圆的正面键合到一第二晶圆上。
7.一种半导体器件，其特征在于，包括：
第一晶圆，所述第一晶圆背面具有焊盘区；
绝缘介质层和插栓结构，所述绝缘介质层覆盖所述第一晶圆背面的焊盘区并暴露所述插栓结构，所述插栓结构形成于至少从所述第一晶圆的背面延伸至所述第一晶圆内的开孔中；
第一开口，所述第一开口形成于所述绝缘介质层中并暴露出所述第一晶圆的背面；以及，
焊盘，形成于所述绝缘介质层上，所述焊盘与所述插栓结构电性连接，且所述焊盘通过所述绝缘介质层中的第一开口与所述第一晶圆的背面接触，以使得所述第一开口中的绝缘介质层替换为所述焊盘，进而降低所述半导体器件的寄生电容。
8.如权利要求7所述的半导体器件，其特征在于，所述第一晶圆内形成有第一器件层，所述插栓结构与所述第一晶圆内的第一器件层电性连接。
9.如权利要求8所述的半导体器件，其特征在于，所述插栓结构包括形成于所述开孔侧壁上的第二绝缘材料层和填满所述开孔的金属层，所述金属层的底部与所述第一器件层中的金属互连结构电性连接；所述第二绝缘材料层与所述金属层之间还夹有粘合层；所述第二绝缘材料层的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，所述金属层的材质包括钨、铝、铜、银和金中的至少一种，所述粘合层的材质包括钛、钽和金属氮化物中的至少一种。
10.如权利要求7所述的半导体器件，其特征在于，所述绝缘介质层和所述第一晶圆背面的焊盘区中形成有所述开孔，所述插栓结构形成于所述开孔中，所述绝缘介质层暴露出所述插栓结构的表面，所述焊盘与所述绝缘介质层暴露出的插栓结构的表面电性连接。
11.如权利要求7所述的半导体器件，其特征在于，所述第一晶圆背面的焊盘区中形成有所述开孔，所述插栓结构形成于所述开孔中，所述插栓结构214的表面不高于所述第一晶圆21的背面，所述绝缘介质层中形成有暴露出所述插栓结构的表面的第二开口，所述焊盘与所述第二开口暴露出的插栓结构电性连接。
12.如权利要求7所述的半导体器件，其特征在于，所述第一晶圆还具有像素区，所述焊盘区位于所述像素区的外围；所述半导体器件还包括形成于所述第一晶圆的像素区的金属栅格层。
13.如权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括与所述第一晶圆的正面键合的第二晶圆。
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