CN106981476A - 半导体器件及其形成方法 - Google Patents

Abstract

一种半导体器件及其形成方法，其中半导体器件包括：基底，基底包括若干芯片区和位于相邻芯片区之间的切割区，若干芯片区包括若干第一类芯片区和若干第二类芯片区；位于各芯片区上的芯片主电路；位于各芯片区上的焊盘，各芯片区上的焊盘和芯片主电路相互分立；位于基底切割区上的测试主电路，所述测试主电路用于对第一类芯片区上的芯片主电路进行电学检测；第一类导电结构，第一类导电结构电学连接第一类芯片区上的芯片主电路和第一类芯片区上的焊盘；第二类导电结构，第二类导电结构电学连接测试主电路和第二类芯片区上的焊盘。所述半导体器件提高了第一类芯片区上芯片主电路对第一类芯片区的面积利用率。

Description

半导体器件及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。

背景技术

半导体晶圆包括衬底，衬底包括若干芯片区和位于相邻芯片区之间的切割区。所述芯片区上用于形成芯片器件。半导体晶圆在历经复杂的制造工艺后，需要沿切割区切割半导体晶圆，将半导体晶圆分割为若干个电路小片，也就是芯片。

所述半导体晶圆中还包括测试器件，所述测试器件用于在将半导体晶圆分割之前对芯片器件进行电学测试。

所述测试器件的布局根据芯片区和切割区的布局情况放置在衬底芯片区上或衬底切割区上。

然而，在现有的测试器件的布局下，芯片电路对芯片区的面积利用率较小。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法，以提高第一类芯片区上芯片主电路对第一类芯片区的面积利用率。

为解决上述问题，本发明提供一种半导体器件，包括：基底，基底包括若干芯片区和位于相邻芯片区之间的切割区，若干芯片区包括若干第一类芯片区和若干第二类芯片区；位于各芯片区上的芯片主电路；位于各芯片区上的焊盘，各芯片区上的焊盘和芯片主电路相互分立；位于基底切割区上的测试主电路，所述测试主电路用于对第一类芯片区上的芯片主电路进行电学检测；第一类导电结构，第一类导电结构电学连接第一类芯片区上的芯片主电路和第一类芯片区上的焊盘；第二类导电结构，第二类导电结构电学连接测试主电路和第二类芯片区上的焊盘。

可选的，所述切割区沿芯片区至切割区方向上具有预设尺寸；在沿芯片区至切割区方向上，所述预设尺寸大于测试主电路的尺寸，且所述预设尺寸小于各个焊盘的尺寸。

可选的，所述预设尺寸为20um～60um。

可选的，所述基底包括若干相邻的器件区，各个器件区均具有相同数量的芯片区；若干器件区包括若干牺牲器件区和若干非牺牲器件区，牺牲器件区在基底上的分布均匀；各牺牲器件区具有若干第一类芯片区和若干第二类芯片区，各非牺牲器件区具有若干第一类芯片区而不具有第二类芯片区。

可选的，所述牺牲器件区的数量占据器件区数量的比例为1/30～1/3；在各个牺牲器件区中，第二类芯片区的数量占据芯片区数量的比例为1/20～1/60。

可选的，还包括：位于测试主电路、芯片主电路和基底上的介质层；所述焊盘位于介质层中，且所述介质层暴露出焊盘的顶部表面；所述第一类导电结构包括第一插塞和第一类导电线，第一插塞贯穿芯片主电路上的介质层且和芯片主电路连接，第一类导电线连接第一插塞和第一类芯片区上的焊盘；所述第二类导电结构包括第二插塞和第二类导电线，第二插塞贯穿测试主电路上的介质层且和测试主电路连接，第二类导电线连接第二插塞和第二类芯片区上的焊盘。

可选的，所述第二类芯片区上的焊盘位于测试主电路和第二类芯片区上的芯片主电路之间。

可选的，所述芯片区沿着第一方向和第二方向呈阵列式排列，第一方向和第二方向垂直；所述切割区包括沿第一方向延伸的第一切割区和沿第二方向延伸的第二切割区，第一切割区和第二切割区相交且垂直；所述测试主电路位于相邻芯片区之间的第一切割区上；或者，所述测试主电路位于相邻芯片区之间的第二切割区上；或者，部分测试主电路位于相邻芯片区之间的第一切割区上，部分测试主电路位于相邻芯片区之间的第二切割区上。

本发明还提供一种形成上述任意一项半导体器件的方法，其特征在于，包括：提供基底，基底包括若干芯片区和位于相邻芯片区之间的切割区；从若干芯片区中获取若干第一类芯片区和若干第二类芯片区；在基底各芯片区上形成芯片主电路和焊盘，焊盘和芯片主电路相互分立；在基底切割区上形成测试主电路，所述测试主电路用于对第一类芯片区上的芯片主电路进行电学检测；形成第一类导电结构，第一类导电结构电学连接第一类芯片区上的芯片主电路和第一类芯片区上的焊盘；形成第二类导电结构，第二类导电结构电学连接测试主电路和第二类芯片区上的焊盘。

可选的，所述基底包括若干相邻的器件区，各个器件区均具有相同数量的芯片区；从若干芯片区中获取若干第一类芯片区和若干第二类芯片区的方法包括：从若干芯片区中选择部分芯片区作为第二类芯片区；将第二类芯片区以外的芯片区作为第一类芯片区；从若干芯片区中选择部分芯片区的步骤包括：选择部分器件区作为牺牲器件区，牺牲器件区在基底上的分布均匀；从牺牲器件区中分别选择部分芯片区，并将选择出的芯片区作为第二类芯片区。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体器件的形成方法中，第一类芯片区上的焊盘用于和第一类芯片区上芯片主电路电学连接，第一类芯片区上的芯片主电路中的电学信号通过第一类芯片区上的焊盘进行传导。利用切割区的空间，在基底切割区上形成测试主电路，所述测试主电路用于对第一类芯片区上的芯片主电路进行电学检测，因此无需占用芯片区形成测试主电路。其次，利用部分芯片区上的焊盘和测试主电路电学连接，即利用第二类芯片区上的焊盘和测试主电路电学连接，测试主电路中的电学信号通过与测试主电路电学连接的焊盘传导。因此无需专门形成测试主电路的焊盘。综上，能够提高第一类芯片区上芯片主电路对第一类芯片区的面积利用率。

本发明技术方案提供的半导体器件中，测试主电路设置于基底切割区上，因此无需占用芯片区形成测试主电路。其次，利用第二类芯片区上的焊盘和测试主电路电学连接，因此无需专门形成测试主电路的焊盘。综上，能够提高第一类芯片区上芯片主电路对第一类芯片区的面积利用率。

附图说明

图1至图10是本发明一实施例中半导体器件形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术中半导体器件的性能较差。

一种半导体器件包括：提供基底，基底包括若干芯片区和位于相邻芯片区之间的切割区，切割区沿芯片区至切割区方向上具有预设尺寸；在基底各芯片区上形成芯片器件，所述芯片器件包括芯片主电路和芯片焊盘；在基底芯片区上形成测试器件，所述测试器件包括测试主电路和测试焊盘，所述测试器件用于对芯片主电路进行电学检测；形成芯片连线，所述芯片连线电学连接芯片主电路和芯片焊盘；形成测试连线，测试连线电学连接测试主电路和测试焊盘。

然而，上述半导体器件的性能较差，经研究发现，原因在于：

对于尺寸较小的芯片区，切割区占据整个基底面积的比例较大，这样导致芯片区对基底的利用率较低。为了提高芯片区对基底的利用率，需要减少切割区占据整个基底面积的比例，一种方法是：降低切割道沿芯片区至切割区方向上的尺寸，即使得切割区沿芯片区至切割区方向上具有预设尺寸。

所述测试焊盘表面用于焊接金属焊球，利用金属焊球将测试焊盘和其它连接导线焊接在一起。测试焊盘在平行于基底表面方向上的尺寸影响金属焊球和测试焊盘表面的结合力。为了使金属焊球和测试焊盘表面的结合力较大，因此需要测试焊盘表面在平行于基底表面方向上的尺寸较大。测试器件中测试焊盘占据测试器件较大的空间，且测试焊盘在平行于基底表面方向上的尺寸大于所述预设尺寸，导致切割区没有足够的空间容纳测试器件。因此，将测试器件设置在基底芯片区上。

然而，所述测试器件形成在芯片区上，测试器件占据芯片区一定面积，使得芯片器件对芯片区的面积利用率较小。

为了解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，基底包括若干芯片区和位于相邻芯片区之间的切割区；从若干芯片区中获取若干第一类芯片区和若干第二类芯片区；在基底各芯片区上形成芯片主电路和焊盘，焊盘和芯片主电路相互分立；在基底切割区上形成测试主电路，所述测试主电路用于对第一类芯片区上的芯片主电路进行电学检测；形成第一类导电结构，第一类导电结构电学连接第一类芯片区上的芯片主电路和第一类芯片区上的焊盘；形成第二类导电结构，第二类导电结构电学连接测试主电路和第二类芯片区上的焊盘。所述方法中，无需占用芯片区形成测试主电路，且无需专门形成测试主电路的焊盘。因而能够提高第一类芯片区上芯片主电路对第一类芯片区的面积利用率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图10是本发明一实施例中半导体器件形成过程的结构示意图。

结合参考图1和图2，图2为图1中器件区X的放大图，提供基底200，基底200包括若干芯片区Ⅰ和位于相邻芯片区Ⅰ之间的切割区Ⅱ。

所述基底200的材料包括硅、锗、锗化硅、砷化镓等半导体材料。所述基底200可以为复合结构，如绝缘体上硅或绝缘体上锗。本实施例中，所述基底200的材料为硅。

所述基底200包括若干相邻的器件区X。

所述基底200包括若干芯片区Ⅰ和位于相邻芯片区Ⅰ之间的切割区Ⅱ。

各个器件区X均具有相同数量的芯片区Ⅰ。

所述基底200的芯片区Ⅰ上用于形成芯片主电路和焊盘。

所述基底200的切割区Ⅱ上用于形成测试主电路。

随着半导体器件特征尺寸的不断减小，芯片区Ⅰ的尺寸以及相邻芯片区Ⅰ之间的距离不断减小。切割区Ⅱ沿芯片区Ⅰ至切割区Ⅱ的方向上的尺寸较小，所述切割区Ⅱ沿芯片区Ⅰ至切割区Ⅱ方向上具有预设尺寸L。

在所述预设尺寸L下，切割区Ⅱ能够容纳后续形成的测试主电路，然而，切割区Ⅱ没有足够的空间容纳测试主电路以及和测试主电路电学连接的焊盘。即在沿芯片区Ⅰ至切割区Ⅱ的方向上，所述预设尺寸L大于测试主电路的尺寸，且所述预设尺寸L小于各个焊盘的尺寸。

在一个实施例中，所述预设尺寸L为20um～60um。

本实施例中，所述芯片区Ⅰ沿着第一方向和第二方向呈阵列式排列，第一方向和第二方向垂直；所述切割区Ⅱ包括沿第一方向延伸的第一切割区和沿第二方向延伸的第二切割区，第一切割区和第二切割区相交且垂直。

在其它实施例中，芯片区和切割区还可以按照其它的排列方式进行布局。

结合参考图3、图4和图5，图3为在图1基础上的示意图，图4为图3中非牺牲器件区Y的放大图，图5为图3中牺牲器件区Z的放大图，从若干芯片区Ⅰ中获取若干第一类芯片区M1和若干第二类芯片区M2。

从若干芯片区Ⅰ中获取若干第一类芯片区M1和若干第二类芯片区M2的方法包括：从若干芯片区Ⅰ中选择部分芯片区Ⅰ作为第二类芯片区M2；将第二类芯片区M2以外的芯片区Ⅰ作为第一类芯片区M1。

可以任意选择部分芯片区Ⅰ作为第二类芯片区M2。

为了使第二类芯片区M2的分布较为均匀，在一个实施例中，从若干芯片区Ⅰ中选择部分芯片区Ⅰ作为第二类芯片区M2的步骤包括：选择部分器件区X作为牺牲器件区Z，牺牲器件区Z在基底200上的分布均匀；从牺牲器件区Z中分别选择部分芯片区Ⅰ，并将选择出的芯片区Ⅰ作为第二类芯片区M2。

牺牲器件区Z以外的器件区X为非牺牲器件区Y。

在一个实施例中，所述牺牲器件区Z的数量占据器件区X数量的比例为1/30～1/3，如1/10；在各个牺牲器件区Z中，第二类芯片区M2的数量占据芯片区Ⅰ数量的比例为1/20～1/60。

所述第二类芯片区M2的分布较为均匀，这样能够使得：提高测试主电路对芯片主电路的电学性能检测的准确性。

进一步，从各牺牲器件区Z中选择部分芯片区Ⅰ的方式相同，即第二类芯片区M2在各个牺牲器件区Z中的位置相同。进一步提高了第二类芯片区M2分布的均匀性，进一步提高测试主电路对芯片主电路的电学性能检测的准确性。

所述第一类芯片区M1和第二类芯片区M2上均用于形成芯片主电路和焊盘。后续第一类芯片区M1上形成的芯片主电路用于和第一类芯片区M1上形成的焊盘电学连接。后续第二类芯片区M2上形成的芯片主电路用于和第二类芯片区M2上形成的焊盘不进行电学连接。

若第二类芯片区M2的数量占据芯片区Ⅰ总数量的比例小于1/1800，导致后续用于连接测试主电路的第二类芯片区M2上的焊盘的数量过少，后续能够用于检测芯片主电路电学性能的测试主电路的数量过少。那么，后续与第二类芯片区M2上的焊盘电学连接的测试芯片主电路的分布过少，后续对芯片主电路的电学性能检测的准确性较差。

若第二类芯片区M2的数量占据芯片区Ⅰ总数量的比例大于1/60，导致后续需要牺牲第二类芯片区M2上的芯片主电路的数量过多，而第二类芯片区M2上的芯片主电路不能用于形成芯片，因此造成工艺浪费。

综上，所述第二类芯片区M2的数量占据芯片区Ⅰ总数量的比例为1/60～1/1800。

结合参考图6和图7，图6为在图4基础上的示意图，图7为在图5基础上的示意图，在基底200各芯片区Ⅰ上形成芯片主电路210和焊盘220，焊盘220和芯片主电路210相互分立。

在第一类芯片区M1和第二类芯片区M2上均形成芯片主电路210和焊盘220。

所述芯片主电路210包括若干MOS晶体管，所述芯片主电路210还可以包括电阻元件或电容元件。

所述焊盘220的材料为金属，如铝或铜。

本实施例中，焊盘220表面用于焊接金属焊球，利用金属焊球将焊盘220和其它连接导线焊接在一起。焊盘220在平行于基底200表面方向上的尺寸影响金属焊球和焊盘220表面的结合力。为了使金属焊球和焊盘220表面的结合力较大，因此需要测试焊盘表面在平行于基底表面方向上的尺寸较大。各个焊盘220在平行于基底200表面方向上的尺寸大于所述预设尺寸L。

继续结合参考图6和图7，在基底200切割区Ⅱ上形成测试主电路230，所述测试主电路230用于对第一类芯片区M1上的芯片主电路210进行电学检测。

所述测试主电路230包括若干MOS晶体管，所述测试主电路230还可以包括电阻元件或电容元件。所述测试主电路230不包括焊盘。

本实施例中，还包括：在形成所述测试主电路230、芯片主电路210和焊盘220的过程中形成介质层(未图示)，所述介质层位于测试主电路230、芯片主电路210和基底200上；所述焊盘220位于介质层中，且所述介质层暴露出焊盘220的顶部表面。

所述测试主电路230位于相邻芯片区Ⅰ之间的第一切割区上；或者，所述测试主电路230位于相邻芯片区Ⅰ之间的第二切割区上。或者，部分测试主电路230位于相邻芯片区Ⅰ之间的第一切割区上，部分测试主电路230位于相邻芯片区Ⅰ之间的第二切割区上。

本实施例中，所述第二类芯片区M2上的焊盘220位于测试主电路230和第二类芯片区M2上的芯片主电路210之间。

结合参考图8和图9，形成第一类导电结构，第一类导电结构电学连接第一类芯片区M1上的芯片主电路210和第一类芯片区M1上的焊盘220；形成第二类导电结构，第二类导电结构电学连接测试主电路230和第二类芯片区M2上的焊盘220。

所述第一类导电结构包括第一插塞和第一类导电线240，第一插塞位于芯片主电路210上且和芯片主电路210连接，第一类导电线240连接第一插塞和第一类芯片区M1上的焊盘220；所述第二类导电结构包括第二插塞和第二类导电线250，第二插塞位于测试主电路230上且和测试主电路230连接，第二类导电线250连接第二插塞和第二类芯片区M2上的焊盘220。

所述半导体器件的形成方法还包括：在所述芯片主电路210上的介质层中形成贯穿介质层的第一插塞；在所述测试主电路230上的介质层中形成贯穿介质层的第二插塞；形成连接第一插塞和第一类芯片区M1上的焊盘的第一类导电线240；形成连接第二插塞和第二类芯片区M2上的焊盘的第二类导电线250。

形成第一类导电线240后，形成第二类导电线250；或者，形成第二类导电线250后，形成第一类导电线240；或者，在形成第一类导电线240的过程中形成第二类导电线250。

本实施例中，在形成第一类导电线240的过程中形成第二类导电线250。

本实施例中，形成第一类导电线240和第二类导电线250的步骤包括：在所述介质层、焊盘220、第一插塞和第二插塞上形成导电材料层(未图示)；在所述导电材料层上形成光刻胶层；在所述光刻胶层中形成第一图案和第二图案，第一图案用于对应第一类导电线240的位置，第二图案用于对应第二类导电线250的位置；形成第一图案和第二图案后，以所述光刻胶层为掩膜刻蚀导电材料层，形成所述第一类导电线240和第二类导电线250。

形成第一图案后，形成第二图案；或者，形成第二图案后，形成第一图案；或者，在形成第一图案的过程中形成第二图案。

本实施例中，在形成第一图案的过程中形成第二图案。

本实施例中，在所述光刻胶层中形成第一图案和第二图案，需要采用掩膜版260(参考图6)对光刻胶层进行曝光。所述掩膜版260中具有第一掩膜图案261和第二掩膜图案262。

为了方便说明，将牺牲器件区Z分为第一区和与第一区邻接的第二区，第一区和第二区的形状相同且大小相同，其中，第一区的中心指向第二区的中心的方向与第一方向垂直或与第二方向垂直。相对应的，在形成第一类导电线240和第二类导电线250之前，第二区的图形理论上可将第一区的图形沿垂直于第一方向或第二方向的方向平移得到。第一区包括第一类芯片区M1而不包括第二类芯片区M2，第二区包括第一类芯片区M1和第二类芯片区M2。

为了方便说明，将非牺牲器件区Y分为第三区和与第三区邻接的第四区，第三区和第四区的形状相同且大小相同，其中，第三区的中心指向第四区的中心的方向与第一方向垂直或与第二方向垂直。相对应的，在形成第一类导电线240和第二类导电线250之前，第四区的图形理论上可将第三区的图形沿垂直于第一方向或第二方向的方向平移得到。第一区和第三区的位置对应。第三区包括第一类芯片区M1而不包括第二类芯片区M2，第四区包括第一类芯片区M1而不包括第二类芯片区M2。

需要说明的是，当第一区的中心指向第二区的中心的方向与第一方向垂直时，第三区的中心指向第四区的中心的方向与第一方向垂直；当第一区的中心指向第二区的中心的方向与第二方向垂直时，第三区的中心指向第四区的中心的方向与第二方向垂直。

所述第一掩膜图案261用于定义第一区、第三区和第四区上第一类导电线240的位置。所述第二掩膜图案262用于定义第二区上第一类导电线240和第二类导电线250的位置。

在曝光过程中，对应非牺牲器件区Y的区域，采用第一掩膜图案261进行两次曝光，一次用于定于第三区上第一类导电线240的位置，另一次用于定于第四区上第一类导电线240的位置。

在曝光过程中，对应牺牲器件区Z的区域，采用第一掩膜图案261和第二掩膜图案262共进行两次曝光，具体的，采用第一掩膜图案261进行曝光，用于定义第一区上第一类导电线240的位置，采用第二掩膜图案262进行曝光，用于定义第二区上第一类导电线240和第二类导电线250的位置。

采用上述曝光的方法，针对牺牲器件区Z的区域，共进行两次曝光，具体的，各个牺牲器件区Z的区域均经过两侧曝光，两次曝光的图形所合成的图案用于定义牺牲器件区Z上的第一类导电线240和第二类导电线250的位置，同时，两次曝光的图形所合成的图案对应牺牲器件区Z上的第一图案和第二图案。

采用上述曝光的方法，针对非牺牲器件区Y的区域，共进行两次曝光，具体的，各个非牺牲器件区Y的区域均经过两侧曝光，两次曝光的图形所合成的图案用于定义非牺牲器件区Y上第一类导电线240的位置，同时，两次曝光的图形所合成的图案对应非牺牲器件区Y上的第一图案。

所述曝光过程中，仅使用掩膜版260，无需制作多种掩膜版，因此节省了工艺成本。其次，在曝光的过程中，容易将第一掩膜图案261对准第一区，将第二掩膜图案262对准第二区，使得形成的第二类导电线250的位置较为精准，提高了工艺精度。

本实施例中，还包括：形成第一类导电连线240和第二类导电线250后，采用测试主电路230对芯片主电路210进行电学检测；进行所述电学检测后，沿切割区Ⅱ进行切割，形成若干芯片。

相应的，本实施例还提供采用上述方法形成的半导体器件，请结合参考图8和图9，包括：基底200，基底200包括若干芯片区Ⅰ和位于相邻芯片区Ⅰ之间的切割区Ⅱ，若干芯片区Ⅰ包括若干第一类芯片区M1和若干第二类芯片区M2；位于各芯片区Ⅰ上的芯片主电路210；位于各芯片区上的焊盘220，各芯片区上的焊盘220和芯片主电路210相互分立；位于基底200切割区Ⅱ上的测试主电路230，所述测试主电路230用于对第一类芯片区M1上的芯片主电路210进行电学检测；第一类导电结构，第一类导电结构电学连接第一类芯片区M1上的芯片主电路210和第一类芯片区M1上的焊盘220；第二类导电结构，第二类导电结构电学连接测试主电路230和第二类芯片区M2上的焊盘220。

所述切割区Ⅱ沿芯片区Ⅰ至切割区Ⅱ方向上具有预设尺寸L。

在沿芯片区Ⅰ至切割区Ⅱ方向上，所述预设尺寸L大于测试主电路230的尺寸，且所述预设尺寸L小于各个焊盘220的尺寸。

在一个实施例中，所述预设尺寸L为20um～60um。

所述第二类芯片区M2的数量占据芯片区Ⅰ总数量的比例为1/60～1/1800。

所述基底200包括若干相邻的器件区X(参考图1)，各个器件区X均具有相同数量的芯片区Ⅰ；若干器件区X包括若干牺牲器件区Z和若干非牺牲器件区Y，牺牲器件区Z在基底200上的分布均匀；各牺牲器件区Z具有若干第一类芯片区M1和若干第二类芯片区M2，各非牺牲器件区Y具有若干第一类芯片区M1而不具有第二类芯片区M2。

所述牺牲器件区Z的数量占据器件区X数量的比例为1/30～1/3；在各个牺牲器件区Z中，第二类芯片区M2的数量占据芯片区Ⅰ数量的比例为1/20～1/60。

所述半导体器件还包括：位于测试主电路230、芯片主电路210和基底200上的介质层；所述焊盘220位于介质层中，且所述介质层暴露出焊盘220的顶部表面。

所述第一类导电结构包括第一插塞和第一类导电线240，第一插塞位于芯片主电路210上且和芯片主电路210连接，第一类导电线240连接第一插塞和第一类芯片区M1上的焊盘220；所述第二类导电结构包括第二插塞和第二类导电线250，第二插塞位于测试主电路230上且和测试主电路230连接，第二类导电线250连接第二插塞和第二类芯片区M2上的焊盘220。

所述第二类芯片区M2上的焊盘220位于测试主电路230和第二类芯片区M2上的芯片主电路210之间。

所述芯片区Ⅰ沿着第一方向和第二方向呈阵列式排列，第一方向和第二方向垂直；所述切割区Ⅱ包括沿第一方向延伸的第一切割区和沿第二方向延伸的第二切割区，第一切割区和第二切割区相交且垂直。

所述测试主电路230位于相邻芯片区Ⅰ之间的第一切割区上；或者，所述测试主电路230位于相邻芯片区Ⅰ之间的第二切割区上；或者，部分测试主电路230位于相邻芯片区Ⅰ之间的第一切割区上，部分测试主电路230位于相邻芯片区Ⅰ之间的第二切割区上。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体器件，其特征在于，包括：

基底，基底包括若干芯片区和位于相邻芯片区之间的切割区，若干芯片区包括若干第一类芯片区和若干第二类芯片区；

位于各芯片区上的芯片主电路；

位于各芯片区上的焊盘，各芯片区上的焊盘和芯片主电路相互分立；

位于基底切割区上的测试主电路，所述测试主电路用于对第一类芯片区上的芯片主电路进行电学检测；

第一类导电结构，第一类导电结构电学连接第一类芯片区上的芯片主电路和第一类芯片区上的焊盘；

第二类导电结构，第二类导电结构电学连接测试主电路和第二类芯片区上的焊盘。

2.根据权利要求1所述的半导体器件，其特征在于，所述切割区沿芯片区至切割区方向上具有预设尺寸；在沿芯片区至切割区方向上，所述预设尺寸大于测试主电路的尺寸，且所述预设尺寸小于各个焊盘的尺寸。

3.根据权利要求2所述的半导体器件，其特征在于，所述预设尺寸为20um～60um。

4.根据权利要求1所述的半导体器件，其特征在于，所述基底包括若干相邻的器件区，各个器件区均具有相同数量的芯片区；若干器件区包括若干牺牲器件区和若干非牺牲器件区，牺牲器件区在基底上的分布均匀；各牺牲器件区具有若干第一类芯片区和若干第二类芯片区，各非牺牲器件区具有若干第一类芯片区而不具有第二类芯片区。

5.根据权利要求4所述的半导体器件，其特征在于，所述牺牲器件区的数量占据器件区数量的比例为1/30～1/3；在各个牺牲器件区中，第二类芯片区的数量占据芯片区数量的比例为1/20～1/60。

6.根据权利要求1所述的半导体器件，其特征在于，还包括：位于测试主电路、芯片主电路和基底上的介质层；所述焊盘位于介质层中，且所述介质层暴露出焊盘的顶部表面；所述第一类导电结构包括第一插塞和第一类导电线，第一插塞贯穿芯片主电路上的介质层且和芯片主电路连接，第一类导电线连接第一插塞和第一类芯片区上的焊盘；所述第二类导电结构包括第二插塞和第二类导电线，第二插塞贯穿测试主电路上的介质层且和测试主电路连接，第二类导电线连接第二插塞和第二类芯片区上的焊盘。

7.根据权利要求1所述的半导体器件，其特征在于，所述第二类芯片区上的焊盘位于测试主电路和第二类芯片区上的芯片主电路之间。

8.根据权利要求1所述的半导体器件，其特征在于，所述芯片区沿着第一方向和第二方向呈阵列式排列，第一方向和第二方向垂直；所述切割区包括沿第一方向延伸的第一切割区和沿第二方向延伸的第二切割区，第一切割区和第二切割区相交且垂直；所述测试主电路位于相邻芯片区之间的第一切割区上；或者，所述测试主电路位于相邻芯片区之间的第二切割区上；或者，部分测试主电路位于相邻芯片区之间的第一切割区上，部分测试主电路位于相邻芯片区之间的第二切割区上。

9.一种形成权利要求1至8任意一项半导体器件的方法，其特征在于，包括：

提供基底，基底包括若干芯片区和位于相邻芯片区之间的切割区；

从若干芯片区中获取若干第一类芯片区和若干第二类芯片区；

在基底各芯片区上形成芯片主电路和焊盘，焊盘和芯片主电路相互分立；

在基底切割区上形成测试主电路，所述测试主电路用于对第一类芯片区上的芯片主电路进行电学检测；

形成第一类导电结构，第一类导电结构电学连接第一类芯片区上的芯片主电路和第一类芯片区上的焊盘；

形成第二类导电结构，第二类导电结构电学连接测试主电路和第二类芯片区上的焊盘。

10.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述基底包括若干相邻的器件区，各个器件区均具有相同数量的芯片区；从若干芯片区中获取若干第一类芯片区和若干第二类芯片区的方法包括：从若干芯片区中选择部分芯片区作为第二类芯片区；将第二类芯片区以外的芯片区作为第一类芯片区；从若干芯片区中选择部分芯片区的步骤包括：选择部分器件区作为牺牲器件区，牺牲器件区在基底上的分布均匀；从牺牲器件区中分别选择部分芯片区，并将选择出的芯片区作为第二类芯片区。