CN103579196A

CN103579196A - 包括测试结构的晶片和芯片

Info

Publication number: CN103579196A
Application number: CN201310319261.5A
Authority: CN
Inventors: U.施马尔斯鲍尔; M.孙德尔
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2012-07-27
Filing date: 2013-07-26
Publication date: 2014-02-12
Anticipated expiration: 2033-07-26
Also published as: US20140027772A1; CN103579196B; US8933448B2; DE102013107591A1

Abstract

本发明涉及包括测试结构的晶片和芯片。提供了具有处于其上的芯片的晶片和对应的芯片，其中，在芯片的外围芯片区域中提供测试结构或其部分。还公开了对应的方法。

Description

包括测试结构的晶片和芯片

技术领域

本申请涉及包括测试结构及其部分的晶片和芯片以及用于提供这样的晶片和芯片的对应方法。

背景技术

为了制造包括一个或多个半导体器件的芯片，在很多情况下在晶片上形成多个这样的芯片，并且之后对所述晶片进行切片，从而使各个芯片彼此分离。

在这样的制造过程期间，除了对应于所要形成的半导体器件的结构之外，经常在晶片上形成测试结构，例如，PCM测试结构（过程控制监测）或者RCM测试结构（可靠性控制监测）。与所要形成的半导体器件独立的这些测试结构能够监测工艺条件等的影响。不可以将这些测试结构所占据的空间用于形成半导体器件。

发明内容

在一个实施例中，公开了一种包括多个芯片和使所述芯片彼此分离的截口区域的半导体晶片。至少在所述芯片之一中，在其外围芯片区域中形成测试结构。

在其他实施例中，公开了在外围芯片区域中具有对应测试结构的芯片。

在另一实施例中，公开了一种用于制造芯片的方法。所述方法包括在芯片的外围芯片区域中形成测试结构。

附图说明

图1是根据实施例的晶片的示意性表示。

图2是根据实施例的芯片的示意性表示。

图3A到3D是根据一些实施例的芯片或晶片的局部视图。

图4是根据实施例的晶片的局部视图。

图5是根据实施例的晶片的一部分的示意性表示。

图6是说明了根据实施例的方法的流程图。

具体实施方式

在下文中将详细描述本发明的实施例。然而，应当指出，根据本申请的概念可以按照很多不同的形式来体现，并且因此所描述的实施例不被解释为是限制性的。

可以使不同实施例的特征相互组合，除非另行明确指出。另一方面，利用多个特征对实施例进行描述不被解释为表明所有那些特征都是实践本发明所必需的，因为其他实施例可以包括更少的特征和/或替代特征。

还应当指出，在附图中，所示出的各种元件不一定是相互按比例的，但是各种元件的尺寸以一种方式表示，该方式使这些元件可容易区分，并因此提供对相应实施例的清晰理解。

应当指出，像上、下、右和左之类的方向性指定仅指代附图中的表示，并且不将其解释为指示与本发明的实施例相对应的产品的空间中的任何实际位置。

在图1中，示出了根据实施例的晶片10。例如，晶片10可以是像硅晶片或砷化镓晶片之类的半导体晶片，但不限于此，并且其可以由可用作芯片生产基础的任何适当材料所构成。

在晶片10上形成多个芯片11A到11I，在下文中将其统称为芯片11。形成芯片11的位置又被称为部位。通过芯片11之间的截口区域14将所述芯片11分离。在各个芯片的生产期间，使用例如钢丝锯或者任何其他适当的装置沿截口区域14对晶片10进行切片，从而使芯片11彼此分离。之后，可以按照任何常规的方式对芯片11进行封装。

芯片11可以具有形成于其上的处于相应的主区域12A到12I（统称为主区域12）中的像晶体管或集成电路之类的一个或多个半导体器件，所述器件的形成可以按照用于芯片制造的任何常规方式，例如，其涉及光刻、掺杂（例如，通过离子束）、外延等。

在图1的实施例中，在一些芯片测试结构上，在外围芯片区域处形成例如PCM测试结构（工艺控制监测）或RCM测试结构（可靠性控制监测）。本申请的情境中的外围芯片区域一般是指从芯片的边缘延伸，沿相应芯片的边缘的至少部分向内插入的芯片区域。例如，在图1的实施例中，可以在芯片11A的外围芯片区域13A中、芯片11B的外围芯片区域13B、芯片11C的外围芯片区域13C、芯片11D的外围芯片区域13D、芯片11E的外围芯片区域13E、芯片11G的外围芯片区域13G以及芯片11H的外围芯片区域13H中形成测试结构。外围芯片区域13A到13H将被统称为外围芯片区域13。所述测试结构可以例如包括用于电接触所述测试结构的金属焊盘。

在图1的实施例中，可以例如将外围芯片区域13D、13E、13G和13H中的测试结构共同用来执行四点测量。外围芯片区域13A、13B和13C中提供的测试结构可以包括多个金属焊盘，例如，用以执行三点测量的三个金属焊盘，或者任何其他数量的金属焊盘。

如图1中可以看出的，在一些实施例中，晶片中只有一些芯片包括具有形成于其中的测试结构的外围芯片区域。处于不同的外围芯片部分中的测试结构可以与彼此不同，以执行不同种类的测试。所述测试结构本身可以是任何期望的常规测试结构，尤其是PCM或RCM测试结构。在其他实施例中，可以在仅在一个芯片的外围芯片区域中，或在所有芯片的外围芯片区域中提供测试结构。

在所述外围芯片区域中形成的测试结构可以电学上独立于芯片11的主区域12中形成的任何半导体器件。尤其是，可以在所述测试结构和形成于主区域中的半导体器件之间提供电绝缘。可以在晶片生产期间或者在晶片生产之后使用所述测试结构，例如用于工艺监测，并所述测试结构可以在运送给客户的最终产品中是无效的。

应当指出，图1中的九个芯片11的编号和布置只是起着示例的作用，并且取决于晶片的尺寸和部分的尺寸，即，芯片所必需的面积，可以在晶片上制造任何适当数量的芯片。此外，如已经提到的，图1中的表示并非按比例，并且在一些实施例中，截口14和/或外围芯片区域13相比图1中所表示的可以相对于芯片11更小。

而且，外围芯片区域13的位置和形状可以不同于所示的那些，并且根据具体工艺中期望的测试结构的数量和类型，相比所示的，更多或更少的芯片可以具备用于测试结构的外围芯片区域。例如，相比图1中所示的，所述外围芯片区域也可以沿芯片11的边缘被放置在不同的位置处。

除了用于形成期望的半导体器件的半导体结构之外，主区域12还可以包括例如金属接触或者用于接触半导体结构，并因此用于接触所形成的半导体器件的其他设施。

在一些实施例中，形成于主区域12中的半导体器件对于所有的芯片都可以是在标称上等同的，例如，在标称上具有相同的电学功能。本文中所使用的“标称上等同的”指的是，所述半导体器件根据其设计具有等同的功能和/或形状，但是由于工艺变化等而可能存在偏差。在其他实施例中，可以在不同的芯片上形成不同的半导体器件。

对于外围芯片区域13C而言，如作为示例示出的，外围芯片区域可以具有宽度d1和长度d2。宽度d1可以例如大于单元间距的10倍，即，例如在主区域12的一个或多个中形成的相邻单元之间的距离，例如至少是单元间距的20倍或至少是50倍。在一些实施例中，单元间距可以为大约1μm，并且d1可以至少为10μm、至少为20μm或至少为50μm。可以足够大地选择d2，以容纳一个或多个金属焊盘，例如，至少两个金属焊盘。例如，d2可以大约是单元间距的几百倍。在一些实施例中，d2可以至少为100μm或者至少为200μm，例如，大约为500μm。外围芯片区域的总面积d1×d2可以为大约10000μm²或者0.1mm²或更大。

芯片11的尺寸可以根据形成于其上的一个或多个半导体器件而变化。在实施例中，所述尺寸可以处于0.5mm×0.8mm和8mm×10mm之间，例如，0.8mm×1.0mm或者5mm×6mm。例如，在一些实施例中，外围芯片区域的尺寸可以处于相应芯片的尺寸的1%和20%之间，例如，处于5%和15%之间。上述数值只是起着示例的作用，并且其可以根据对测试结构和半导体器件的技术要求和/或面积要求而变化。

在图2中，示出了根据实施例的芯片21。例如，芯片21可以例如是图1的芯片11中的任何芯片，但是其也可以是针对从不同于图1的晶片10的晶片所获得的芯片的示例。

芯片21包括可以形成半导体器件的主区域22，例如，所述半导体器件为晶体管或集成电路。主区域22包括用于接触半导体器件的，例如，用于接触其栅极的金属焊盘25。可以按照任何常规方式对主区域22进行处理。

此外，芯片21包括具有形成于其中的测试结构的外围芯片区域23。在所述示例中，所述测试结构包括三个金属焊盘26A、26B和26C，用于接触例如处于其间的半导体结构27A、27B的结构。这样形成的测试结构可以是PCM测试结构或RCM测试结构，但是其不限于此，并且其可以是出于测试目的所期望的任何种类的结构。通过一个或多个漏极环28，例如，通过两个漏极环，将图2的测试结构与主区域分离。

如所指出的，可以按照任何常规方式处理主区域22上所形成的任何半导体器件，所述外围芯片区域23的内边界替代了芯片边缘，在该处主区域22与外围芯片区域23相邻。

如已经指出的，在一些实施例中，在生产期间或者生产之后出于测试目的而形成所述测试结构，但是在最终产品中不使用所述测试结构。在这种情况下，在一些情形中可能期望在将芯片交付给客户之前使测试结构永久性失效。例如，可以提供所谓的熔丝，其可以在完成测试之后被熔化，从而使测试结构永久性禁用并失效。现在将参考图3A到3D描述对应的实施例。

图3A到3D中的每个示出了具有外围芯片区域33和主区域32的芯片（单独的或者处于晶片上）的局部视图。图3A到3D仅局部示出了主区域32。

在图3A到3D的每个中，作为针对测试结构的简单示例，提供了两个金属焊盘36A、36B和所要测试的半导体结构37，例如，所述测试是通过向焊盘36A和36B施加电压和/或电流，和/或通过测量焊盘36A和36B处的电压和/或电流来进行的。使如图3A到3D中所示的半导体结构与金属焊盘36B直接耦合，并且经由相应的熔丝38A到38D与金属焊盘36A耦合。例如，熔丝38A到38B可以是由多晶硅构成的熔丝。例如，可以将熔丝38A到38D实现为平面聚合熔丝或者实现为沟槽聚合熔丝。熔丝38A到38D中的每个分别包括窄部分39A到39D。如果例如通过向金属焊盘36A、36B施加对应的电压来向熔丝施加超过预定阈值的电流，那么熔丝在窄部分处熔化，从而使电连接永久中断。将实施例中的预定电流选择为高于使用测试结构执行测试所需的测量电流。实施例中的预定电流大于10mA，例如，处于10mA和50mA之间，但是根据要求也可以选择其他值。而且，在实施例中，如上文提及的所使用的测量电流低于这些值。

在图3A中，熔丝38A本质上对称，其中，处于窄部分38A的两侧上的部分具有近似相同的宽度。

在图3B的实施例中，图3B中所表示的处于窄部分39B上方的部分小于窄部分38B下方的部分。此外，在图3B的实施例中，将窄部分39B放置在金属焊盘36A下方。在这种情况下，在熔丝38B被熔化时，金属焊盘36A在一些情况下可以防止熔丝的部分被轰开（blast away）。

在图3C中，熔丝38C与图3B的熔丝39B类似，但是窄部分39C以垂直的方式链接至熔丝38C的在图3C中在窄部分39C上方所表示的部分。

在图3D中，熔丝38D是非对称的，其中，将窄部分39D远离主要部分32进行放置，从而进一步降低在熔丝被熔化时对主要部分32的任何部分造成损害的风险。

如从图3A到3D可以看出的，在本发明的实施例中可用的熔丝可以采取多种不同的形式。除了所示出的那些形式之外的进一步变型也是可能的。例如，还是对于图3A的熔丝38A而言，可以将窄部分39A放置在金属焊盘36A下方。而且，熔丝的窄部分和其余部分之间的连接在两侧上都可以是垂直的而不是如例如在图3C中所示的仅在一侧上垂直。

图3A到3D中所示的测试结构只是简单的示例，并且包括更多的金属焊盘、更多的半导体结构和/或一条以上的熔丝的更加复杂的测试结构也是可能的。

在到目前为止所讨论的实施例中，将测试结构完全放置在外围芯片部分中，而不使用芯片之间的截口。在其他实施例中，可以仅将测试结构的一部分，例如，金属焊盘放置到外围芯片区域中，并且可以将测试结构的其他部分放置到截口中。现在将参考图4和图5描述对应的实施例。

在图4中，示出了包括芯片41和相邻截口44的晶片的一部分。在图4的实施例中，芯片41的主区域包括单元区42、栅极焊盘45以及所谓的栅极浇道（runner）411、412、413，从而给出了可以在芯片的主要部分中实现的半导体器件的示例。然而，这一结构仅起着示例的作用，并且可以实现任何期望的半导体器件。

在外围芯片区域43中，提供测试结构的金属焊盘46A到46D。将金属焊盘46A和46B分别通过高度掺杂的多晶硅连接410A、410B进行链接，其中，在截口44中提供半导体结构47A，以及将金属焊盘46C、46D分别通过高度掺杂的多晶硅连接410C、410D进行链接，其中，在截口44中提供半导体结构47D，以形成完整的测试结构。所示的测试结构的形状仅起着示例的作用，并且也可以按照这种方式实现其他期望的测试结构。

在图4的实施例中，将测试结构的金属焊盘放置在外围芯片区域43中，并且将所述测试结构的无金属的其他部分放置在截口44中。将多晶硅连接或其他非金属连接用作金属焊盘46A到46D以及结构47A、47B之间的耦合。在其他实施例中，可以使用金属连接。

在对晶片切片以使芯片分离时，可以通过切片来去除经由虚线框414所指示的截口中的测试结构的部分，例如，通过使钢丝锯穿过这些部分。由于在截口44中不提供金属部分，因而在图4的实施例中，与在截口中提供测试结构的金属部分的情况相比，降低了在锯断过程期间形成裂缝等的风险。

因此，在图4的实施例中，在最终产品（芯片）中，在外围芯片区域中出现金属焊盘46A到46D，其中多晶硅链接410A到410D的部分终止于芯片的边缘处。

在图5中，示出了包括四个芯片51A到51D的根据实施例的晶片的一部分。

芯片51B和51D与图4的芯片41类似，并且包括处于其外围芯片区域中的金属焊盘，所述金属焊盘经由多晶硅连接而被链接至截口中的结构。

芯片51C也具有与芯片41类似的结构，除了图5中的芯片51C的两个上部金属焊盘经由多晶硅连接与半导体结构515耦合。芯片51A也具有外围芯片区域，其并非被放置在右上角中，而是放置在右下角中。芯片51A的两个下部金属焊盘也与处于截口54中的结构515耦合。

如可以在图5中看出的，在实施例中，不同的芯片可以包括不同的测试结构或者不同的金属焊盘布置。而且，在一些实施例中，金属焊盘的数量对于不同的芯片而言可以有差别，或者与已经参考图1所解释的内容类似，晶片上的一些芯片可以不包括具有测试结构或其部分的外围芯片区域。

因此，根据像图5的的实施例之类的实施例的由晶片生产的芯片可以具有标称上等同的电学功能，但是所述芯片可以在其外围芯片区域中的测试结构的部分的位置和/或形状方面不同。

应当指出，具有源极单元区42、栅电极45和栅极浇道411到413的半导体器件仅起着示例的作用，也可以将其用在根据其他实施例的芯片中。另一方面，如已经指出的，也可以应用其他半导体结构。

在图4和图5的实施例中，源极单元区42的边界仅使用直角来遵循外围芯片区域43以及像栅极浇道411到413和栅电极45之类的其他元件。在其他实施例中，也可以使用斜角（bevelled corner）。

在图6中，示出了说明根据实施例的制造方法的流程图。

在60处，在晶片上的一个或多个芯片的外围芯片区域中至少部分提供一个或多个测试结构。例如，在所述外围芯片区域中提供测试结构的至少金属部分。

如果在所述外围芯片区域中未提供完整的测试结构，那么在61处，可以在晶片的截口区域中可选地提供另外的部分，例如，测试结构的非金属部分，如例如参考图4和图5所解释的。

在芯片生产之后或者在芯片生产期间，在62处，例如通过施加测量电流和/或测量电压来执行对测试结构的测试。

如果测试结构包括例如参考图3A到3D所解释的熔丝，那么在63处，可选地在已完成62处的测试之后使熔丝熔化。

在64处，执行切片过程，以使晶片上的芯片彼此分离，并且在65处，对所述芯片进行进一步处理，例如封装。

应当指出，参考图6描述的各种动作未必一定要按所指示的顺序来执行。例如，可以在晶片处理期间至少部分地同时执行外围芯片区域中的测试结构的部分提供和61处的截口区域中的测试结构的至少一些部分的提供，或者，如果在切片过程期间测试结构的部分受到破坏的截口区域中不提供测试结构的部分，那么也可以在64处的切片过程之后执行62处的测试的执行以及63处的可选的熔丝的熔化。

如从上文的解释可以看出的，可以相对于所呈现的实施例来执行多种变型和修改，因此不将所呈现的实施例解释为限制本申请的范围。

Claims

1.一种晶片，包括：

多个芯片，所述芯片通过截口区域彼此分离，

所述芯片中的至少一个包括主区域和外围芯片区域，所述主区域至少具有形成于其中的半导体器件，其中，在所述外围芯片区域中形成测试结构的至少一部分。

2.根据权利要求1所述的晶片，其中，测试结构的所述至少一部分包括完整的测试结构。

3.根据权利要求1所述的晶片，其中，在所述截口区域中提供所述测试结构的另外一部分。

4.根据权利要求3所述的晶片，

其中，所述测试结构的所述一部分包括至少一个金属焊盘，

其中，所述测试结构的所述另外一部分包括半导体结构，并且

其中，使所述金属焊盘经由多晶硅连接与所述半导体结构耦合。

5.根据权利要求3所述的晶片，其中，所述另外一部分是无金属部分。

6.根据权利要求1所述的晶片，其中，所述芯片中的所述至少一个包括两个或更多个芯片，其中，所述两个或更多个芯片中的至少两个的测试结构彼此不同。

7.根据权利要求6所述的晶片，其中，所述两个或更多个芯片中的第一芯片的测试结构的所述一部分包括金属焊盘，

其中，所述两个或更多个芯片中的第二芯片的所述测试结构包括金属焊盘，其中，所述第一芯片的所述金属焊盘和所述第二芯片的所述金属焊盘两者都被耦合至所述截口区域中的相同结构。

8.根据权利要求1所述的晶片，其中，所述测试结构包括工艺控制监测（PCM）测试结构或可靠性控制监测（RCM）测试结构中的至少一个。

9.根据权利要求1所述的晶片，

其中，所述多个芯片中的至少一个另外的芯片没有测试结构的部分。

10.一种芯片，包括：

主区域，具有形成于其中的半导体器件，以及

外围芯片区域，具有形成于其中的测试结构的至少一部分。

11.根据权利要求10所述的芯片，其中，所述外围芯片区域与所述主区域电绝缘。

12.根据权利要求10所述的芯片，其中，所述主区域包括至少一个金属焊盘。

13.根据权利要求10所述的芯片，其中，使测试结构的所述至少一部分永久性地在电学上失效。

14.根据权利要求13所述的芯片，其中，测试结构的所述至少一部分包括用于使测试结构的所述至少一部分在电学上失效的熔化熔丝。

15.根据权利要求10所述的芯片，其中，测试结构的所述至少一部分包括至少一个金属焊盘和从所述金属焊盘行进至所述芯片的边缘的多晶硅连接。

16.根据权利要求10所述的芯片，其中，测试结构的所述至少一部分包括完整的测试结构。

17.根据权利要求10所述的芯片，其中，所述测试结构是工艺控制监测（PCM）或可靠性控制监测（RCM）测试结构之一。

18.一种芯片组，

所述芯片组中的第一芯片包括主区域和外围芯片区域，所述主区域具有形成于其中的半导体器件，所述外围芯片区域具有形成于其中的测试结构的至少一部分，

第二芯片包括主区域和外围芯片区域，所述主区域具有形成于其中的半导体器件，所述外围芯片区域具有形成于其中的测试结构的至少一部分，

其中，所述第一芯片的测试结构的所述至少一部分不同于所述第二芯片的测试结构的所述至少一部分。

19.根据权利要求18所述的芯片组，

其中，所述第一芯片的所述半导体器件和所述第二芯片的所述半导体器件在标称上是电学等同的。

20.根据权利要求18所述的芯片组，包括无测试结构的第三芯片。

21.一种方法，包括：

在晶片上的至少一个芯片的外围芯片区域中至少部分提供所述晶片上的至少一个测试结构。

22.根据权利要求21所述的方法，还包括使用所述测试结构来执行测试，以及

在所述测试之后永久性禁用所述测试结构。

23.根据权利要求22所述的方法，其中，永久性禁用所述测试结构包括使所述测试结构的熔丝熔化。

24.根据权利要求21所述的方法，还包括在所述晶片的截口区域中提供所述至少一个测试结构的至少一些非金属部分。

25.根据权利要求21所述的方法，还包括对所述晶片进行切片，以使所述晶片上的芯片彼此分离。