JP3383551B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3383551B2 JP3383551B2 JP17810697A JP17810697A JP3383551B2 JP 3383551 B2 JP3383551 B2 JP 3383551B2 JP 17810697 A JP17810697 A JP 17810697A JP 17810697 A JP17810697 A JP 17810697A JP 3383551 B2 JP3383551 B2 JP 3383551B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣカードなどに
搭載される半導体装置及びその製造方法に関し、特にこ
の半導体装置に記憶された情報を保護するための保護手
段を備えた半導体装置及びその製造方法に関するもので
ある。
搭載される半導体装置及びその製造方法に関し、特にこ
の半導体装置に記憶された情報を保護するための保護手
段を備えた半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】近年、半導体装置（ＬＳＩチップ）が組
み込まれたＩＣカードが、急速に普及し始めている。特
に金融社会においては、利用者の識別用ＩＤナンバーや
残高等の情報をＩＣカードに記録させ財布のように利用
する、いわゆる電子財布としての需要が高まっている。
み込まれたＩＣカードが、急速に普及し始めている。特
に金融社会においては、利用者の識別用ＩＤナンバーや
残高等の情報をＩＣカードに記録させ財布のように利用
する、いわゆる電子財布としての需要が高まっている。
【０００３】このようなＩＣカードは、半導体メモリ
（ＥＥＰＲＯＭ、ＲＯＭ等）とマイクロプロセッサ（Ｃ
ＰＵ）等を組み込んだメモリーカードであり、そのカー
ド内にこれらを搭載したＬＳＩチップを備えている。
（ＥＥＰＲＯＭ、ＲＯＭ等）とマイクロプロセッサ（Ｃ
ＰＵ）等を組み込んだメモリーカードであり、そのカー
ド内にこれらを搭載したＬＳＩチップを備えている。
【０００４】上述したようにＬＳＩチップの内部には、
ＥＥＰＲＯＭ、ＲＯＭ、ＲＡＭ及びＣＰＵ等の回路ブロ
ックが形成されており、上記ＩＣカードは主にＥＥＰＲ
ＯＭに記録された利用者の識別用ＩＤナンバーや残高等
の情報を読み出し、さらに書き込みを行いながら、これ
らの情報を利用することにより電子財布として機能して
いる。
ＥＥＰＲＯＭ、ＲＯＭ、ＲＡＭ及びＣＰＵ等の回路ブロ
ックが形成されており、上記ＩＣカードは主にＥＥＰＲ
ＯＭに記録された利用者の識別用ＩＤナンバーや残高等
の情報を読み出し、さらに書き込みを行いながら、これ
らの情報を利用することにより電子財布として機能して
いる。
【０００５】ところでＬＳＩチップの内部には、主に識
別用ＩＤナンバーや残高等の情報が記憶されたＥＥＰＲ
ＯＭを検査するためのテスト回路が設けられており、こ
のテスト回路に接続されたテスト用パッドを用いてＥＥ
ＰＲＯＭの回路動作や記憶情報の検査等が行われる。
別用ＩＤナンバーや残高等の情報が記憶されたＥＥＰＲ
ＯＭを検査するためのテスト回路が設けられており、こ
のテスト回路に接続されたテスト用パッドを用いてＥＥ
ＰＲＯＭの回路動作や記憶情報の検査等が行われる。
【０００６】
【発明が解決しようとする課題】しかしながら、テスト
用パッドを用いると、ＥＥＰＲＯＭに記憶された情報が
比較的容易に読み出し及び書き込みできるようになって
いるため、上記テスト用パッドから、ＥＥＰＲＯＭに記
憶された識別用ＩＤナンバーや残高等の機密情報が不正
に解読されたり、書き換えられたりする可能性がある。
このような不正が行われると、多大な損害や被害その他
の問題を引き起こす恐れがある。
用パッドを用いると、ＥＥＰＲＯＭに記憶された情報が
比較的容易に読み出し及び書き込みできるようになって
いるため、上記テスト用パッドから、ＥＥＰＲＯＭに記
憶された識別用ＩＤナンバーや残高等の機密情報が不正
に解読されたり、書き換えられたりする可能性がある。
このような不正が行われると、多大な損害や被害その他
の問題を引き起こす恐れがある。
【０００７】そこで本発明は、上記課題に鑑みてなされ
たものであり、検査のためのテスト回路に接続された配
線をダイシングライン上に形成し、この配線上にＡｌパ
ターンをカバーとして形成することにより、半導体装置
に形成された半導体集積回路内の記憶情報の不正な読み
出し及び書き込みを防止することができる半導体装置及
びその製造方法を提供することを目的とする。
たものであり、検査のためのテスト回路に接続された配
線をダイシングライン上に形成し、この配線上にＡｌパ
ターンをカバーとして形成することにより、半導体装置
に形成された半導体集積回路内の記憶情報の不正な読み
出し及び書き込みを防止することができる半導体装置及
びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の半導体装置は、半導体集積回路と
この半導体集積回路を検査するためのテスト回路が形成
されたＬＳＩ本体と、上記ＬＳＩ本体の周囲のダイシン
グライン上に形成され、且つ上記テスト回路に接続され
る配線パターンと、上記配線パターンの上層に形成され
たこの配線パターンを覆う保護パターンとを具備するこ
とを特徴とする。
に、請求項１に記載の半導体装置は、半導体集積回路と
この半導体集積回路を検査するためのテスト回路が形成
されたＬＳＩ本体と、上記ＬＳＩ本体の周囲のダイシン
グライン上に形成され、且つ上記テスト回路に接続され
る配線パターンと、上記配線パターンの上層に形成され
たこの配線パターンを覆う保護パターンとを具備するこ
とを特徴とする。
【０００９】また、さらに請求項２に記載の半導体装置
は、請求項１に記載の構成において、上記保護パターン
が上記配線パターンの上記ダイシングライン上に形成さ
れたことを特徴とする。
は、請求項１に記載の構成において、上記保護パターン
が上記配線パターンの上記ダイシングライン上に形成さ
れたことを特徴とする。
【００１０】また、請求項３に記載のウェハは、半導体
集積回路とこの半導体集積回路を検査するためのテスト
回路を有するＬＳＩ本体が複数配列されたウェハであっ
て、上記ＬＳＩ本体を単体に分割するために上記ＬＳＩ
本体間に設けられたダイシングラインと、上記ダイシン
グライン上に形成され、且つ上記テスト回路に接続され
る配線パターンと、上記配線パターンの上層に形成され
たこの配線パターンを覆う保護パターンとを具備するこ
とを特徴とする。
集積回路とこの半導体集積回路を検査するためのテスト
回路を有するＬＳＩ本体が複数配列されたウェハであっ
て、上記ＬＳＩ本体を単体に分割するために上記ＬＳＩ
本体間に設けられたダイシングラインと、上記ダイシン
グライン上に形成され、且つ上記テスト回路に接続され
る配線パターンと、上記配線パターンの上層に形成され
たこの配線パターンを覆う保護パターンとを具備するこ
とを特徴とする。
【００１１】また、さらに請求項４に記載のウェハは、
請求項３に記載の構成において、上記保護パターンが上
記配線パターンの上記ダイシングライン上に形成された
ことを特徴とする。
請求項３に記載の構成において、上記保護パターンが上
記配線パターンの上記ダイシングライン上に形成された
ことを特徴とする。
【００１２】また、さらに請求項５に記載の半導体装置
は、請求項１又は２に記載の構成において、上記保護パ
ターンが複数層の導体膜からなることを特徴とする。
は、請求項１又は２に記載の構成において、上記保護パ
ターンが複数層の導体膜からなることを特徴とする。
【００１３】また、さらに請求項６に記載のウェハは、
請求項３又は４に記載の構成において、上記保護パター
ンが複数層の導体膜からなることを特徴とする。
請求項３又は４に記載の構成において、上記保護パター
ンが複数層の導体膜からなることを特徴とする。
【００１４】また、さらに請求項７に記載の半導体装置
は、請求項１、２又は５のいずれかに記載の構成におい
て、上記保護パターンが上記半導体集積回路または上記
テスト回路と同時に形成されたことを特徴とする。
は、請求項１、２又は５のいずれかに記載の構成におい
て、上記保護パターンが上記半導体集積回路または上記
テスト回路と同時に形成されたことを特徴とする。
【００１５】また、さらに請求項８に記載のウェハは、
請求項３、４又は６のいずれかに記載の構成において、
上記保護パターンが上記半導体集積回路または上記テス
ト回路と同時に形成されたことを特徴とする。
請求項３、４又は６のいずれかに記載の構成において、
上記保護パターンが上記半導体集積回路または上記テス
ト回路と同時に形成されたことを特徴とする。
【００１６】また、請求項９に記載の半導体装置の製造
方法は、半導体集積回路とこの半導体集積回路を検査す
るためのテスト回路が形成されるＬＳＩ本体と、このＬ
ＳＩ本体の周囲にＬＳＩ本体を分割するために設けられ
るダイシングラインとを有する半導体装置の製造方法で
あって、上記ダイシングライン内の半導体基板上に、上
記テスト回路に接続された配線パターンを形成する配線
パターン形成工程と、上記配線パターンの上層にこの配
線パターンを覆う保護パターンを形成する保護パターン
形成工程とを具備することを特徴とする。
方法は、半導体集積回路とこの半導体集積回路を検査す
るためのテスト回路が形成されるＬＳＩ本体と、このＬ
ＳＩ本体の周囲にＬＳＩ本体を分割するために設けられ
るダイシングラインとを有する半導体装置の製造方法で
あって、上記ダイシングライン内の半導体基板上に、上
記テスト回路に接続された配線パターンを形成する配線
パターン形成工程と、上記配線パターンの上層にこの配
線パターンを覆う保護パターンを形成する保護パターン
形成工程とを具備することを特徴とする。
【００１７】また、請求項１０に記載の半導体装置の製
造方法は、半導体集積回路とこの半導体集積回路を検査
するためのテスト回路が形成されるＬＳＩ本体と、この
ＬＳＩ本体の周囲にＬＳＩ本体を分割するために設けら
れるダイシングラインとを有する半導体装置の製造方法
であって、上記ＬＳＩ本体内に配線を形成する工程を用
いて、上記ダイシングライン内の半導体基板上に上記テ
スト回路に接続された配線パターンを形成する配線パタ
ーン形成工程と、上記ＬＳＩ本体内に配線を形成する工
程を用いて、上記配線パターンの上層にこの配線パター
ンを覆う保護パターンを形成する保護パターン形成工程
とを具備することを特徴とする。
造方法は、半導体集積回路とこの半導体集積回路を検査
するためのテスト回路が形成されるＬＳＩ本体と、この
ＬＳＩ本体の周囲にＬＳＩ本体を分割するために設けら
れるダイシングラインとを有する半導体装置の製造方法
であって、上記ＬＳＩ本体内に配線を形成する工程を用
いて、上記ダイシングライン内の半導体基板上に上記テ
スト回路に接続された配線パターンを形成する配線パタ
ーン形成工程と、上記ＬＳＩ本体内に配線を形成する工
程を用いて、上記配線パターンの上層にこの配線パター
ンを覆う保護パターンを形成する保護パターン形成工程
とを具備することを特徴とする。
【００１８】また、請求項１１に記載の半導体装置の製
造方法は、半導体集積回路とこの半導体集積回路を検査
するためのテスト回路が形成されるＬＳＩ本体と、この
ＬＳＩ本体の周囲にＬＳＩ本体を分割するために設けら
れるダイシングラインとを有する半導体装置の製造方法
であって、上記ＬＳＩ本体内に配線を形成する工程を用
いて、上記ダイシングライン内の半導体基板上に上記テ
スト回路に接続された配線パターンを形成する配線パタ
ーン形成工程と、上記ＬＳＩ本体内に絶縁膜を形成する
工程を用いて、上記配線パターン上に第１の絶縁膜を形
成する第１絶縁膜形成工程と、上記ＬＳＩ本体内に配線
を形成する工程を用いて、上記第１の絶縁膜上に上記配
線パターンを覆う第１の保護パターンを形成する第１保
護パターン形成工程と、上記ＬＳＩ本体内に絶縁膜を形
成する工程を用いて、上記第１の保護パターン上に第２
の絶縁膜を形成する第２絶縁膜形成工程と、上記ＬＳＩ
本体内に配線を形成する工程を用いて、上記第２の絶縁
膜上に上記配線パターンを覆う第２の保護パターンを形
成する第２保護パターン形成工程とを具備することを特
徴とする。
造方法は、半導体集積回路とこの半導体集積回路を検査
するためのテスト回路が形成されるＬＳＩ本体と、この
ＬＳＩ本体の周囲にＬＳＩ本体を分割するために設けら
れるダイシングラインとを有する半導体装置の製造方法
であって、上記ＬＳＩ本体内に配線を形成する工程を用
いて、上記ダイシングライン内の半導体基板上に上記テ
スト回路に接続された配線パターンを形成する配線パタ
ーン形成工程と、上記ＬＳＩ本体内に絶縁膜を形成する
工程を用いて、上記配線パターン上に第１の絶縁膜を形
成する第１絶縁膜形成工程と、上記ＬＳＩ本体内に配線
を形成する工程を用いて、上記第１の絶縁膜上に上記配
線パターンを覆う第１の保護パターンを形成する第１保
護パターン形成工程と、上記ＬＳＩ本体内に絶縁膜を形
成する工程を用いて、上記第１の保護パターン上に第２
の絶縁膜を形成する第２絶縁膜形成工程と、上記ＬＳＩ
本体内に配線を形成する工程を用いて、上記第２の絶縁
膜上に上記配線パターンを覆う第２の保護パターンを形
成する第２保護パターン形成工程とを具備することを特
徴とする。
【００１９】また、請求項１２に記載の半導体装置の製
造方法は、請求項９、１０又は１１のいずれかに記載の
構成において、上記保護パターン形成工程が、アルミニ
ウム（Ａｌ）からなる保護パターンを形成する工程であ
ることを特徴とする。
造方法は、請求項９、１０又は１１のいずれかに記載の
構成において、上記保護パターン形成工程が、アルミニ
ウム（Ａｌ）からなる保護パターンを形成する工程であ
ることを特徴とする。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００２１】まず、本発明の実施の形態のＩＣカードに
搭載される半導体装置（ＬＳＩチップ）の構成について
説明する。
搭載される半導体装置（ＬＳＩチップ）の構成について
説明する。
【００２２】図１は、本発明の実施の形態の上記ＬＳＩ
チップの構成を示す概略図である。
チップの構成を示す概略図である。
【００２３】このＬＳＩチップ２は、半導体集積回路が
形成されたＬＳＩ本体４と、上記ＬＳＩチップ２を単体
に切り離すダイシングのために用意された領域（以下、
ダイシングラインと記す）６の残存部分を有している。
形成されたＬＳＩ本体４と、上記ＬＳＩチップ２を単体
に切り離すダイシングのために用意された領域（以下、
ダイシングラインと記す）６の残存部分を有している。
【００２４】上記ＬＳＩ本体４内には、電気的に書き込
み及び消去が可能なＥＥＰＲＯＭ８、演算処理を行うＣ
ＰＵ１０、固定情報が記憶されたＲＯＭ１２、一時的な
情報を記憶するＲＡＭ１４等、さらに主に上記ＥＥＰＲ
ＯＭ８の機能及び記憶情報を検査するためのテスト回路
１６が形成されている。
み及び消去が可能なＥＥＰＲＯＭ８、演算処理を行うＣ
ＰＵ１０、固定情報が記憶されたＲＯＭ１２、一時的な
情報を記憶するＲＡＭ１４等、さらに主に上記ＥＥＰＲ
ＯＭ８の機能及び記憶情報を検査するためのテスト回路
１６が形成されている。
【００２５】さらに上記ＬＳＩ本体４内には、検査の際
に上記テスト回路１６を動作させるために使用されるテ
スト用パッド１８ａ、１８ｂ、…、及びＩＣカード利用
時にこのＬＳＩチップ２を動作させるために使用される
実装用パッド２０ａ、２０ｂ、…が形成されている。
に上記テスト回路１６を動作させるために使用されるテ
スト用パッド１８ａ、１８ｂ、…、及びＩＣカード利用
時にこのＬＳＩチップ２を動作させるために使用される
実装用パッド２０ａ、２０ｂ、…が形成されている。
【００２６】図２は、図１に示した上記ダイシングライ
ン６の残存部分における本発明の特徴部分の拡大図であ
る。
ン６の残存部分における本発明の特徴部分の拡大図であ
る。
【００２７】上記ダイシングライン６の残存部分には、
上記テスト回路１６に接続された配線２２（例えばポリ
シリコン膜）、その他上記テスト用パッド１８ａ、１８
ｂに接続された配線２４（例えばポリシリコン膜）、ダ
ミー配線２６（例えばポリシリコン膜）等が形成されて
いる。
上記テスト回路１６に接続された配線２２（例えばポリ
シリコン膜）、その他上記テスト用パッド１８ａ、１８
ｂに接続された配線２４（例えばポリシリコン膜）、ダ
ミー配線２６（例えばポリシリコン膜）等が形成されて
いる。
【００２８】さらに、これら配線２２、２４及びダミー
配線２６の上層には、層間絶縁膜を介して上記配線を覆
い隠すようにアルミニウム（Ａｌ）等の配線材料からな
る保護パターン２８が形成されている。この保護パター
ン２８は、ＬＳＩ本体４内の配線形成時にその形成工程
を用いて形成し、一層のＡｌパターンで構成してもよい
し、また多層のＡｌパターンで構成してもよい。
配線２６の上層には、層間絶縁膜を介して上記配線を覆
い隠すようにアルミニウム（Ａｌ）等の配線材料からな
る保護パターン２８が形成されている。この保護パター
ン２８は、ＬＳＩ本体４内の配線形成時にその形成工程
を用いて形成し、一層のＡｌパターンで構成してもよい
し、また多層のＡｌパターンで構成してもよい。
【００２９】以上説明したように本実施の形態の半導体
装置（ＬＳＩチップ）によれば、ダイシングライン６上
のテスト回路１６に接続された配線２２が保護パターン
２８に覆われているため、上記配線２２にプロービング
して不正な読み書きをしようとした場合にプローブ針を
この配線２２に接触させることはできず、テスト回路１
６を駆動してＬＳＩ本体４内に記憶された記憶情報に対
して不正な読み込み及び書き込みが行われるのを防止す
ることができる。
装置（ＬＳＩチップ）によれば、ダイシングライン６上
のテスト回路１６に接続された配線２２が保護パターン
２８に覆われているため、上記配線２２にプロービング
して不正な読み書きをしようとした場合にプローブ針を
この配線２２に接触させることはできず、テスト回路１
６を駆動してＬＳＩ本体４内に記憶された記憶情報に対
して不正な読み込み及び書き込みが行われるのを防止す
ることができる。
【００３０】また、ダイシングライン６上のテスト回路
１６に接続された上記配線２２は、Ａｌからなる保護パ
ターン２８に覆われているため、この配線２２を発見し
にくくすることができる。
１６に接続された上記配線２２は、Ａｌからなる保護パ
ターン２８に覆われているため、この配線２２を発見し
にくくすることができる。
【００３１】次に、上記ＬＳＩチップ２が単体に切り離
される前の複数個配列された状態のウェハ上の構成につ
いて説明する。ウェハ内の半導体集積回路が形成可能な
領域であるショットエリアには、上記ＬＳＩ本体４が２
次元に複数個形成されている。これらＬＳＩ本体４の間
には、上述したように単体に切り離すときに用いられる
ダイシングのためのダイシングライン６が格子状に設け
られている。
される前の複数個配列された状態のウェハ上の構成につ
いて説明する。ウェハ内の半導体集積回路が形成可能な
領域であるショットエリアには、上記ＬＳＩ本体４が２
次元に複数個形成されている。これらＬＳＩ本体４の間
には、上述したように単体に切り離すときに用いられる
ダイシングのためのダイシングライン６が格子状に設け
られている。
【００３２】図３は、ＬＳＩ本体４が複数個配列された
ウェハを拡大したものであり、上記ＬＳＩ本体４及びダ
イシングライン６の様子を示す図である。この図３に示
すように、ＬＳＩ本体４は２次元に複数個配列されてお
り、このＬＳＩ本体４内には、上記図１に示したのと同
様に不図示の電気的に書き込み及び消去が可能なＥＥＰ
ＲＯＭ８、演算処理を行うＣＰＵ１０、固定情報が記憶
されたＲＯＭ１２、一時的な情報を記憶するＲＡＭ１４
等が形成され、さらに主に上記ＥＥＰＲＯＭ８の機能及
び記憶情報を検査するためのテスト回路１６が形成され
ている。
ウェハを拡大したものであり、上記ＬＳＩ本体４及びダ
イシングライン６の様子を示す図である。この図３に示
すように、ＬＳＩ本体４は２次元に複数個配列されてお
り、このＬＳＩ本体４内には、上記図１に示したのと同
様に不図示の電気的に書き込み及び消去が可能なＥＥＰ
ＲＯＭ８、演算処理を行うＣＰＵ１０、固定情報が記憶
されたＲＯＭ１２、一時的な情報を記憶するＲＡＭ１４
等が形成され、さらに主に上記ＥＥＰＲＯＭ８の機能及
び記憶情報を検査するためのテスト回路１６が形成され
ている。
【００３３】また、上記ＬＳＩ本体４間にはダイシング
ライン６が設けられ、このダイシングライン６には上記
テスト回路１６に接続された配線２２の一部が形成され
ている。さらに、ダイシングライン６上の上記配線２２
の上層には、層間絶縁膜を介してこの配線２２を覆い隠
すようにＡｌなどの配線材料からなる保護パターン２８
が形成されている。
ライン６が設けられ、このダイシングライン６には上記
テスト回路１６に接続された配線２２の一部が形成され
ている。さらに、ダイシングライン６上の上記配線２２
の上層には、層間絶縁膜を介してこの配線２２を覆い隠
すようにＡｌなどの配線材料からなる保護パターン２８
が形成されている。
【００３４】図４は、ＬＳＩ本体４間のダイシングライ
ン６上に形成された保護パターン２８の部分を拡大した
ものである。
ン６上に形成された保護パターン２８の部分を拡大した
ものである。
【００３５】ＬＳＩ本体４の間には幅８０μｍ程度のダ
イシングライン６が設けられている。このダイシングラ
イン６には、上記テスト回路１６に接続された配線２２
の一部や、その他のダミー配線２６などがコの字形に形
成されている。
イシングライン６が設けられている。このダイシングラ
イン６には、上記テスト回路１６に接続された配線２２
の一部や、その他のダミー配線２６などがコの字形に形
成されている。
【００３６】さらに、上記配線２２及びダミー配線２６
の上層には、上述したように層間絶縁膜を介してこれら
の配線を覆い隠すようにＡｌなどの配線材料からなる保
護パターン２８が形成されている。
の上層には、上述したように層間絶縁膜を介してこれら
の配線を覆い隠すようにＡｌなどの配線材料からなる保
護パターン２８が形成されている。
【００３７】このとき、上記保護パターン２８の幅方向
の寸法はダイシングライン６の幅寸法とほぼ同じとし、
長手方向の寸法は上記配線２２及びダミー配線２６のエ
ッジから上側・下側ともそれぞれ１０μｍ程度大きな寸
法とする。なお、上記ダイシングライン６内がダイシン
グされて、ＬＳＩチップ２の切り離しが行われる。
の寸法はダイシングライン６の幅寸法とほぼ同じとし、
長手方向の寸法は上記配線２２及びダミー配線２６のエ
ッジから上側・下側ともそれぞれ１０μｍ程度大きな寸
法とする。なお、上記ダイシングライン６内がダイシン
グされて、ＬＳＩチップ２の切り離しが行われる。
【００３８】次に、上記保護パターン２８が形成された
ダイシングライン部分の断面構造とその製造方法につい
て説明する。
ダイシングライン部分の断面構造とその製造方法につい
て説明する。
【００３９】図５は、上記保護パターン２８が形成され
たダイシングライン部分の断面構造を示す図である。
たダイシングライン部分の断面構造を示す図である。
【００４０】この図５に示すように、半導体基板３０上
には素子分離のためのフィールド酸化膜３２が６００ｎ
ｍ程度形成され、さらにこのフィールド酸化膜３２上に
は、ＬＳＩ本体４内で上記テスト回路１６に接続された
配線２２、例えば膜厚４００ｎｍ程度のポリシリコン膜
が形成されている。
には素子分離のためのフィールド酸化膜３２が６００ｎ
ｍ程度形成され、さらにこのフィールド酸化膜３２上に
は、ＬＳＩ本体４内で上記テスト回路１６に接続された
配線２２、例えば膜厚４００ｎｍ程度のポリシリコン膜
が形成されている。
【００４１】さらに、上記配線２２上には、層間絶縁膜
３４、例えば膜厚９００ｎｍ程度のＢＰＧを介して、Ｌ
ＳＩ本体４内で配線に用いられるＡｌ等によりダイシン
グライン６内の上記配線２２を覆い隠すように、膜厚６
００ｎｍ程度の第１のＡｌパターン２８ａが形成されて
いる。
３４、例えば膜厚９００ｎｍ程度のＢＰＧを介して、Ｌ
ＳＩ本体４内で配線に用いられるＡｌ等によりダイシン
グライン６内の上記配線２２を覆い隠すように、膜厚６
００ｎｍ程度の第１のＡｌパターン２８ａが形成されて
いる。
【００４２】この第１のＡｌパターン２８ａ上には、層
間絶縁膜３６、例えば膜厚１１００ｎｍ程度のＢＰＧを
介して、ＬＳＩ本体４内で配線に用いられるＡｌ等によ
り上記第１のＡｌパターン２８ａと同様に上記配線２２
を覆い隠すように、膜厚１０００ｎｍ程度の第２のＡｌ
パターン２８ｂが形成されている。
間絶縁膜３６、例えば膜厚１１００ｎｍ程度のＢＰＧを
介して、ＬＳＩ本体４内で配線に用いられるＡｌ等によ
り上記第１のＡｌパターン２８ａと同様に上記配線２２
を覆い隠すように、膜厚１０００ｎｍ程度の第２のＡｌ
パターン２８ｂが形成されている。
【００４３】これら第１、第２のＡｌパターン２８ａ、
２８ｂにより、上記保護パターン２８が構成されてい
る。さらに、上記第２のＡｌパターン２８ｂ上には、膜
厚１０００ｎｍ程度のパッシベーション膜３８が形成さ
れている。
２８ｂにより、上記保護パターン２８が構成されてい
る。さらに、上記第２のＡｌパターン２８ｂ上には、膜
厚１０００ｎｍ程度のパッシベーション膜３８が形成さ
れている。
【００４４】続いて、図６、図７、図８を用いて上記保
護パターン２８が形成されたダイシングライン部分の製
造方法について説明する。図中の（ａ）は上記保護パタ
ーン２８が形成されたダイシングライン部分の断面構造
を示す図であり、（ｂ）はＬＳＩ本体４の断面構造を示
す図である。
護パターン２８が形成されたダイシングライン部分の製
造方法について説明する。図中の（ａ）は上記保護パタ
ーン２８が形成されたダイシングライン部分の断面構造
を示す図であり、（ｂ）はＬＳＩ本体４の断面構造を示
す図である。
【００４５】まず、図６に示すように、半導体基板３０
上に素子分離のためのフィールド酸化膜３２を６００ｎ
ｍ程度形成する。さらに、このフィールド酸化膜３２上
に、テスト回路１６に接続された膜厚４００ｎｍ程度の
ポリシリコン等からなる配線２２を形成する。このとき
上記配線２２の形成は、ＬＳＩ本体４における配線の形
成、例えばゲート配線４０等の形成と同一工程にて行う
とよい。
上に素子分離のためのフィールド酸化膜３２を６００ｎ
ｍ程度形成する。さらに、このフィールド酸化膜３２上
に、テスト回路１６に接続された膜厚４００ｎｍ程度の
ポリシリコン等からなる配線２２を形成する。このとき
上記配線２２の形成は、ＬＳＩ本体４における配線の形
成、例えばゲート配線４０等の形成と同一工程にて行う
とよい。
【００４６】続いて、図７に示すように、上記配線２２
上に膜厚９００ｎｍ程度のＢＰＧ等からなる層間絶縁膜
３４を形成する。さらに、この層間絶縁膜３４上に、上
記配線２２を覆うように膜厚６００ｎｍ程度の第１のＡ
ｌパターン２８ａを形成する。このとき、上記第１のＡ
ｌパターン２８ａの形成は、ＬＳＩ本体４における配線
の形成、例えば多層配線中の第１の配線４２等の形成と
同一工程にて行うとよい。
上に膜厚９００ｎｍ程度のＢＰＧ等からなる層間絶縁膜
３４を形成する。さらに、この層間絶縁膜３４上に、上
記配線２２を覆うように膜厚６００ｎｍ程度の第１のＡ
ｌパターン２８ａを形成する。このとき、上記第１のＡ
ｌパターン２８ａの形成は、ＬＳＩ本体４における配線
の形成、例えば多層配線中の第１の配線４２等の形成と
同一工程にて行うとよい。
【００４７】さらに、図８に示すように、上記第１のＡ
ｌパターン２８ａ上に、膜厚１１００ｎｍ程度のＢＰＧ
等からなる層間絶縁膜３６を形成し、さらにこの層間絶
縁膜３６上に、上記第１のＡｌパターン２８ａと同様に
上記配線２２を覆うように、上記第１のＡｌパターンと
同程度の寸法を有する膜厚１０００ｎｍ程度の第２のＡ
ｌパターン２８ｂを形成する。このとき、上記第２のＡ
ｌパターン２８ｂの形成は、ＬＳＩ本体４における配線
の形成、例えば多層配線中の第２の配線４６等の形成と
同一工程にて行うとよい。さらに、上記第２のＡｌパタ
ーン２８ｂ上に、膜厚１０００ｎｍ程度のパッシベーシ
ョン膜３８を形成する。
ｌパターン２８ａ上に、膜厚１１００ｎｍ程度のＢＰＧ
等からなる層間絶縁膜３６を形成し、さらにこの層間絶
縁膜３６上に、上記第１のＡｌパターン２８ａと同様に
上記配線２２を覆うように、上記第１のＡｌパターンと
同程度の寸法を有する膜厚１０００ｎｍ程度の第２のＡ
ｌパターン２８ｂを形成する。このとき、上記第２のＡ
ｌパターン２８ｂの形成は、ＬＳＩ本体４における配線
の形成、例えば多層配線中の第２の配線４６等の形成と
同一工程にて行うとよい。さらに、上記第２のＡｌパタ
ーン２８ｂ上に、膜厚１０００ｎｍ程度のパッシベーシ
ョン膜３８を形成する。
【００４８】このように、ＬＳＩ本体４内に配線パター
ンを形成する際に、これと同じ工程を用いて、テスト回
路１６に接続された配線２２、及び保護パターン２８と
しての第１，第２のＡｌパターン２８ａ、２８ｂをダイ
シングライン６に形成する。
ンを形成する際に、これと同じ工程を用いて、テスト回
路１６に接続された配線２２、及び保護パターン２８と
しての第１，第２のＡｌパターン２８ａ、２８ｂをダイ
シングライン６に形成する。
【００４９】以上説明したように本実施の形態の製造方
法によれば、ダイシングライン６上の配線２２を覆い隠
す保護パターン２８を、ＬＳＩ本体４内に配線を形成す
るための工程を用いて、ＬＳＩ本体４内のその配線と同
一の層に形成しているため、この保護パターン２８をエ
ッチングにて除去しようとすると、ＬＳＩ本体４内の配
線も除去されてしまう。よって、容易に保護パターン２
８のみを除去できず、上記配線２２へのプロービングを
困難にすることができる。
法によれば、ダイシングライン６上の配線２２を覆い隠
す保護パターン２８を、ＬＳＩ本体４内に配線を形成す
るための工程を用いて、ＬＳＩ本体４内のその配線と同
一の層に形成しているため、この保護パターン２８をエ
ッチングにて除去しようとすると、ＬＳＩ本体４内の配
線も除去されてしまう。よって、容易に保護パターン２
８のみを除去できず、上記配線２２へのプロービングを
困難にすることができる。
【００５０】また、保護パターン２８である第１、第２
のＡｌパターン２８ａ、２８ｂは、ＬＳＩ本体４内に配
線を形成するための工程と同一の工程により形成するこ
とができるため、工程数が増加したり製造コストがアッ
プしたりすることはない。
のＡｌパターン２８ａ、２８ｂは、ＬＳＩ本体４内に配
線を形成するための工程と同一の工程により形成するこ
とができるため、工程数が増加したり製造コストがアッ
プしたりすることはない。
【００５１】なお、上記実施の形態では、第１のＡｌパ
ターン２８ａと第２のＡｌパターン２８ｂの２層で保護
パターン２８を構成したが、これに限るわけではなく、
１層のＡｌパターンのみで、またはその他複数層のＡｌ
パターンで構成してもよい。また、保護パターン２８を
Ａｌを用いて形成したが、Ａｌと同じように下層に存在
する配線を発見しにくくするような材料であれば、その
他の配線材料を用いてもよい。さらに、特に下層に存在
する配線を発見しにくくするような材料でないもので
も、保護パターンのみを容易に除去できないため、上記
配線２２へのプロービングを防止することができる。
ターン２８ａと第２のＡｌパターン２８ｂの２層で保護
パターン２８を構成したが、これに限るわけではなく、
１層のＡｌパターンのみで、またはその他複数層のＡｌ
パターンで構成してもよい。また、保護パターン２８を
Ａｌを用いて形成したが、Ａｌと同じように下層に存在
する配線を発見しにくくするような材料であれば、その
他の配線材料を用いてもよい。さらに、特に下層に存在
する配線を発見しにくくするような材料でないもので
も、保護パターンのみを容易に除去できないため、上記
配線２２へのプロービングを防止することができる。
【００５２】
【発明の効果】以上述べたように本発明によれば、検査
のためのテスト回路に接続された配線をダイシングライ
ン上に形成し、この配線上にＡｌパターンをカバーとし
て形成することにより、半導体装置に形成された半導体
集積回路内の記憶情報の不正な読み出し及び書き込みを
防止することができる半導体装置及びその製造方法を提
供することが可能である。
のためのテスト回路に接続された配線をダイシングライ
ン上に形成し、この配線上にＡｌパターンをカバーとし
て形成することにより、半導体装置に形成された半導体
集積回路内の記憶情報の不正な読み出し及び書き込みを
防止することができる半導体装置及びその製造方法を提
供することが可能である。
【図１】本発明の実施の形態の半導体装置（ＬＳＩチッ
プ）の構成を示す概略図である。
プ）の構成を示す概略図である。
【図２】図１に示したダイシングラインの残存部分にお
ける本発明の特徴部分の拡大図である。
ける本発明の特徴部分の拡大図である。
【図３】ＬＳＩチップを分割する前のウェハを拡大した
ものであり、上記ＬＳＩ本体及びダイシングラインの様
子を示す図である。
ものであり、上記ＬＳＩ本体及びダイシングラインの様
子を示す図である。
【図４】ＬＳＩ本体間のダイシングライン上に形成され
た保護パターンの部分を拡大した図である。
た保護パターンの部分を拡大した図である。
【図５】保護パターンが形成されたダイシングライン部
分の断面構造を示す図である。
分の断面構造を示す図である。
【図６】保護パターンが形成されたダイシングライン部
分の製造方法を説明するための工程断面図である。
分の製造方法を説明するための工程断面図である。
【図７】保護パターンが形成されたダイシングライン部
分の製造方法を説明するための工程断面図である。
分の製造方法を説明するための工程断面図である。
【図８】保護パターンが形成されたダイシングライン部
分の製造方法を説明するための工程断面図である。
分の製造方法を説明するための工程断面図である。
２…ＬＳＩチップ
４…ＬＳＩ本体
６…ダイシングライン
８…ＥＥＰＲＯＭ
１０…ＣＰＵ
１２…ＲＯＭ
１４…ＲＡＭ
１６…テスト回路
１８ａ、１８ｂ…テスト用パッド
２０ａ、２０ｂ…実装用パッド
２２…テスト回路１６に接続された配線
２４…テスト用パッド１８ａ、１８ｂに接続された配線
２６…ダミー配線
２８…保護パターン
３０…半導体基板
３２…フィールド酸化膜
３４…層間絶縁膜
２８ａ…第１のＡｌパターン
３６…層間絶縁膜
２８ｂ…第２のＡｌパターン
３８…パッシベーション膜
４０…ゲート配線
４２…第１の配線
４４…第２の配線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｔ
27/10 ４６１ 27/10 ４３４
27/115
29/788
29/792
Claims (12)
- 【請求項１】 半導体集積回路とこの半導体集積回路を
検査するためのテスト回路が形成されたＬＳＩ本体と、 上記ＬＳＩ本体の周囲のダイシングライン上に形成さ
れ、且つ上記テスト回路に接続される配線パターンと、 上記配線パターンの上層に形成されたこの配線パターン
を覆う保護パターンと、 を具備することを特徴とする半導体装置。 - 【請求項２】 上記保護パターンは、上記配線パターン
の上記ダイシングライン上に形成されたことを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】 半導体集積回路とこの半導体集積回路を
検査するためのテスト回路を有するＬＳＩ本体が複数配
列されたウェハにおいて、 上記ＬＳＩ本体を単体に分割するために上記ＬＳＩ本体
間に設けられたダイシングラインと、 上記ダイシングライン上に形成され、且つ上記テスト回
路に接続される配線パターンと、 上記配線パターンの上層に形成されたこの配線パターン
を覆う保護パターンと、 を具備することを特徴とするウェハ。 - 【請求項４】 上記保護パターンは、上記配線パターン
の上記ダイシングライン上に形成されたことを特徴とす
る請求項３に記載のウェハ。 - 【請求項５】 上記保護パターンは、複数層の導体膜か
らなることを特徴とする請求項１又は２に記載の半導体
装置。 - 【請求項６】 上記保護パターンは、複数層の導体膜か
らなることを特徴とする請求項３又は４のいずれかに記
載のウェハ。 - 【請求項７】 上記保護パターンは、上記半導体集積回
路または上記テスト回路と同時に形成されたことを特徴
とする請求項１、２又は５のいずれかに記載の半導体装
置。 - 【請求項８】 上記保護パターンは、上記半導体集積回
路または上記テスト回路と同時に形成されたことを特徴
とする請求項３、４又は６のいずれかに記載のウェハ。 - 【請求項９】 半導体集積回路とこの半導体集積回路を
検査するためのテスト回路が形成されるＬＳＩ本体と、
このＬＳＩ本体の周囲にＬＳＩ本体を分割するために設
けられるダイシングラインとを有する半導体装置の製造
方法において、 上記ダイシングライン内の半導体基板上に、上記テスト
回路に接続された配線パターンを形成する配線パターン
形成工程と、 上記配線パターンの上層にこの配線パターンを覆う保護
パターンを形成する保護パターン形成工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１０】 半導体集積回路とこの半導体集積回路
を検査するためのテスト回路が形成されるＬＳＩ本体
と、このＬＳＩ本体の周囲にＬＳＩ本体を分割するため
に設けられるダイシングラインとを有する半導体装置の
製造方法において、 上記ＬＳＩ本体内に配線を形成する工程を用いて、上記
ダイシングライン内の半導体基板上に上記テスト回路に
接続された配線パターンを形成する配線パターン形成工
程と、 上記ＬＳＩ本体内に配線を形成する工程を用いて、上記
配線パターンの上層にこの配線パターンを覆う保護パタ
ーンを形成する保護パターン形成工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１１】 半導体集積回路とこの半導体集積回路
を検査するためのテスト回路が形成されるＬＳＩ本体
と、このＬＳＩ本体の周囲にＬＳＩ本体を分割するため
に設けられるダイシングラインとを有する半導体装置の
製造方法において、 上記ＬＳＩ本体内に配線を形成する工程を用いて、上記
ダイシングライン内の半導体基板上に上記テスト回路に
接続された配線パターンを形成する配線パターン形成工
程と、 上記ＬＳＩ本体内に絶縁膜を形成する工程を用いて、上
記配線パターン上に第１の絶縁膜を形成する第１絶縁膜
形成工程と、 上記ＬＳＩ本体内に配線を形成する工程を用いて、上記
第１の絶縁膜上に上記配線パターンを覆う第１の保護パ
ターンを形成する第１保護パターン形成工程と、 上記ＬＳＩ本体内に絶縁膜を形成する工程を用いて、上
記第１の保護パターン上に第２の絶縁膜を形成する第２
絶縁膜形成工程と、 上記ＬＳＩ本体内に配線を形成する工程を用いて、上記
第２の絶縁膜上に上記配線パターンを覆う第２の保護パ
ターンを形成する第２保護パターン形成工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１２】 上記保護パターン形成工程は、アルミ
ニウム（Ａｌ）からなる保護パターンを形成する工程で
あることを特徴とする請求項９、１０又は１１のいずれ
かに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17810697A JP3383551B2 (ja) | 1997-07-03 | 1997-07-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17810697A JP3383551B2 (ja) | 1997-07-03 | 1997-07-03 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126615A JPH1126615A (ja) | 1999-01-29 |
| JP3383551B2 true JP3383551B2 (ja) | 2003-03-04 |
Family
ID=16042762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17810697A Expired - Lifetime JP3383551B2 (ja) | 1997-07-03 | 1997-07-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3383551B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4690561B2 (ja) * | 2001-01-24 | 2011-06-01 | 日立マクセル株式会社 | 半導体チップ |
| JP4861022B2 (ja) * | 2006-02-28 | 2012-01-25 | 富士通セミコンダクター株式会社 | 半導体装置の試験用回路および試験方法、半導体ウエハ、並びに半導体チップの製造方法 |
| US8933448B2 (en) * | 2012-07-27 | 2015-01-13 | Infineon Technologies Ag | Wafers and chips comprising test structures |
-
1997
- 1997-07-03 JP JP17810697A patent/JP3383551B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1126615A (ja) | 1999-01-29 |
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