JPH11296640A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11296640A JPH11296640A JP10094487A JP9448798A JPH11296640A JP H11296640 A JPH11296640 A JP H11296640A JP 10094487 A JP10094487 A JP 10094487A JP 9448798 A JP9448798 A JP 9448798A JP H11296640 A JPH11296640 A JP H11296640A
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- JP
- Japan
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- circuit
- semiconductor device
- semiconductor substrate
- semiconductor
- test
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Abstract
(57)【要約】
【課題】半導体基板を回路形成面で接合することによ
り、半導体装置の集積回路及び配線を見えなくして半導
体装置に記録された内部情報の不正な読み出し及び不正
な書き込みを防止するＩＣカード用の半導体装置を提供
する。 【解決手段】ＩＣカードとして必要な機能を実現するた
めの本体回路２ａ、４ａが形成された第１、第２の半導
体基板２、４を有し、第１の半導体基板２の回路形成面
と、第２の半導体基板４の回路形成面とが接合されて、
前記本体回路２ａ、４ａ間が電気的に接続される。
り、半導体装置の集積回路及び配線を見えなくして半導
体装置に記録された内部情報の不正な読み出し及び不正
な書き込みを防止するＩＣカード用の半導体装置を提供
する。 【解決手段】ＩＣカードとして必要な機能を実現するた
めの本体回路２ａ、４ａが形成された第１、第２の半導
体基板２、４を有し、第１の半導体基板２の回路形成面
と、第２の半導体基板４の回路形成面とが接合されて、
前記本体回路２ａ、４ａ間が電気的に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣカードに搭載
される半導体装置に関するものである。
される半導体装置に関するものである。
【０００２】
【従来の技術】近年、半導体装置（ＬＳＩチップ）が組
み込まれたＩＣカードが、急速に社会に普及しつつあ
る。特に金融社会においては、利用者の識別用ＩＤナン
バーや残高等の情報をＩＣカードに記録させ財布のよう
に利用する、いわゆる電子財布としての需要が高まって
いる。
み込まれたＩＣカードが、急速に社会に普及しつつあ
る。特に金融社会においては、利用者の識別用ＩＤナン
バーや残高等の情報をＩＣカードに記録させ財布のよう
に利用する、いわゆる電子財布としての需要が高まって
いる。
【０００３】このようなＩＣカード用の半導体装置とし
て最も要求されることは、不正な読み出しや書き込みを
防止するセキュリティであり、特に耐タンパー性能とい
われるものである。通常、ＩＣカードに搭載される半導
体装置には、メモリ回路（ＥＥＰＲＯＭ、ＲＯＭ等）、
マイクロプロセッサ（ＭＰＵ）等が形成され、さらにこ
れらを検査するためのテスト回路が形成されている。
て最も要求されることは、不正な読み出しや書き込みを
防止するセキュリティであり、特に耐タンパー性能とい
われるものである。通常、ＩＣカードに搭載される半導
体装置には、メモリ回路（ＥＥＰＲＯＭ、ＲＯＭ等）、
マイクロプロセッサ（ＭＰＵ）等が形成され、さらにこ
れらを検査するためのテスト回路が形成されている。
【０００４】前記テスト回路を用いると、半導体装置の
動作解析、初期化が比較的容易に行えるため、ハッカー
などによりこのテスト回路を用いて不正に読み出しや書
き込みが行われてしまう。そこで、この対策としてＩＣ
カード用の半導体装置ではテスト回路による検査終了後
に（製品出荷時に）、半導体装置からテスト回路を切り
離しテスト回路を物理的に削除する方法がとられてい
る。
動作解析、初期化が比較的容易に行えるため、ハッカー
などによりこのテスト回路を用いて不正に読み出しや書
き込みが行われてしまう。そこで、この対策としてＩＣ
カード用の半導体装置ではテスト回路による検査終了後
に（製品出荷時に）、半導体装置からテスト回路を切り
離しテスト回路を物理的に削除する方法がとられてい
る。
【０００５】このテスト回路を切り離す方法を、図４、
図５を用いて説明する。図４、図５は、従来のＩＣカー
ドに搭載される半導体装置の状態を示す図である。図４
は半導体装置からテスト回路を切り離す前の状態、図５
は半導体装置からテスト回路を切り離した状態を示す図
である。
図５を用いて説明する。図４、図５は、従来のＩＣカー
ドに搭載される半導体装置の状態を示す図である。図４
は半導体装置からテスト回路を切り離す前の状態、図５
は半導体装置からテスト回路を切り離した状態を示す図
である。
【０００６】図４に示すように、半導体装置１００には
ＩＣカードとして必要な機能を実現するための本体回路
１０２と、この本体回路１０２を検査するためのテスト
回路１０４が形成され、さらにこれらを接続する配線１
０６が設けられている。そして、テスト回路１０４によ
る検査終了後に、図５に示すように、半導体装置１００
からテスト回路１０４が切り離され、ＬＳＩ本体１０８
となる。
ＩＣカードとして必要な機能を実現するための本体回路
１０２と、この本体回路１０２を検査するためのテスト
回路１０４が形成され、さらにこれらを接続する配線１
０６が設けられている。そして、テスト回路１０４によ
る検査終了後に、図５に示すように、半導体装置１００
からテスト回路１０４が切り離され、ＬＳＩ本体１０８
となる。
【０００７】
【発明が解決しようとする課題】しかしながら、テスト
回路を切り離した場合でも、半導体装置に形成された本
体回路及び配線が見えるため、加工装置（ＦＩＢ加工な
ど）により配線を接続してテスト用パッドを再生でき、
これを用いてテストモードを実行することが可能であ
る。このようにして、半導体装置に記録された内部情報
が不正に読み出されたり、内部情報が不正に書き換えら
れたりする問題が発生する。
回路を切り離した場合でも、半導体装置に形成された本
体回路及び配線が見えるため、加工装置（ＦＩＢ加工な
ど）により配線を接続してテスト用パッドを再生でき、
これを用いてテストモードを実行することが可能であ
る。このようにして、半導体装置に記録された内部情報
が不正に読み出されたり、内部情報が不正に書き換えら
れたりする問題が発生する。
【０００８】そこで本発明は、上記課題に鑑みてなされ
たものであり、集積回路及び配線が形成された半導体基
板を回路形成面で接合することにより、半導体装置の集
積回路及び配線を見えなくして、半導体装置に記録され
た内部情報の不正な読み出し及び不正な書き込みを防止
する半導体装置を提供することを目的とする。
たものであり、集積回路及び配線が形成された半導体基
板を回路形成面で接合することにより、半導体装置の集
積回路及び配線を見えなくして、半導体装置に記録され
た内部情報の不正な読み出し及び不正な書き込みを防止
する半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体装置は、集積回路が形成された
第１、第２の半導体基板を有し、前記第１の半導体基板
の集積回路が形成された面と、前記第２の半導体基板の
集積回路が形成された面とが接合されていることを特徴
とする。
に、本発明に係る半導体装置は、集積回路が形成された
第１、第２の半導体基板を有し、前記第１の半導体基板
の集積回路が形成された面と、前記第２の半導体基板の
集積回路が形成された面とが接合されていることを特徴
とする。
【００１０】また、本発明に係る半導体装置は、ＩＣカ
ードに搭載される半導体装置であって、集積回路が形成
された第１、第２の半導体基板を有し、前記第１の半導
体基板の集積回路が形成された面と、前記第２の半導体
基板の集積回路が形成された面とが接合されていること
を特徴とする。
ードに搭載される半導体装置であって、集積回路が形成
された第１、第２の半導体基板を有し、前記第１の半導
体基板の集積回路が形成された面と、前記第２の半導体
基板の集積回路が形成された面とが接合されていること
を特徴とする。
【００１１】このように構成された半導体装置おいて
は、半導体チップ同士の接合面側に集積回路が存在して
いることになり、集積回路を視覚にてとらえることがで
きなくなる。
は、半導体チップ同士の接合面側に集積回路が存在して
いることになり、集積回路を視覚にてとらえることがで
きなくなる。
【００１２】また、さらに前記第１の半導体基板の集積
回路と、前記第２の半導体基板の集積回路とを電気的に
接続するようにすれば、第１、第２の半導体基板に分割
して集積回路を形成することができるため、第１、第２
の半導体基板のチップサイズを半分程度に縮小すること
ができ、ＬＳＩの物理的強度が上がり、割れに対しても
強くなる。
回路と、前記第２の半導体基板の集積回路とを電気的に
接続するようにすれば、第１、第２の半導体基板に分割
して集積回路を形成することができるため、第１、第２
の半導体基板のチップサイズを半分程度に縮小すること
ができ、ＬＳＩの物理的強度が上がり、割れに対しても
強くなる。
【００１３】また、さらに前記第１、第２の半導体基板
に形成された集積回路がＩＣカードとして必要な機能を
実現するための回路を検査するテスト回路を持たないよ
うにすれば、テスト回路を用いて容易に不正な読み出し
及び書き込みが行われるのを防止することができる。
に形成された集積回路がＩＣカードとして必要な機能を
実現するための回路を検査するテスト回路を持たないよ
うにすれば、テスト回路を用いて容易に不正な読み出し
及び書き込みが行われるのを防止することができる。
【００１４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。図１、図２は、この発明
に係る実施の形態のＩＣカード用半導体装置の構成を示
す図である。図１は半導体装置からテスト回路を切り離
す前の状態、図２は半導体装置からテスト回路を切り離
した状態を示している。
実施の形態について説明する。図１、図２は、この発明
に係る実施の形態のＩＣカード用半導体装置の構成を示
す図である。図１は半導体装置からテスト回路を切り離
す前の状態、図２は半導体装置からテスト回路を切り離
した状態を示している。
【００１５】図１に示すように、第１の半導体基板２に
は、ＩＣカードとして必要な機能を実現するための本体
回路２ａと、この本体回路２ａを検査するためのテスト
回路２ｂとが形成され、同様に第２の半導体基板４には
ＩＣカードとして必要な機能を実現するための本体回路
４ａと、この本体回路４ａをテストするためのテスト回
路４ｂとが形成される。
は、ＩＣカードとして必要な機能を実現するための本体
回路２ａと、この本体回路２ａを検査するためのテスト
回路２ｂとが形成され、同様に第２の半導体基板４には
ＩＣカードとして必要な機能を実現するための本体回路
４ａと、この本体回路４ａをテストするためのテスト回
路４ｂとが形成される。
【００１６】そして、本体回路２ａ及びテスト回路２ｂ
が形成された第１の半導体基板２の一方の面（回路形成
面）と、本体回路４ａ及びテスト回路４ｂが形成された
第２の半導体基板４の一方の面（回路形成面）とが対向
するように接合されている。この接合と共に、本体回路
２ａと本体回路４ａとの間が必要に応じて回路的に接続
され、同様にテスト回路２ｂとテスト回路４ｂとの間も
必要に応じて回路的に接続される。
が形成された第１の半導体基板２の一方の面（回路形成
面）と、本体回路４ａ及びテスト回路４ｂが形成された
第２の半導体基板４の一方の面（回路形成面）とが対向
するように接合されている。この接合と共に、本体回路
２ａと本体回路４ａとの間が必要に応じて回路的に接続
され、同様にテスト回路２ｂとテスト回路４ｂとの間も
必要に応じて回路的に接続される。
【００１７】また、第１の半導体基板２あるいは第２の
半導体基板４の回路形成面には、前記本体回路２ａ、４
ａとテスト回路２ｂ、４ｂとを接続する配線６が形成さ
れている。さらに、第２の半導体基板４の回路形成面と
逆の他方の面には、外部との間で情報の入出力を行うた
めの入出力パッド８が形成されている。
半導体基板４の回路形成面には、前記本体回路２ａ、４
ａとテスト回路２ｂ、４ｂとを接続する配線６が形成さ
れている。さらに、第２の半導体基板４の回路形成面と
逆の他方の面には、外部との間で情報の入出力を行うた
めの入出力パッド８が形成されている。
【００１８】このような構成の前記半導体装置において
は、テスト回路２ｂ、４ｂを用いて本体回路２ａ、４ａ
に対して各種の検査が行われる。その後、図１に示す前
記半導体装置から、テスト回路２ｂ、４ｂが形成された
テスト回路チップ１０が切り離され、図２に示すよう
に、本体回路２ａ、４ａが形成された第１、第２の半導
体基板が接合されてなる本体回路チップ１２と、テスト
回路２ｂ、４ｂが形成された第１、第２の半導体基板が
接合されてなるテスト回路チップ１０とに分離される。
そして、前記本体回路チップ１２が、ＩＣカードに搭載
される半導体装置となる。
は、テスト回路２ｂ、４ｂを用いて本体回路２ａ、４ａ
に対して各種の検査が行われる。その後、図１に示す前
記半導体装置から、テスト回路２ｂ、４ｂが形成された
テスト回路チップ１０が切り離され、図２に示すよう
に、本体回路２ａ、４ａが形成された第１、第２の半導
体基板が接合されてなる本体回路チップ１２と、テスト
回路２ｂ、４ｂが形成された第１、第２の半導体基板が
接合されてなるテスト回路チップ１０とに分離される。
そして、前記本体回路チップ１２が、ＩＣカードに搭載
される半導体装置となる。
【００１９】次に、前述のように回路形成面で接合され
た第１、第２の半導体基板２、４の断面形状について説
明する。図３は、この発明の実施の形態の半導体装置の
断面構造を示す概略図である。
た第１、第２の半導体基板２、４の断面形状について説
明する。図３は、この発明の実施の形態の半導体装置の
断面構造を示す概略図である。
【００２０】第１の半導体基板２には、基板内のソース
またはドレインとなる拡散層２０が形成され、またゲー
ト絶縁膜２２を介してゲート２４が形成されている。さ
らに、ゲート２４上及び半導体基板２上には絶縁膜２６
が形成されている。同様に、第２の半導体基板４には、
ソースまたはドレインとなる拡散層３０が形成され、ま
たゲート絶縁膜３２を介してゲート３４が形成され、さ
らに、ゲート３４上及び半導体基板４上には絶縁膜３６
が形成されている。このような構造を有する第１、第２
の半導体基板２、４の互いの回路形成面が重ね合され、
接合面３８で接合されて、この実施の形態の半導体装置
が構成される。
またはドレインとなる拡散層２０が形成され、またゲー
ト絶縁膜２２を介してゲート２４が形成されている。さ
らに、ゲート２４上及び半導体基板２上には絶縁膜２６
が形成されている。同様に、第２の半導体基板４には、
ソースまたはドレインとなる拡散層３０が形成され、ま
たゲート絶縁膜３２を介してゲート３４が形成され、さ
らに、ゲート３４上及び半導体基板４上には絶縁膜３６
が形成されている。このような構造を有する第１、第２
の半導体基板２、４の互いの回路形成面が重ね合され、
接合面３８で接合されて、この実施の形態の半導体装置
が構成される。
【００２１】なお、第１の半導体基板２の本体回路及び
テスト回路と、第２の半導体基板４上の本体回路及びテ
スト回路とのそれぞれの回路的な接続は重ね合せによっ
て一致する位置にパッドなどを設けておけばよい。ま
た、この半導体装置と外部との接続は、半導体基板が回
路形成面とは逆の面まで開口されて設けられたパッドに
より行えばよい。
テスト回路と、第２の半導体基板４上の本体回路及びテ
スト回路とのそれぞれの回路的な接続は重ね合せによっ
て一致する位置にパッドなどを設けておけばよい。ま
た、この半導体装置と外部との接続は、半導体基板が回
路形成面とは逆の面まで開口されて設けられたパッドに
より行えばよい。
【００２２】また、第１の半導体基板２と第２の半導体
基板４との接合は、接着剤などを塗布して貼り合せても
よいし、第１の半導体基板２と第２の半導体基板４とを
重ね合せて熱処理を加えるなどの手法で行ってもよい。
基板４との接合は、接着剤などを塗布して貼り合せても
よいし、第１の半導体基板２と第２の半導体基板４とを
重ね合せて熱処理を加えるなどの手法で行ってもよい。
【００２３】以上のように構成された半導体装置では、
第１の半導体基板２及び第２の半導体基板４に形成され
た本体回路、テスト回路及び配線等が視覚でとらえるこ
とができなくなる。
第１の半導体基板２及び第２の半導体基板４に形成され
た本体回路、テスト回路及び配線等が視覚でとらえるこ
とができなくなる。
【００２４】もし、このように本体回路、テスト回路及
び配線等が見えない半導体装置を解析する場合、一方の
半導体基板を研磨して他方の半導体基板の集積回路を見
えるようにするという方法や、第１の半導体基板２と第
２の半導体基板４とを剥離する方法などが考えられる。
しかし、一方の半導体基板を研磨すると、その半導体基
板に形成されていた本体回路が破壊されてしまうため、
この半導体装置を正常に動作させることはできない。同
様に、第１の半導体基板２と第２の半導体基板４とを剥
離した場合、回路の一部が欠けるため、正常に動作させ
ることができない。
び配線等が見えない半導体装置を解析する場合、一方の
半導体基板を研磨して他方の半導体基板の集積回路を見
えるようにするという方法や、第１の半導体基板２と第
２の半導体基板４とを剥離する方法などが考えられる。
しかし、一方の半導体基板を研磨すると、その半導体基
板に形成されていた本体回路が破壊されてしまうため、
この半導体装置を正常に動作させることはできない。同
様に、第１の半導体基板２と第２の半導体基板４とを剥
離した場合、回路の一部が欠けるため、正常に動作させ
ることができない。
【００２５】また仮に、半導体基板の研磨や剥離を行わ
ずに、テストモードへのアタック方法を見つけたとして
も、配線等の露出部分は第１の半導体基板２と第２の半
導体基板４との間に存在する断面部分だけであるため、
ポリシリコンなどからなる配線等の断面部分に対してプ
ロービングを行うのは非常に困難である。
ずに、テストモードへのアタック方法を見つけたとして
も、配線等の露出部分は第１の半導体基板２と第２の半
導体基板４との間に存在する断面部分だけであるため、
ポリシリコンなどからなる配線等の断面部分に対してプ
ロービングを行うのは非常に困難である。
【００２６】以上説明したようにこの発明の実施の形態
によれば、ハッカーなどによる半導体装置に対する解
析、ハッキングが非常に困難となり、半導体装置内の内
部情報の不正な読み出し及び書き込みを防止することが
できる。また、この半導体装置では、本体回路及びテス
ト回路（集積回路）を２つの半導体基板に形成できるた
め、チップサイズを小さくすることができるとともに、
チップ割れなどに対する強度をアップさせることができ
る。
によれば、ハッカーなどによる半導体装置に対する解
析、ハッキングが非常に困難となり、半導体装置内の内
部情報の不正な読み出し及び書き込みを防止することが
できる。また、この半導体装置では、本体回路及びテス
ト回路（集積回路）を２つの半導体基板に形成できるた
め、チップサイズを小さくすることができるとともに、
チップ割れなどに対する強度をアップさせることができ
る。
【００２７】
【発明の効果】以上述べたように本発明に係る半導体装
置によれば、集積回路及び配線が形成された半導体基板
を回路形成面で接合することにより、半導体装置の集積
回路及び配線を見えなくして、半導体装置に記録された
内部情報の不正な読み出し及び不正な書き込みが防止で
きる。
置によれば、集積回路及び配線が形成された半導体基板
を回路形成面で接合することにより、半導体装置の集積
回路及び配線を見えなくして、半導体装置に記録された
内部情報の不正な読み出し及び不正な書き込みが防止で
きる。
【図１】この発明に係る実施の形態の半導体装置の構成
を示す図である。
を示す図である。
【図２】この発明に係る実施の形態の半導体装置の構成
を示す図である。
を示す図である。
【図３】この発明の実施の形態の半導体装置の断面構造
を示す図である。
を示す図である。
【図４】従来の半導体装置の状態を示す図である。
【図５】従来の半導体装置の状態を示す図である。
２…第１の半導体基板 ２ａ…本体回路 ２ｂ…テスト回路 ４…第２の半導体基板 ４ａ…本体回路 ４ｂ…テスト回路４ｂ ６…配線 ８…入出力パッド １０…テスト回路チップ １２…本体回路チップ ２０、３０…拡散層 ２２、３２…ゲート絶縁膜 ２４、３４…ゲート ２６、３６…絶縁膜 ３８…接合面
Claims (4)
- 【請求項１】 集積回路が形成された第１、第２の半導
体基板を有し、前記第１の半導体基板の集積回路が形成
された面と、前記第２の半導体基板の集積回路が形成さ
れた面とが接合されていることを特徴とする半導体装
置。 - 【請求項２】 ＩＣカードに搭載される半導体装置にお
いて、 集積回路が形成された第１、第２の半導体基板を有し、
前記第１の半導体基板の集積回路が形成された面と、前
記第２の半導体基板の集積回路が形成された面とが接合
されていることを特徴とする半導体装置。 - 【請求項３】 前記第１の半導体基板の集積回路と、前
記第２の半導体基板の集積回路とが電気的に接続されて
いることを特徴とする請求項１又は２記載の半導体装
置。 - 【請求項４】 前記第１、第２の半導体基板に形成され
た集積回路はＩＣカードとして必要な機能を実現するた
めの回路を有し、前記機能を実現するための回路を検査
するテスト回路を有していないことを特徴とする請求項
２又は３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10094487A JPH11296640A (ja) | 1998-04-07 | 1998-04-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10094487A JPH11296640A (ja) | 1998-04-07 | 1998-04-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11296640A true JPH11296640A (ja) | 1999-10-29 |
Family
ID=14111661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10094487A Pending JPH11296640A (ja) | 1998-04-07 | 1998-04-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11296640A (ja) |
-
1998
- 1998-04-07 JP JP10094487A patent/JPH11296640A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040803 |
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| A521 | Request for written amendment filed |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20041007 |
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| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050506 |