JP2002216093A - 半導体チップ - Google Patents
半導体チップInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 239000011241 protective layer Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 3
- 238000009434 installation Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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Abstract
(57)【要約】
【課題】 小型かつ高性能にしてセキュリティ特性に優
れたコイルオンチップを提供する。 【解決手段】 半導体チップ１の回路面にイニシャライ
ズ用パッド２を形成し、当該イニシャライズ用パッド２
上に絶縁保護層４を介してコイル５を積層する。コイル
５は、半導体チップ１の回路面に形成されたコイル用パ
ッド３と電気的に接続する。
れたコイルオンチップを提供する。 【解決手段】 半導体チップ１の回路面にイニシャライ
ズ用パッド２を形成し、当該イニシャライズ用パッド２
上に絶縁保護層４を介してコイル５を積層する。コイル
５は、半導体チップ１の回路面に形成されたコイル用パ
ッド３と電気的に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、「コイルオンチッ
プ」と呼称されるコイル一体型の半導体チップに係り、
特に、当該半導体チップの製造過程で使用されるイニシ
ャライズ用パッドの配置に関する。
プ」と呼称されるコイル一体型の半導体チップに係り、
特に、当該半導体チップの製造過程で使用されるイニシ
ャライズ用パッドの配置に関する。
【０００２】
【従来の技術】近年、例えば非接触通信式ＩＣカード等
の情報担体に適用される半導体チップとして、半導体チ
ップの絶縁保護層上に非接触通信用のコイルを形成し、
当該コイルと半導体チップに形成された回路とを電気的
に接続してなるコイルオンチップが提案されている。こ
の半導体チップは、前記絶縁保護層上に形成されたコイ
ルと外部装置に備えられたコイルとを電磁結合させるこ
とによって、外部装置から半導体チップへの電力の供給
と、外部装置と半導体チップとの間の信号の送受信を行
うことができる。
の情報担体に適用される半導体チップとして、半導体チ
ップの絶縁保護層上に非接触通信用のコイルを形成し、
当該コイルと半導体チップに形成された回路とを電気的
に接続してなるコイルオンチップが提案されている。こ
の半導体チップは、前記絶縁保護層上に形成されたコイ
ルと外部装置に備えられたコイルとを電磁結合させるこ
とによって、外部装置から半導体チップへの電力の供給
と、外部装置と半導体チップとの間の信号の送受信を行
うことができる。
【０００３】ところで、この種の半導体チップを非接触
通信式ＩＣカードなどの情報担体に適用する場合には、
情報担体の信頼性を高めるため、半導体チップの製造過
程の各段階においては、半導体チップ内に形成されたメ
モリに対するアクセスを自由にして半導体チップの特性
を検査する必要があり、また、検査後においては、情報
担体のセキュリティを確保するため、コイルから半導体
チップ内に形成されたメモリへのアクセスを制限する処
理を行う必要がある。本明細書においては、これらの検
査や処理を総称して「イニシャライズ」といい、これに
使用するためのパッドをイニシャライズ用パッドとい
う。
通信式ＩＣカードなどの情報担体に適用する場合には、
情報担体の信頼性を高めるため、半導体チップの製造過
程の各段階においては、半導体チップ内に形成されたメ
モリに対するアクセスを自由にして半導体チップの特性
を検査する必要があり、また、検査後においては、情報
担体のセキュリティを確保するため、コイルから半導体
チップ内に形成されたメモリへのアクセスを制限する処
理を行う必要がある。本明細書においては、これらの検
査や処理を総称して「イニシャライズ」といい、これに
使用するためのパッドをイニシャライズ用パッドとい
う。
【０００４】従来、イニシャライズ用パッドを有するコ
イルオンチップとしては、図４及び図５に示すように、
イニシャライズ用パッド１４がコイル１３と共に半導体
チップ１１の絶縁保護層１２上に形成されたものが提案
されている。
イルオンチップとしては、図４及び図５に示すように、
イニシャライズ用パッド１４がコイル１３と共に半導体
チップ１１の絶縁保護層１２上に形成されたものが提案
されている。
【０００５】
【発明が解決しようとする課題】しかるに、イニシャラ
イズ用パッド１４が絶縁保護層１２上に露出している
と、当該パッド１４を利用することによって、半導体チ
ップ１１の回路部に形成されたメモリに容易にアクセス
することができ、当該メモリに記憶されたデータの盗
用、破壊及び改竄が可能になるので、十分なセキュリテ
ィ特性を確保することができない。なお、コイル１３及
びイニシャライズ用パッド１４の表面を第２絶縁保護層
で覆えば、イニシャライズ用パッド１４を非露出の状態
にすることができるが、第２絶縁保護層を剥離すれば、
イニシャライズ用パッド１４を容易に露出させることが
でき、かつ、コイル１３を用いた通信も可能であること
から、実用上十分なセキュリティ対策とはいえない。ま
た、イニシャライズ用パッド１４をコイル１３と共に半
導体チップ１１の絶縁保護層１２上に形成すると、コイ
ル１３の設置面積が減少するために、外部装置との通信
距離が小さくなったり、半導体チップ１１における回路
の配列が困難になるという不都合を生じる。なお、チッ
プサイズを大型化すれば、かかる不都合を回避すること
ができるが、チップ単価が高価になったり、半導体チッ
プ１１が搭載される装置が大型化するという別の不都合
を生じる。
イズ用パッド１４が絶縁保護層１２上に露出している
と、当該パッド１４を利用することによって、半導体チ
ップ１１の回路部に形成されたメモリに容易にアクセス
することができ、当該メモリに記憶されたデータの盗
用、破壊及び改竄が可能になるので、十分なセキュリテ
ィ特性を確保することができない。なお、コイル１３及
びイニシャライズ用パッド１４の表面を第２絶縁保護層
で覆えば、イニシャライズ用パッド１４を非露出の状態
にすることができるが、第２絶縁保護層を剥離すれば、
イニシャライズ用パッド１４を容易に露出させることが
でき、かつ、コイル１３を用いた通信も可能であること
から、実用上十分なセキュリティ対策とはいえない。ま
た、イニシャライズ用パッド１４をコイル１３と共に半
導体チップ１１の絶縁保護層１２上に形成すると、コイ
ル１３の設置面積が減少するために、外部装置との通信
距離が小さくなったり、半導体チップ１１における回路
の配列が困難になるという不都合を生じる。なお、チッ
プサイズを大型化すれば、かかる不都合を回避すること
ができるが、チップ単価が高価になったり、半導体チッ
プ１１が搭載される装置が大型化するという別の不都合
を生じる。
【０００６】本発明は、かかる技術的課題を解決するた
めになされたものであって、その目的は、小型かつ高性
能にしてセキュリティ特性に優れたコイルオンチップを
提供することにある。
めになされたものであって、その目的は、小型かつ高性
能にしてセキュリティ特性に優れたコイルオンチップを
提供することにある。
【０００７】
【課題を解決するための手段】本発明は、前記の目的を
達成するため、非接触通信用のコイルが一体形成された
半導体チップにおいて、前記コイルの下層にイニシャラ
イズ用パッドを配置するという構成にした。
達成するため、非接触通信用のコイルが一体形成された
半導体チップにおいて、前記コイルの下層にイニシャラ
イズ用パッドを配置するという構成にした。
【０００８】かように、非接触通信用コイルの下層にイ
ニシャライズ用パッドを配置すると、イニシャライズ用
パッドを非露出の状態に形成することができるので、イ
ニシャライズ用パッドを利用したメモリに記憶されたデ
ータの盗用、破壊及び改竄が困難になり、コイルオンチ
ップのセキュリティ特性を高めることができる。また、
非接触通信用コイルを剥離すれば、イニシャライズ用パ
ッドを露出させることができ、メモリに記憶されたデー
タの盗用、破壊及び改竄が可能になるが、コイルが剥離
されているので、以後はコイルオンチップとして利用す
ることができず、盗用または改竄されたデータの悪用を
防止することができる。さらに、非接触通信用コイルの
下層にイニシャライズ用パッドを配置すると、イニシャ
ライズ用パッドを設定するための特別のスペースを半導
体チップ上に設ける必要がないので、コイルの設置面積
が減少されず、外部装置との通信距離を確保できると共
に、半導体チップにおける回路の設計を容易化すること
ができる。加えて、チップサイズを大型化する必要がな
いことから、チップ単価の上昇や半導体チップが搭載さ
れる装置の大型化を防止することができる。
ニシャライズ用パッドを配置すると、イニシャライズ用
パッドを非露出の状態に形成することができるので、イ
ニシャライズ用パッドを利用したメモリに記憶されたデ
ータの盗用、破壊及び改竄が困難になり、コイルオンチ
ップのセキュリティ特性を高めることができる。また、
非接触通信用コイルを剥離すれば、イニシャライズ用パ
ッドを露出させることができ、メモリに記憶されたデー
タの盗用、破壊及び改竄が可能になるが、コイルが剥離
されているので、以後はコイルオンチップとして利用す
ることができず、盗用または改竄されたデータの悪用を
防止することができる。さらに、非接触通信用コイルの
下層にイニシャライズ用パッドを配置すると、イニシャ
ライズ用パッドを設定するための特別のスペースを半導
体チップ上に設ける必要がないので、コイルの設置面積
が減少されず、外部装置との通信距離を確保できると共
に、半導体チップにおける回路の設計を容易化すること
ができる。加えて、チップサイズを大型化する必要がな
いことから、チップ単価の上昇や半導体チップが搭載さ
れる装置の大型化を防止することができる。
【０００９】
【発明の実施の形態】以下、本発明に係る半導体チップ
の一実施形態例を、図１乃至図３に基づいて説明する。
図１は実施形態例に係る半導体チップの上面図、図２は
図１のＡ−Ａ断面図、図３は実施形態例に係る半導体チ
ップの製造方法を示すフローチャートであって、図中の
符号１は半導体チップ、符号２は半導体チップ１の回路
面に形成されたイニシャライズ用パッド、符号３は半導
体チップ１の回路面に形成されたコイル用パッド、符号
４はイニシャライズ用パッド２及びコイル用パッド３の
形成部を除く半導体チップ１の回路面に形成された絶縁
保護層、符号５は絶縁保護層３上に形成されたコイルを
示している。
の一実施形態例を、図１乃至図３に基づいて説明する。
図１は実施形態例に係る半導体チップの上面図、図２は
図１のＡ−Ａ断面図、図３は実施形態例に係る半導体チ
ップの製造方法を示すフローチャートであって、図中の
符号１は半導体チップ、符号２は半導体チップ１の回路
面に形成されたイニシャライズ用パッド、符号３は半導
体チップ１の回路面に形成されたコイル用パッド、符号
４はイニシャライズ用パッド２及びコイル用パッド３の
形成部を除く半導体チップ１の回路面に形成された絶縁
保護層、符号５は絶縁保護層３上に形成されたコイルを
示している。
【００１０】図１及び図２から明らかなように、本例の
半導体チップ１は、半導体チップ１の回路面にイニシャ
ライズ用パッド２及びコイル用パッド３を形成し、前記
イニシャライズ用パッド２上に絶縁保護層４を介してコ
イル用パッド３と接続されたコイル５を形成したことを
特徴とする。前記イニシャライズ用パッド２及びコイル
用パッド３は、アルミニウム等の金属膜をパターニング
することによって形成され、前記絶縁保護層４は、絶縁
性の樹脂をコーティングすることによって形成すること
ができる。
半導体チップ１は、半導体チップ１の回路面にイニシャ
ライズ用パッド２及びコイル用パッド３を形成し、前記
イニシャライズ用パッド２上に絶縁保護層４を介してコ
イル用パッド３と接続されたコイル５を形成したことを
特徴とする。前記イニシャライズ用パッド２及びコイル
用パッド３は、アルミニウム等の金属膜をパターニング
することによって形成され、前記絶縁保護層４は、絶縁
性の樹脂をコーティングすることによって形成すること
ができる。
【００１１】本例の半導体チップ１は、図３に示すよう
に、まず手順Ｓ−１で通常のプロセス技術にしたがって
回路面にイニシャライズ用パッド２とコイル用パッド３
とを有する半導体チップを作製し、次いで手順Ｓ−２で
イニシャライズ用パッド２を利用して所要のイニシャラ
イズを行い、次いで手順Ｓ−３で所要の特性を有する良
品について、前記イニシャライズ用パッド３上に絶縁保
護層４を形成し、最後に手順Ｓ−４で前記絶縁保護層４
上にコイル５の形成を行うことによって作製される。な
お、前記イニシャライズ用パッド２、絶縁保護層４及び
コイル５の形成は、スクライブ以前のシリコンウエハの
状態で行うことができる。
に、まず手順Ｓ−１で通常のプロセス技術にしたがって
回路面にイニシャライズ用パッド２とコイル用パッド３
とを有する半導体チップを作製し、次いで手順Ｓ−２で
イニシャライズ用パッド２を利用して所要のイニシャラ
イズを行い、次いで手順Ｓ−３で所要の特性を有する良
品について、前記イニシャライズ用パッド３上に絶縁保
護層４を形成し、最後に手順Ｓ−４で前記絶縁保護層４
上にコイル５の形成を行うことによって作製される。な
お、前記イニシャライズ用パッド２、絶縁保護層４及び
コイル５の形成は、スクライブ以前のシリコンウエハの
状態で行うことができる。
【００１２】本例の半導体チップ１は、チップ完成以前
にイニシャライズ用パッド２を用いて所要のイニシャラ
イズを実行することができるので、信頼性及びセキュリ
ティ特性に優れた半導体チップを得ることができる。ま
た、本例の半導体チップ１は、コイル５の下層にイニシ
ャライズ用パッド２を配置したので、イニシャライズ用
パッド２を非露出の状態に形成することができ、イニシ
ャライズ用パッド２を利用したデータの盗用、破壊及び
改竄が困難になり、コイルオンチップのセキュリティ特
性を高めることができる。また、コイル５を剥離すれ
ば、イニシャライズ用パッド２を露出させることがで
き、メモリに記憶されたデータの盗用、破壊及び改竄が
可能になるが、コイル５が剥離されているので、以後は
コイルオンチップとして利用することができず、盗用ま
たは改竄されたデータの悪用を防止することができる。
さらに、本例の半導体チップ１は、絶縁保護層４を介し
てコイル５の下層にイニシャライズ用パッド２を形成し
たので、イニシャライズ用パッド２を設定するための特
別のスペースをコイル５の形成面に設ける必要がなく、
コイル５の設置面積が減少されないことから、外部装置
との通信距離を確保できると共に、半導体チップ１にお
ける回路の設計を容易化することができる。加えて、チ
ップサイズを大型化する必要がないので、チップ単価の
上昇や半導体チップが搭載される装置の大型化を防止す
ることができる。
にイニシャライズ用パッド２を用いて所要のイニシャラ
イズを実行することができるので、信頼性及びセキュリ
ティ特性に優れた半導体チップを得ることができる。ま
た、本例の半導体チップ１は、コイル５の下層にイニシ
ャライズ用パッド２を配置したので、イニシャライズ用
パッド２を非露出の状態に形成することができ、イニシ
ャライズ用パッド２を利用したデータの盗用、破壊及び
改竄が困難になり、コイルオンチップのセキュリティ特
性を高めることができる。また、コイル５を剥離すれ
ば、イニシャライズ用パッド２を露出させることがで
き、メモリに記憶されたデータの盗用、破壊及び改竄が
可能になるが、コイル５が剥離されているので、以後は
コイルオンチップとして利用することができず、盗用ま
たは改竄されたデータの悪用を防止することができる。
さらに、本例の半導体チップ１は、絶縁保護層４を介し
てコイル５の下層にイニシャライズ用パッド２を形成し
たので、イニシャライズ用パッド２を設定するための特
別のスペースをコイル５の形成面に設ける必要がなく、
コイル５の設置面積が減少されないことから、外部装置
との通信距離を確保できると共に、半導体チップ１にお
ける回路の設計を容易化することができる。加えて、チ
ップサイズを大型化する必要がないので、チップ単価の
上昇や半導体チップが搭載される装置の大型化を防止す
ることができる。
【００１３】なお、前記コイル５の外面には、第２絶縁
保護膜を設けることもできる。
保護膜を設けることもできる。
【００１４】
【発明の効果】以上説明したように、本発明によると、
非接触通信用コイルの下層にイニシャライズ用パッドを
配置したので、イニシャライズ用パッドを非露出の状態
に形成することができ、イニシャライズ用パッドを利用
したデータの盗用、破壊及び改竄が困難になり、コイル
オンチップのセキュリティ特性を高めることができる。
また、非接触通信用コイルを剥離すれば、イニシャライ
ズ用パッドを露出させることができ、メモリに記憶され
たデータの盗用、破壊及び改竄が可能になるが、コイル
が剥離されているので、以後はコイルオンチップとして
利用することができず、盗用または改竄されたデータの
悪用を防止することができる。さらに、コイルの下層に
イニシャライズ用パッドを配置したので、イニシャライ
ズ用パッドを設定するための特別のスペースをコイルの
形成面に設ける必要がなく、コイルの設置面積の減少を
防止できて外部装置との通信距離を確保できると共に、
半導体チップにおける回路の設計を容易化することがで
きる。加えて、チップサイズを大型化する必要がないの
で、チップ単価の上昇や半導体チップが搭載される装置
の大型化を防止することができる。
非接触通信用コイルの下層にイニシャライズ用パッドを
配置したので、イニシャライズ用パッドを非露出の状態
に形成することができ、イニシャライズ用パッドを利用
したデータの盗用、破壊及び改竄が困難になり、コイル
オンチップのセキュリティ特性を高めることができる。
また、非接触通信用コイルを剥離すれば、イニシャライ
ズ用パッドを露出させることができ、メモリに記憶され
たデータの盗用、破壊及び改竄が可能になるが、コイル
が剥離されているので、以後はコイルオンチップとして
利用することができず、盗用または改竄されたデータの
悪用を防止することができる。さらに、コイルの下層に
イニシャライズ用パッドを配置したので、イニシャライ
ズ用パッドを設定するための特別のスペースをコイルの
形成面に設ける必要がなく、コイルの設置面積の減少を
防止できて外部装置との通信距離を確保できると共に、
半導体チップにおける回路の設計を容易化することがで
きる。加えて、チップサイズを大型化する必要がないの
で、チップ単価の上昇や半導体チップが搭載される装置
の大型化を防止することができる。
【図１】実施形態例に係る半導体チップの上面図であ
る。
る。
【図２】図１のＡ−Ａ断面図である。
【図３】実施形態例に係る半導体チップの製造方法を示
すフローチャートであ
すフローチャートであ
【図４】従来例に係る半導体チップの上面図である。
【図５】図４のＢ−Ｂ断面図である。
１ 半導体チップ ２ イニシャライズ用パッド ３ コイル用パッド ４ 絶縁保護層 ５ コイル
Claims (1)
- 【請求項１】 非接触通信用のコイルが一体形成された
半導体チップにおいて、前記コイルの下層にイニシャラ
イズ用パッドを配置したことを特徴とする半導体チッ
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001015928A JP4690561B2 (ja) | 2001-01-24 | 2001-01-24 | 半導体チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001015928A JP4690561B2 (ja) | 2001-01-24 | 2001-01-24 | 半導体チップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002216093A true JP2002216093A (ja) | 2002-08-02 |
| JP4690561B2 JP4690561B2 (ja) | 2011-06-01 |
Family
ID=18882389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001015928A Expired - Fee Related JP4690561B2 (ja) | 2001-01-24 | 2001-01-24 | 半導体チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4690561B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005022625A1 (ja) * | 2003-08-28 | 2005-03-10 | Matsushita Electric Industrial Co.,Ltd. | 基本セル、端部セル、配線形状、配線方法、シールド配線構造 |
| WO2007043602A1 (en) * | 2005-10-14 | 2007-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and communication system using the semiconductor device |
| US7808090B2 (en) | 2004-09-09 | 2010-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Wireless chip |
| JP2011086096A (ja) * | 2009-10-15 | 2011-04-28 | Renesas Electronics Corp | インタフェースｉｃ及びこれを備えるメモリカード |
| TWI651886B (zh) * | 2016-04-15 | 2019-02-21 | Ｓｋ電子股份有限公司 | Rfid標籤 |
Citations (4)
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|---|---|---|---|---|
| WO1998029261A1 (fr) * | 1996-12-26 | 1998-07-09 | Hitachi, Ltd. | Dispositif a semiconducteur et son procede de production |
| JPH10193849A (ja) * | 1996-12-27 | 1998-07-28 | Rohm Co Ltd | 回路チップ搭載カードおよび回路チップモジュール |
| JPH1126615A (ja) * | 1997-07-03 | 1999-01-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2000323643A (ja) * | 1999-02-24 | 2000-11-24 | Hitachi Maxell Ltd | Ｉｃ素子及びその製造方法並びにｉｃ素子を搭載した情報担体及びその製造方法 |
-
2001
- 2001-01-24 JP JP2001015928A patent/JP4690561B2/ja not_active Expired - Fee Related
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| US8222735B2 (en) | 2005-10-14 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and communication system using the semiconductor device |
| JP2011086096A (ja) * | 2009-10-15 | 2011-04-28 | Renesas Electronics Corp | インタフェースｉｃ及びこれを備えるメモリカード |
| US8534563B2 (en) | 2009-10-15 | 2013-09-17 | Renesas Electronics Corporation | Interface IC and memory card including the same |
| US9305253B2 (en) | 2009-10-15 | 2016-04-05 | Renesas Electronics Corporation | Interface IC and memory card including the same |
| US9846831B2 (en) | 2009-10-15 | 2017-12-19 | Renesas Electronics Corporation | Interface IC and memory card including the same |
| TWI651886B (zh) * | 2016-04-15 | 2019-02-21 | Ｓｋ電子股份有限公司 | Rfid標籤 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4690561B2 (ja) | 2011-06-01 |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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