JPS61290747A - 電子回路装置 - Google Patents

電子回路装置

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JPS61290747A
JPS61290747A JP60131851A JP13185185A JPS61290747A JP S61290747 A JPS61290747 A JP S61290747A JP 60131851 A JP60131851 A JP 60131851A JP 13185185 A JP13185185 A JP 13185185A JP S61290747 A JPS61290747 A JP S61290747A
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JP
Japan
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test
pads
bonding
pad
circuit device
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Fumihito Inoue
文仁 井上
Masayuki Sato
正幸 佐藤
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は電子回路装置、特に半導体集積回路装置におけ
るボンディングパッド構造に関し主として消去ならび忙
書きこみ可能な、記憶装置（ＥＪｅｃ−ｔｒｉｃａｌｌ
ｙヱｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍ
ｅｍ−ｏｒｙ以下ＦＰＲＯＭと称す）を対象とする。
〔背景技術〕
一般にＩＣ，ＬＳＩ々どの半導体集積回路装置において
は、第６図に示すように半導体基体（チップ）１の主面
に内部回路２を構成する素子群が形成され、これら素子
の外端子を接続するボンディングパッド３がチップ周辺
部にそって形成される。
ところでデータ（情報信号）書込み可能な半導体装置と
してサイエンス・フォーラム社発行［超ＬＳＩデバイス
ハンドブック１１９８３年１１月２８日発行、３１４頁
書き込み試験（テスト）を必ず行ない、製品の良、不良
を判定し、良品のみを出荷する様にしている。
これまで本発明者らは、データ書込み試験は通常、各ボ
ンディングパッドに対して、専用機によるデータ書込み
と汎用テスタによる試験の２回のプローブテストを行い
テスト時間の短縮、及びテストコストの低減を計ってい
る。その後でワイヤボンディングを行ってＩＣを組立て
る。上記テストに用いるグローブ針はタングステンカー
バイドのごとき超硬合金を使用し、一方、ボンディング
パッドはＡＡ’のごとき軟質の金属からなり、所定のプ
ローブ圧で数回のプローブ針車てを行うと、第７図に示
すようにパッド３表面が凹凸４に変形し、又はせん孔な
どの破壊を生じ、その上にワイヤ５をワイヤボンディン
グする場合に、ボンダビイリティーの低下を来たしボン
ディング不良を生じることが問題となることが、本発明
者によシあきらかとされた。
このパッドへのボンディングを含む電子装置の組立工程
におけるポンダビイティを維持する必要から、プロープ
工程での針当ては制限され、プローブテストは１回だけ
忙限られるのが普通である。
〔発明の目的〕
本発明は上記した問題Ｋかんがみなされたものであシ、
その目的とするところは、複数回のプローブテストが許
容され、しかも品質のよいボンディングが得られるパッ
ド構造を有する電子回路装置の提供にある。
本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記載及び添付図面から明らかになるであろう。
〔発明の概要〕
ＥＦＲＯＭのごとき電気的にデータの消去ならびに書き
込み可能な半導体装置において、基体主面周辺部に形成
されたボンディングパッド群は、それぞれにテスト用パ
ッドとワイヤボンディング用パッドが接続されているこ
とによシ、グローブテストとクイ１ヤボノデインクとを
別々のパッドで行うことができ、かつ、品質の良いボン
ディングが可能となる。
〔実施例〕
第１図は本発明の一実施例を示すものであって、ＥＦＲ
ＯＭなどの半導体装置のチップ周辺の一部平面図である
。
同図において、前に従来例として掲げた第６図と共通す
る構成部分は同じ指示記号を用いである。
すなわち、１は半導体チップ、２は内部回路、３はボン
ディングパッドである。６は内部回路における各素子と
ボンディングパッドを接続する配線である。
７はテスト用のパッドであって、各ボンディングパッド
に隣接して接続される。
これらテスト用パッドはボンディングパッドの内部配線
に接続する配線６の反対側に短い配線８を介し、又は２
つのパッドが一体となるように形成される。
ＥＰＲＯＭＩＣの場合、書き込み後の試験のためのプロ
ーブテストはテスト用パッド７に対して行い、その後、
組立工程に入り、＠２図に示すようにボンディングパッ
ド３に対してワイヤ５をボンディングする。
〔発明の効果〕
以上実施例で述べた本発明によれば下記のように効果が
得られる。
（１）　　ボンディング用のパッドとテスト用のパッド
が芥離して個別に設けられることによシ、プローブテス
トのための針当てが組立工程でのボンダビィリティ忙影
響を与えない。したがって品質のよいボンディングが得
られる。
（２）テスト用のパッドで針当てを行うため、複数回の
プローブテストの実行が可能である。したがって、テス
ト内容に見合ったテストの機器を選択することができ、
テストのためのコストを低減できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまで°もない。
たとえばボンディング用パッドとテスト用パッドは第３
図に示すように短いアルミニウム配線で接続する以外に
、第４図に示すように１２つのパッドを一体的に形成し
てもよい。あるいは、２つのパッドの形状を変える。た
とえば第５図に示すようにテスト用パッドを４５回転す
る形状とす慝ε１ＩｉｉＨ両者を識別できるようにする
・〔利用分野〕 本発明はＥＰＲＯＭ等の多数回のプローブテストを必要
とする電子装置に適用することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す半導体チップの一部平
面図である。 第２図は第１図におけるパッド部分断面図である。 第３図乃至第５図は本発明の他の実施例であって、パッ
ドの変形例を示す拡大平面図である。 第６図は半導体装置の一例を示すチップ周辺部の一部平
面図である。 第７図は第６図におけるパッド部分の断面図である。 １・・・チップ、２・・・内部回路、３・・・ボンディ
ングパッド、４・・・凹凸、５・・・ワイヤ（ボール）
、６・・・配線、７・・・テスト用パッド。 第　　１　　図 第　　２ＥＪ 第　　３　　図 第　　４　　図 第　　５　　図 第　　６　　図 第　　７　　図

Claims (1)

  1. 【特許請求の範囲】 １、半導体基体主面に内部回路を構成する素子群が形成
    され、内部回路を囲んで基体周辺部にそって各素子の外
    端子に接続するボンディングパッド群が形成された電子
    回路装置であって、上記各パッドにそれぞれテスト用パ
    ッドが接続されていることを特徴とする電子回路装置。 ２、上記テスト用パッドはボンディングパッドの配線側
    と反対の側に接続されている特許請求の範囲第１項に記
    載の電子回路装置。 ３、上記テスト用パッドはボンディングパッドと一体的
    に形成されている特許請求の範囲第２項に記載の電子回
    路装置。
JP60131851A 1985-06-19 1985-06-19 電子回路装置 Pending JPS61290747A (ja)

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* Cited by examiner, † Cited by third party
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