CN101083260A - 具有管芯区的半导体晶片 - Google Patents

Abstract

本发明的半导体晶片包括有多个管芯区排列在一半导体晶片上，及多个电路形成于切割区上，电路的两端分别位于管芯区内并且电路在管芯区被分离时被切断，如此可确保管芯区内的数据，并且具机密性。依据本发明的半导体晶片在切割时，不会产生剥离现象。

Description

具有管芯区的半导体晶片

技术领域

本发明涉及一种半导体晶片(semiconductor wafer)，特别是涉及一种其切割区(scribe line)上具有电路的半导体晶片。

背景技术

现有的半导体晶片包括一晶片主体及多个管芯区(die region)间隔的排列在晶片主体上，以界定出作为每两个管芯区之间的边界的切割区。各管芯区包括例如硅基板的集成电路。

在沿着切割区将每一个管芯切割为个别的部件之前，通常会对于半导体晶片执行若干测试(例如，管芯分类测试、产品测试、等等)、数据输入(例如写入程序(programming))、或电压修整(voltage trimming)，以确定各管芯是在最适状态或将管芯活化。一般，每个管芯会包括多个接合垫(bonding pad)及多个端子垫(terminal pad)，间隔地形成于管芯内，其中端子垫可为测试垫(testpad)，以经由量测工具测量管芯的电压，或为修整垫(trim pad)，以供修整管芯的参考电压，等等。

图1显示一半导体晶片的平面图。如图1所示，多个管芯形成区(下文中称为管芯区)2以阵列图形形成于半导体晶片1的主平面上。半导体晶片1是硅晶片。再者，多个切割区(或称切割线)3分别形成于此等管芯区2的二者之间。因此，当分别使用钻石刀或激光切割器沿着晶片表面上的此等切割区切割晶片1时，管芯会一个一个的自晶片分离。

图2显示图1所示的A区的放大平面图，是现有的半导体晶片的一例。于半导体晶片1上，排列有多个管芯区2，其在最后步骤中将被分离为单一的管芯。再者，多个切割区3分别形成于此等管芯区2中的二者之间。再者，于各管芯区2中，有例如只读存储器(read-only memory，ROM)及晶体管等等集成电路所组成的内部电路形成。进一步形成多个铝垫41至43，通称为垫4，以电连接至外部电路。于另一方面，此等垫4电连接至内部电路，排列在管芯周边部分，例如在管芯区2的周边。此外，测试垫40亦分别与此等输入与输出垫41、42、及43排列在一起。

于现有的半导体装置的IC测试中，使用如图2所示的此等测试垫40至43。此处，此等垫4包括输入与输出垫41至43及测试垫40，测试电路以将测试垫40及受测试装置相连，均排列于管芯区2。因此，若切割步骤后制得并置于市场的半导体产品的测试条件被译码(decode或decipher)出来，则因ROM测试条件可被他人探知，所以半导体装置的ROM内容可能被读出。

有将测试垫形成于半导体晶片中切割区上者。例如，美国专利第5,981,971号揭示一种半导体晶片，其上具有高机密与高安全性的半导体装置，以避免产品测试的测试条件被他人解码。图3显示图1所示的A区的放大平面图，是现有的半导体晶片的另一例子。于半导体晶片1上，多个管芯区2排列成圆形矩阵图形。再者，切割区3分别形成于此等管芯区2的二者之间。于管芯区2，形成例如由包括ROM的集成电路所组成的内部电路。再者，于管芯区2，排列有多个铝制的输入与输出垫(即，端子)41、42、43电连接至外部电路。另一方面，此等输入与输出垫41、42、43等等均电连接至内部电路，并排列在例如管芯区2的周边部分。测试垫5亦与此等输入及输出垫一起，是需要的。此篇专利特征在于测试垫5的排列，测试垫5形成于邻近管芯区2的切割区(切割区)3之处。测试垫5大致形成于切割区3的宽度方向的中点。因此，当上述结构的半导体晶片1沿着切割区3切开时，会将测试垫5自半导体管芯2移开，以避免其它人偷取录制在半导体装置的集成电路(例如ROM)内的数据。然而，当沿着切割区将备有此种测试垫的半导体晶片切割以获得分离的管芯时，由于测试垫为大片坚硬的金属层，位于切割区上，管芯常会发生剥离(peeling)现象。

因此，仍需要更好的半导体晶片，其能够维持晶片上装置的机密，并且易于切割以将管芯分离。

发明内容

本发明的一目的是提供一种半导体晶片，于切割管芯后，可维持管芯内数据的机密性与安全性，而且，进行管芯切割时，不会有剥离现象。

依据本发明的半导体晶片，包括多个管芯区，排列在一半导体晶片上，各管芯区具有至少一半导体元件；多个切割区，各形成于管芯区中的二者之间，作为将管芯区彼此分离的边界；及多个电路，形成于切割区上，电路的两端分别位于管芯区内并且电路在管芯区被分离时被切断。

于另一个实施例中，依据本发明的半导体管芯，包括一管芯区，位于一半导体基板上，具有至少一半导体元件；及一电路区，位于半导体基板上及管芯区的周围，电路区包括多个破裂电路，破裂电路中至少一者连接管芯区中的半导体元件，及至少一者连接一端子垫，端子垫位于管芯区内。

于又另一个实施例中，依据本发明的半导体管芯，包括一管芯区，位于一半导体基板上，具有至少一半导体元件；及一电路区，位于半导体基板上及管芯区的周围，电路区包括多个破裂电路，破裂电路中至少一者连接管芯区中的半导体元件，及至少一者连接一电感或一静电放电(electrostaticdischarge，ESD)感测引脚(ESD sensitive pin)，该电感或该ESD感测引脚位于该管芯区内。

依据本发明的半导体晶片，具有电路设置于切割区上，而电路的两端位于管芯区内，使得当切割管芯时，位于切割区上的电路可被破坏，以维持管芯内数据的机密性与安全性。再者，位于切割区上的电路亦可提供对管芯区内半导体元件写入程序的功用。而且，例如电路的两端为电感或电感天线时，因为体积很大，在面积上的考虑，可考虑置于管芯区与相邻的切割区相邻处。由于依据本发明的半导体晶片，于切割区上并无设置端子垫(大片的金属层)或类似者，因此进行管芯切割时，不会有剥离现象。

附图说明

图1显示一现有的半导体晶片的平面图；

图2显示图1所示的A区的放大平面图，是现有的半导体晶片的一例；

图3显示图1所示的A区的放大平面图，是现有的半导体晶片的另一例；

图4显示依据本发明的半导体晶片；

图5为显示依据本发明的半导体晶片的一具体实施例的示意图；

图6为显示依据本发明的半导体晶片的另一具体实施例的示意图。

简单符号说明

1    半导体晶片    2             管芯区

3    切割区        4             垫

40   测试垫        41、42、43    铝垫

5    测试垫        10            半导体晶片

13                            切割区

12、12a、12b、12c、12d        管芯区

14、14a、14b、14c、14d、14e   电路

15、15a、15b、15c、15d        端子垫

具体实施方式

请参阅图4，其显示依据本发明的半导体晶片。半导体晶片10包括多个管芯区12、多个切割区13、及位于切割区13上的多个电路14。

多个管芯区12排列在半导体晶片10上，可以阵列形状排列。各管芯区12可具有若干半导体元件(未示出)，依其设计作为例如模拟IC卡、身份鉴别卡(ID卡)、提款卡、保险卡(security card)、或其它所需而定，此半导体元件可为例如一次可编程装置(one-time programmable device)、只读存储器(ROM)等等。各管芯区12在工艺最后将被切割为单一分开的管芯(die)，以进一步封装为产品。

多个切割区13于多个管芯区12做阵列排列时形成，即，位于两管芯区之间，以在各管芯12被切割时，作为将管芯区12彼此分离的边界(margin)。

多个电路14形成于切割区13上。此等电路14分别连接管芯区12中的半导体元件，并且因为位于切割区13上，所以在将此等管芯区12彼此分离时会被切断而破坏。电路14配合管芯构造或用途的所需而设置，例如管芯可能是作为模拟IC卡、ID卡、提款卡、保险卡等等，所以电路14可为有源电路或测试电路，并可包括例如导线、扩散区、阱、多层导线、或类似者，还可具有保护存储器数据用的熔丝元件(fuse element)、或反熔丝元件(anti-fuse element)。导线或多层导线可包括例如金属，如铝、铜、或金。

因此，电路14的另一端可连接端子垫15，例如供测试管芯内部电路用的测试垫(test pad)、修整管芯内部半导体元件电压用的修整垫(trim pad)、或是供电连接以写入程序等等的电连接垫(electrically connecting pad)。或者，电路14的另一端除了可以连接端子垫之外，亦可连接供装置感应用的电感或电感天线、或是供ESD保护用的ESD感测引脚、及类似者(未示出)。端子垫可包括例如金属，如铝、铜、或金。

将端子垫15或是较小的电感、电感天线、ESD感测引脚等，形成于管芯区12内部，以避免管芯切割时因此等部件构造所引起的剥离现象。但是对于较大的电感、电感天线、ESD感测引脚等结构，因为整个置于管芯区内太耗空间，而切割区的面积又不足以容纳整个结构，所以可设置于管芯区12与一相邻切割区13的相邻处上，即，占用部分的管芯区及部分的切割区区域。当切割管芯时，可将其一并移除。

当依据本发明的半导体晶片进行管芯切割后，位于切割区上的电路包括例如导线、扩散区、阱、多层导线、熔丝元件、或反熔丝元件可一并被切除或破坏，达到管芯内装置与测试模式等等分离的目的，以避免测试电路影响元件的运作，并且维持管芯元件内数据的机密与安全性。而留在管芯区内的端子垫或部分电感结构可进一步利用作为接合垫或是补强结构以支撑管芯结构。

请参阅图5，其显示依据本发明的半导体晶片的一具体实施例，其中切割区上的电路两端连接位于同一个管芯区内的半导体元件及端子垫(或电感、电感天线、或ESD感测引脚等等的一者)。如图5所示，电路14a两端可分别连接同一个管芯区12a中的元件及端子垫15a，及电路14b两端可分别连接同一个管芯区12b中的元件及端子垫15b。优选使各电路14a与14b无规则的交错排列，亦可将电路14a与14b进一步迂回绕行。并且电路与管芯的距离优选大于切割区宽度的一半。如此，在将管芯区12切割后，获得单独的管芯，其周围切割区上被切断的电路，因为具不规则性，而可避免被他人推知正确电路结构，可保持管芯内部数据的正确性或安全性，并预防伪造。

或者，请参阅图6，其显示依据本发明的半导体晶片的另一具体实施例，其中切割区上的电路两端可连接相同或不同管芯区内的半导体元件及端子垫(或电感、电感天线、熔丝元件、反熔丝元件、ESD感测引脚等等的一者)。如图6所示，电路14c两端可分别连接管芯区12c中的元件及管芯区12d中的端子垫15d，电路14d两端则分别连接同一个管芯区12d中的元件及端子垫15d，而电路14e两端则分别连接管芯区12d中的元件及管芯区12c中的端子垫15c。优选使各电路14c、14d、与14e迂回绕行及无规则的交错排列，如此，在将管芯区切割后，获得单独的管芯，其周围切割区上被切断的电路，因为具不规则性，并且可能为连接至另一个管芯的电路，而有保密及安全的功能。切割区上的电路两端可连接相同或不同管芯区内的半导体元件及端子垫等部件，此处所谓不同的管芯，并不局限于相邻的管芯。

或者，在另一个具体实施例中，亦可使切割区上的每一电路两端均连接位于不同管芯区内的半导体元件及端子垫等部件，此处所谓不同的管芯，并不局限于相邻的管芯。于本发明的半导体晶片中，亦可使切割区上的同一电路两端连接位于相同或不同管芯区内的两半导体元件，可供同时测试或信号输入之用。

与现有的技术比较之，依据本发明的半导体晶片，在切割后，可将切割道上的电路切断，确保数据的机密性或防止数据的窜改，因此，切割道上的电路可为不规则的排列设置，以防被他人推测得知原先电路构造，此适用于编程(programming)或测试(test)时使用。于本发明的半导体晶片中，不将垫(pad)放置在切割道上，可防止切割时的剥离(peeling)现象，由于切割后还保留垫的构造，因此，可将测试垫或端子垫进一步设计为接合垫(bonding pad)或是补强的构造，利用此种结构以节省空间或面积。若有RF天线设置时，可将其放置在切割道上，以避免天线效应，待切割时再切断。另外，电感的体积通常较大，单单是切割区的面积可能无法容纳，可放置在管芯区边缘跨至切割区处。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (22)

1.一种具有管芯区的半导体晶片，包括：

多个管芯区，排列在半导体晶片上，各管芯区具有至少一半导体元件；

多个切割区，各形成于所述管芯区中的二者之间，作为将所述管芯区彼此分离的边界；及

多个电路，形成于所述切割区上，所述电路的两端分别位于所述管芯区内并且所述电路在所述管芯区被分离时被切断。

2.如权利要求1所述的半导体晶片，其中所述电路在所述切割区上不规则分布。

3.如权利要求1所述的半导体晶片，其中所述电路中至少一个电路的两个端点位于同一个管芯区内。

4.如权利要求3所述的半导体晶片，其中该至少一个电路的两个端点分别连接至位于该同一个管芯区内的半导体元件及端子垫。

5.如权利要求3所述的半导体晶片，其中该两个端点分别连接至位于该同一个管芯区内的半导体元件及电感或静电放电感测引脚。

6.如权利要求4所述的半导体晶片，其中该端子垫包括测试垫、修整垫、或电连接垫。

7.如权利要求5所述的半导体晶片，其中该电感或该静电放电感测引脚位于该半导体元件所在的管芯区与相邻切割区的相邻处。

8.如权利要求1所述的半导体晶片，其中所述电路中至少一个电路的两个端点位于不相同的两个管芯区内。

9.如权利要求8所述的半导体晶片，其中该两个端点分别连接至半导体元件及端子垫。

10.如权利要求9所述的半导体晶片，其中该端子垫包括测试垫、修整垫、或电连接垫。

11.如权利要求8所述的半导体晶片，其中该两个端点分别连接至半导体元件及电感或静电放电感测引脚。

12.如权利要求11所述的半导体晶片，其中该电感或该静电放电感测引脚位于该管芯区与相邻切割区的相邻处。

13.如权利要求1所述的半导体晶片，其中该半导体元件包括一次可编程装置、或只读存储器。

14.如权利要求1所述的半导体晶片，其中所述电路包括导线、扩散区、阱、多层导线、熔丝元件或抗熔丝元件。

15.如权利要求1所述的半导体晶片，其中所述电路包括有源电路或测试电路。

16.一种半导体管芯，包括：

管芯区，位于半导体基板上，具有至少一半导体元件；及

电路区，位于该半导体基板上及该管芯区的周围，该电路区包括多个破裂电路，所述破裂电路中至少一者连接该管芯区中的半导体元件，且至少一者连接端子垫，该端子垫位于该管芯区内。

17.如权利要求16所述的半导体管芯，其中所述破裂电路不规则分布。

18.如权利要求16所述的半导体管芯，其中该端子垫包括测试垫、修整垫、或电连接垫。

19.如权利要求16所述的半导体管芯，其中该半导体元件包括一次可编程装置、或只读存储器。

20.如权利要求16所述的半导体管芯，其中所述破裂电路包括导线、扩散区、阱、多层导线、熔丝元件、或抗熔丝元件。

21.如权利要求16所述的半导体管芯，其中所述破裂电路包括有源电路或测试电路。

22.一种半导体管芯，包括：

管芯区，位于半导体基板上，具有至少一半导体元件；及

电路区，位于该半导体基板上及该管芯区的周围，该电路区包括多个破裂电路，所述破裂电路中至少一者连接该管芯区中的半导体元件，且至少一者连接电感或静电放电感测引脚，该电感或该静电放电感测引脚位于该管芯区内。

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