JP2000040792A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000040792A JP2000040792A JP10206820A JP20682098A JP2000040792A JP 2000040792 A JP2000040792 A JP 2000040792A JP 10206820 A JP10206820 A JP 10206820A JP 20682098 A JP20682098 A JP 20682098A JP 2000040792 A JP2000040792 A JP 2000040792A
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- Japan
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- internal circuit
- fuse
- semiconductor device
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Abstract
(57)【要約】
【課題】 昇圧回路の電流供給能力低下等、内部回路の
動作特性に悪影響を及ぼすことを回避しながら、ダイシ
ング前のモニタ及び評価等、内部回路の検査に使用され
る入出力用パッドを除去することが可能な構成の半導体
装置を提供する。 【解決手段】 本発明に係る半導体装置は、半導体ウェ
ーハのチップ領域内に配設された内部回路と、チップ領
域内に配設されたヒューズと、半導体ウェーハのダイシ
ングライン上に配設され、かつ、ヒューズを介して内部
回路に接続され、半導体ウェーハのダイシング前におけ
る内部回路の検査に使用される入出力用パッドとを備え
たものである。
動作特性に悪影響を及ぼすことを回避しながら、ダイシ
ング前のモニタ及び評価等、内部回路の検査に使用され
る入出力用パッドを除去することが可能な構成の半導体
装置を提供する。 【解決手段】 本発明に係る半導体装置は、半導体ウェ
ーハのチップ領域内に配設された内部回路と、チップ領
域内に配設されたヒューズと、半導体ウェーハのダイシ
ングライン上に配設され、かつ、ヒューズを介して内部
回路に接続され、半導体ウェーハのダイシング前におけ
る内部回路の検査に使用される入出力用パッドとを備え
たものである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、高電圧をメモリセルに供給する昇圧回路を備えた
ＥＥＰＲＯＭ等の不揮発性メモリに好適なものである。
特に、高電圧をメモリセルに供給する昇圧回路を備えた
ＥＥＰＲＯＭ等の不揮発性メモリに好適なものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭ等の不揮発性メモリの書換
えはメモリセルに高電圧を印加することにより行われる
ため、不揮発性メモリには、必要とされる高電圧をメモ
リセルに供給するための昇圧回路が備えられている。
えはメモリセルに高電圧を印加することにより行われる
ため、不揮発性メモリには、必要とされる高電圧をメモ
リセルに供給するための昇圧回路が備えられている。
【０００３】図３は、ウェーハ上に作製された不揮発性
メモリの昇圧回路近傍の構成を示した概略構成図であ
る。
メモリの昇圧回路近傍の構成を示した概略構成図であ
る。
【０００４】ダイシングライン３２によって区切られた
チップ領域３１内に、昇圧回路３３が配設されている。
昇圧回路３３は、メモリセルに接続されると共に、ダイ
シング前のウェーハ検査においてその昇圧電圧をモニタ
するためにチップ領域３１内に配設された入出力用パッ
ド３４に接続されている。入出力用パッド３４は、外部
から書込み電圧を印加することにより、メモリセルの書
込みマージン等の評価にも利用されている。
チップ領域３１内に、昇圧回路３３が配設されている。
昇圧回路３３は、メモリセルに接続されると共に、ダイ
シング前のウェーハ検査においてその昇圧電圧をモニタ
するためにチップ領域３１内に配設された入出力用パッ
ド３４に接続されている。入出力用パッド３４は、外部
から書込み電圧を印加することにより、メモリセルの書
込みマージン等の評価にも利用されている。
【０００５】
【発明が解決しようとする課題】図３に示したように、
昇圧回路３３の入出力用パッド３４はチップ領域３１内
に配設されているが、この不揮発性メモリが製品化され
た後にユーザが入出力用パッド３４を使用することはな
い。特に、不揮発性メモリがＩＣカード等に搭載される
場合、そのセキュリティが重要となり、このような不使
用パッドは排除することが望ましい。
昇圧回路３３の入出力用パッド３４はチップ領域３１内
に配設されているが、この不揮発性メモリが製品化され
た後にユーザが入出力用パッド３４を使用することはな
い。特に、不揮発性メモリがＩＣカード等に搭載される
場合、そのセキュリティが重要となり、このような不使
用パッドは排除することが望ましい。
【０００６】そこで、昇圧回路の入出力用パッドをダイ
シングライン上に配設することにより、モニタ及び評価
後にダイシングにより切除する構成が採用されている。
シングライン上に配設することにより、モニタ及び評価
後にダイシングにより切除する構成が採用されている。
【０００７】図４は、昇圧回路の入出力用パッドがダイ
シングライン上に配設された不揮発性メモリの昇圧回路
近傍の構成を示した概略構成図である。具体的には、図
４（ａ）がダイシング前の状態、図４（ｂ）がダイシン
グ後の状態をそれぞれ示している。
シングライン上に配設された不揮発性メモリの昇圧回路
近傍の構成を示した概略構成図である。具体的には、図
４（ａ）がダイシング前の状態、図４（ｂ）がダイシン
グ後の状態をそれぞれ示している。
【０００８】図４（ａ）に示すように、ダイシングライ
ン４２によって区切られたチップ領域４１内に、昇圧回
路４３が配設されている。昇圧回路４３は、メモリセル
に接続されると共に、ダイシング前のウェーハ検査にお
いてその昇圧電圧のモニタ及びメモリセルの書込みマー
ジン等の評価を行うためにダイシングライン４２上に配
設された入出力用パッド４４に接続されている。
ン４２によって区切られたチップ領域４１内に、昇圧回
路４３が配設されている。昇圧回路４３は、メモリセル
に接続されると共に、ダイシング前のウェーハ検査にお
いてその昇圧電圧のモニタ及びメモリセルの書込みマー
ジン等の評価を行うためにダイシングライン４２上に配
設された入出力用パッド４４に接続されている。
【０００９】そして、昇圧回路４３の昇圧電圧のモニタ
及びメモリセルの書込みマージン等の評価を行った後、
図４（ｂ）に示すように、ダイシングライン４２に沿っ
てダイシングを行い、各チップ領域４１をチップに分離
すると、入出力用パッド４４は切除される。
及びメモリセルの書込みマージン等の評価を行った後、
図４（ｂ）に示すように、ダイシングライン４２に沿っ
てダイシングを行い、各チップ領域４１をチップに分離
すると、入出力用パッド４４は切除される。
【００１０】しかしながら、ダイシングライン４２上に
配設された入出力用パッド４４をダイシングにより切除
する構成においては、昇圧回路４３の出力ノード４５が
接地されてリーク電流を生じる結果、昇圧回路４３の電
流供給能力が低下し、メモリセルへの書込み特性に悪影
響を及ぼすという問題点があった。
配設された入出力用パッド４４をダイシングにより切除
する構成においては、昇圧回路４３の出力ノード４５が
接地されてリーク電流を生じる結果、昇圧回路４３の電
流供給能力が低下し、メモリセルへの書込み特性に悪影
響を及ぼすという問題点があった。
【００１１】本発明は上記問題点に鑑みてなされたもの
で、その目的は、昇圧回路の電流供給能力低下等、内部
回路の動作特性に悪影響を及ぼすことを回避しながら、
ダイシング前のモニタ及び評価等、内部回路の検査に使
用される入出力用パッドを除去することが可能な構成の
半導体装置を提供することである。
で、その目的は、昇圧回路の電流供給能力低下等、内部
回路の動作特性に悪影響を及ぼすことを回避しながら、
ダイシング前のモニタ及び評価等、内部回路の検査に使
用される入出力用パッドを除去することが可能な構成の
半導体装置を提供することである。
【００１２】
【課題を解決するための手段】本発明に係る半導体装置
によれば、半導体ウェーハのチップ領域内に配設された
内部回路と、チップ領域内に配設されたヒューズと、半
導体ウェーハのダイシングライン上に配設され、かつ、
ヒューズを介して内部回路に接続され、半導体ウェーハ
のダイシング前における内部回路の検査に使用される入
出力用パッドとを備えたことを特徴とし、この構成によ
り、内部回路の検査終了後、ヒューズを、レーザ等を使
用して切断すると、入出力用パッドに接続されていた内
部回路のノードは開放状態となり、その後、ダイシング
ラインに沿ってダイシングを行い、各チップ領域をチッ
プに分離して入出力用パッドを切除しても、内部回路の
当該ノードが接地されてリーク電流が生ずることはな
く、内部回路の動作特性に悪影響を及ぼすことを回避す
ることができる。
によれば、半導体ウェーハのチップ領域内に配設された
内部回路と、チップ領域内に配設されたヒューズと、半
導体ウェーハのダイシングライン上に配設され、かつ、
ヒューズを介して内部回路に接続され、半導体ウェーハ
のダイシング前における内部回路の検査に使用される入
出力用パッドとを備えたことを特徴とし、この構成によ
り、内部回路の検査終了後、ヒューズを、レーザ等を使
用して切断すると、入出力用パッドに接続されていた内
部回路のノードは開放状態となり、その後、ダイシング
ラインに沿ってダイシングを行い、各チップ領域をチッ
プに分離して入出力用パッドを切除しても、内部回路の
当該ノードが接地されてリーク電流が生ずることはな
く、内部回路の動作特性に悪影響を及ぼすことを回避す
ることができる。
【００１３】半導体装置は、メモリセルを備え、昇圧電
圧によりメモリセルに書込みが行われる半導体記憶装置
であり、内部回路は、昇圧電圧を発生する昇圧回路であ
り、入出力用パッドは、ヒューズを介して昇圧回路の出
力ノードに接続されているものとすると、昇圧回路及び
メモリセルの検査終了後、ヒューズを、レーザ等を使用
して切断すると、入出力用パッドに接続されていた昇圧
回路の出力ノードは開放状態となり、その後、ダイシン
グラインに沿ってダイシングを行い、各チップ領域をチ
ップに分離して入出力用パッドを切除しても、昇圧回路
の出力ノードが接地されてリーク電流が生ずることはな
く、昇圧回路の電流供給能力が低下してメモリセルへの
書込み特性に悪影響を及ぼすことを回避することができ
る。
圧によりメモリセルに書込みが行われる半導体記憶装置
であり、内部回路は、昇圧電圧を発生する昇圧回路であ
り、入出力用パッドは、ヒューズを介して昇圧回路の出
力ノードに接続されているものとすると、昇圧回路及び
メモリセルの検査終了後、ヒューズを、レーザ等を使用
して切断すると、入出力用パッドに接続されていた昇圧
回路の出力ノードは開放状態となり、その後、ダイシン
グラインに沿ってダイシングを行い、各チップ領域をチ
ップに分離して入出力用パッドを切除しても、昇圧回路
の出力ノードが接地されてリーク電流が生ずることはな
く、昇圧回路の電流供給能力が低下してメモリセルへの
書込み特性に悪影響を及ぼすことを回避することができ
る。
【００１４】
【発明の実施の形態】以下、本発明に係る半導体装置の
実施の形態について、図面を参照しながら説明する。
実施の形態について、図面を参照しながら説明する。
【００１５】図１は、本発明の第１の実施の形態に係る
半導体装置の構成を示した概略構成図である。
半導体装置の構成を示した概略構成図である。
【００１６】図１に示した本発明の第１の実施の形態に
係る半導体装置においては、ダイシングライン１２によ
って区切られたチップ領域１１内に、内部回路１３とヒ
ューズ１５とが配設されている。内部回路１３は、ダイ
シング前のウェーハ検査において入出力信号のモニタ及
び回路素子の評価等、内部回路１３の検査を行うために
ダイシングライン１２上に配設された入出力用パッド１
４に、ヒューズ１５を介して接続されている。
係る半導体装置においては、ダイシングライン１２によ
って区切られたチップ領域１１内に、内部回路１３とヒ
ューズ１５とが配設されている。内部回路１３は、ダイ
シング前のウェーハ検査において入出力信号のモニタ及
び回路素子の評価等、内部回路１３の検査を行うために
ダイシングライン１２上に配設された入出力用パッド１
４に、ヒューズ１５を介して接続されている。
【００１７】ダイシング前のウェーハ検査においては、
入出力用パッド１４を使用して、入出力信号のモニタ及
び回路素子の評価等、内部回路１３の検査を行うことが
できる。
入出力用パッド１４を使用して、入出力信号のモニタ及
び回路素子の評価等、内部回路１３の検査を行うことが
できる。
【００１８】そして、内部回路１３の検査終了後、もは
や入出力用パッド１４を使用することがなくなったとき
に、ヒューズ１５を、レーザ等を使用して切断する。ヒ
ューズ１５を切断することにより、入出力用パッド１４
に接続されていた内部回路１３のノードは開放状態とな
る。従って、その後、ダイシングライン１２に沿ってダ
イシングを行い、各チップ領域１１をチップに分離して
入出力用パッド１４を切除しても、内部回路１３の当該
ノードが接地されてリーク電流が生ずることはなく、内
部回路１３の動作特性に悪影響を及ぼすことを回避する
ことができる。本発明の第１の実施の形態に係る半導体
装置の構成は、特に、入出力信号がアナログ信号の場合
に有効であると考えられる。
や入出力用パッド１４を使用することがなくなったとき
に、ヒューズ１５を、レーザ等を使用して切断する。ヒ
ューズ１５を切断することにより、入出力用パッド１４
に接続されていた内部回路１３のノードは開放状態とな
る。従って、その後、ダイシングライン１２に沿ってダ
イシングを行い、各チップ領域１１をチップに分離して
入出力用パッド１４を切除しても、内部回路１３の当該
ノードが接地されてリーク電流が生ずることはなく、内
部回路１３の動作特性に悪影響を及ぼすことを回避する
ことができる。本発明の第１の実施の形態に係る半導体
装置の構成は、特に、入出力信号がアナログ信号の場合
に有効であると考えられる。
【００１９】図２は、本発明の第２の実施の形態に係る
半導体装置の構成を示した概略構成図である。第２の実
施の形態の構成は、上記第１の実施の形態の構成を、半
導体記憶装置の昇圧回路及びその検査用の入出力用パッ
ドに適用したものであり、前述した従来の技術に対応す
るものである。
半導体装置の構成を示した概略構成図である。第２の実
施の形態の構成は、上記第１の実施の形態の構成を、半
導体記憶装置の昇圧回路及びその検査用の入出力用パッ
ドに適用したものであり、前述した従来の技術に対応す
るものである。
【００２０】図２に示した本発明の第２の実施の形態に
係る半導体装置においては、ダイシングライン２２によ
って区切られたチップ領域２１内に、昇圧回路２３とヒ
ューズ２５とが配設されている。昇圧回路２３の出力ノ
ードは、メモリセルに接続されると共に、ダイシング前
のウェーハ検査において昇圧電圧のモニタ及びメモリセ
ルの書込みマージンの評価等、昇圧回路２３及びメモリ
セルの検査を行うためにダイシングライン２２上に配設
された入出力用パッド２４に、ヒューズ２５を介して接
続されている。
係る半導体装置においては、ダイシングライン２２によ
って区切られたチップ領域２１内に、昇圧回路２３とヒ
ューズ２５とが配設されている。昇圧回路２３の出力ノ
ードは、メモリセルに接続されると共に、ダイシング前
のウェーハ検査において昇圧電圧のモニタ及びメモリセ
ルの書込みマージンの評価等、昇圧回路２３及びメモリ
セルの検査を行うためにダイシングライン２２上に配設
された入出力用パッド２４に、ヒューズ２５を介して接
続されている。
【００２１】ダイシング前のウェーハ検査においては、
入出力用パッド２４を使用して、昇圧電圧のモニタ及び
メモリセルの書込みマージンの評価等、昇圧回路２３及
びメモリセルの検査を行うことができる。
入出力用パッド２４を使用して、昇圧電圧のモニタ及び
メモリセルの書込みマージンの評価等、昇圧回路２３及
びメモリセルの検査を行うことができる。
【００２２】そして、昇圧回路２３及びメモリセルの検
査終了後、もはや入出力用パッド２４を使用することが
なくなったときに、ヒューズ２５を、レーザ等を使用し
て切断する。ヒューズ２５を切断することにより、入出
力用パッド２４に接続されていた昇圧回路２３の出力ノ
ードは開放状態となり、メモリセルにのみ接続されてい
る状態となる。従って、その後、ダイシングライン２２
に沿ってダイシングを行い、各チップ領域２１をチップ
に分離して入出力用パッド２４を切除しても、昇圧回路
２３の出力ノードが接地されてリーク電流が生ずること
はなく、昇圧回路２３の電流供給能力が低下してメモリ
セルへの書込み特性に悪影響を及ぼすことを回避するこ
とができる。
査終了後、もはや入出力用パッド２４を使用することが
なくなったときに、ヒューズ２５を、レーザ等を使用し
て切断する。ヒューズ２５を切断することにより、入出
力用パッド２４に接続されていた昇圧回路２３の出力ノ
ードは開放状態となり、メモリセルにのみ接続されてい
る状態となる。従って、その後、ダイシングライン２２
に沿ってダイシングを行い、各チップ領域２１をチップ
に分離して入出力用パッド２４を切除しても、昇圧回路
２３の出力ノードが接地されてリーク電流が生ずること
はなく、昇圧回路２３の電流供給能力が低下してメモリ
セルへの書込み特性に悪影響を及ぼすことを回避するこ
とができる。
【００２３】
【発明の効果】本発明に係る半導体装置によれば、半導
体ウェーハのチップ領域内に配設された内部回路と、チ
ップ領域内に配設されたヒューズと、半導体ウェーハの
ダイシングライン上に配設され、かつ、ヒューズを介し
て内部回路に接続され、半導体ウェーハのダイシング前
における内部回路の検査に使用される入出力用パッドと
を備えたものとしたので、内部回路の検査終了後、ヒュ
ーズを切断すると、入出力用パッドに接続されていた内
部回路のノードは開放状態となり、その後、ダイシング
ラインに沿ってダイシングを行い、各チップ領域をチッ
プに分離して入出力用パッドを切除しても、内部回路の
当該ノードが接地されてリーク電流が生ずることはな
く、内部回路の動作特性に悪影響を及ぼすことを回避す
ることができる。
体ウェーハのチップ領域内に配設された内部回路と、チ
ップ領域内に配設されたヒューズと、半導体ウェーハの
ダイシングライン上に配設され、かつ、ヒューズを介し
て内部回路に接続され、半導体ウェーハのダイシング前
における内部回路の検査に使用される入出力用パッドと
を備えたものとしたので、内部回路の検査終了後、ヒュ
ーズを切断すると、入出力用パッドに接続されていた内
部回路のノードは開放状態となり、その後、ダイシング
ラインに沿ってダイシングを行い、各チップ領域をチッ
プに分離して入出力用パッドを切除しても、内部回路の
当該ノードが接地されてリーク電流が生ずることはな
く、内部回路の動作特性に悪影響を及ぼすことを回避す
ることができる。
【００２４】半導体装置は、メモリセルを備え、昇圧電
圧によりメモリセルに書込みが行われる半導体記憶装置
であり、内部回路は、昇圧電圧を発生する昇圧回路であ
り、入出力用パッドは、ヒューズを介して昇圧回路の出
力ノードに接続されているものとすると、昇圧回路及び
メモリセルの検査終了後、ヒューズを切断すると、入出
力用パッドに接続されていた昇圧回路の出力ノードは開
放状態となり、その後、ダイシングラインに沿ってダイ
シングを行い、各チップ領域をチップに分離して入出力
用パッドを切除しても、昇圧回路の出力ノードが接地さ
れてリーク電流が生ずることはなく、昇圧回路の電流供
給能力が低下してメモリセルへの書込み特性に悪影響を
及ぼすことを回避することができる。
圧によりメモリセルに書込みが行われる半導体記憶装置
であり、内部回路は、昇圧電圧を発生する昇圧回路であ
り、入出力用パッドは、ヒューズを介して昇圧回路の出
力ノードに接続されているものとすると、昇圧回路及び
メモリセルの検査終了後、ヒューズを切断すると、入出
力用パッドに接続されていた昇圧回路の出力ノードは開
放状態となり、その後、ダイシングラインに沿ってダイ
シングを行い、各チップ領域をチップに分離して入出力
用パッドを切除しても、昇圧回路の出力ノードが接地さ
れてリーク電流が生ずることはなく、昇圧回路の電流供
給能力が低下してメモリセルへの書込み特性に悪影響を
及ぼすことを回避することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の
構成を示した概略構成図。
構成を示した概略構成図。
【図２】本発明の第２の実施の形態に係る半導体装置の
構成を示した概略構成図。
構成を示した概略構成図。
【図３】ウェーハ上に作製された不揮発性メモリの昇圧
回路近傍の構成を示した概略構成図。
回路近傍の構成を示した概略構成図。
【図４】昇圧回路の入出力用パッドがダイシングライン
上に配設された不揮発性メモリの昇圧回路近傍の構成を
示した概略構成図。
上に配設された不揮発性メモリの昇圧回路近傍の構成を
示した概略構成図。
１１，２１，３１，４１ チップ領域 １２，２２，３２，４２ ダイシングライン １３ 内部回路 １４，２４，３４，４４ 入出力用パッド １５，２５ ヒューズ ２３，３３，４３ 昇圧回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４９１ Ｈ０１Ｌ 29/78 ３７１ 21/8247 29/788 29/792 Ｆターム(参考） 5F001 AE01 AE30 AF25 AG15 AH07 5F038 AV15 BE05 BG03 CA13 DF05 DF12 DT02 DT03 DT04 DT12 DT18 EZ20 5F064 AA01 BB02 BB15 BB16 BB21 BB31 DD39 DD42 DD46 DD50 FF12 FF13 FF27 FF42 5F083 ER21 ZA20
Claims (2)
- 【請求項１】半導体ウェーハのチップ領域内に配設され
た内部回路と、 前記チップ領域内に配設されたヒューズと、 前記半導体ウェーハのダイシングライン上に配設され、
かつ、前記ヒューズを介して前記内部回路に接続され、
前記半導体ウェーハのダイシング前における前記内部回
路の検査に使用される入出力用パッドと、を備えたこと
を特徴とする半導体装置。 - 【請求項２】前記半導体装置は、メモリセルを備え、昇
圧電圧により前記メモリセルに書込みが行われる半導体
記憶装置であり、 前記内部回路は、前記昇圧電圧を発生する昇圧回路であ
り、 前記入出力用パッドは、前記ヒューズを介して前記昇圧
回路の出力ノードに接続されているものであることを特
徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10206820A JP2000040792A (ja) | 1998-07-22 | 1998-07-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10206820A JP2000040792A (ja) | 1998-07-22 | 1998-07-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000040792A true JP2000040792A (ja) | 2000-02-08 |
Family
ID=16529636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10206820A Pending JP2000040792A (ja) | 1998-07-22 | 1998-07-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000040792A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280521A (ja) * | 2001-03-21 | 2002-09-27 | Samsung Electronics Co Ltd | 集積回路構造をもつウェハ、集積回路メモリチップ、メモリ素子および集積回路メモリ製造方法 |
| US7098681B2 (en) | 2003-07-24 | 2006-08-29 | Kabushiki Kaisha Toshiba | Semiconductor device, method for testing the same and IC card |
| KR100847011B1 (ko) | 2006-11-08 | 2008-07-17 | 주식회사 에이디텍 | 트리밍 장치 및 칩 외부에 패드가 형성된 웨이퍼 |
| WO2010143336A1 (ja) * | 2009-06-09 | 2010-12-16 | シャープ株式会社 | 電子装置 |
| CN102244067A (zh) * | 2011-07-28 | 2011-11-16 | 上海丽恒光微电子科技有限公司 | 熔丝结构 |
-
1998
- 1998-07-22 JP JP10206820A patent/JP2000040792A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002280521A (ja) * | 2001-03-21 | 2002-09-27 | Samsung Electronics Co Ltd | 集積回路構造をもつウェハ、集積回路メモリチップ、メモリ素子および集積回路メモリ製造方法 |
| US7098681B2 (en) | 2003-07-24 | 2006-08-29 | Kabushiki Kaisha Toshiba | Semiconductor device, method for testing the same and IC card |
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