JP2000208567A - 半導体集積回路及びそのテスト方法 - Google Patents
半導体集積回路及びそのテスト方法Info
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- JP2000208567A JP2000208567A JP11008862A JP886299A JP2000208567A JP 2000208567 A JP2000208567 A JP 2000208567A JP 11008862 A JP11008862 A JP 11008862A JP 886299 A JP886299 A JP 886299A JP 2000208567 A JP2000208567 A JP 2000208567A
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- A61B2017/0046—Surgical instruments, devices or methods, e.g. tourniquets with a releasable handle; with handle and operating part separable
- A61B2017/00473—Distal part, e.g. tip or head
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 本来の機能に必要のないメモリを搭載しなく
ても、スクライブされた各チップのテスト結果をウェハ
の位置に対応させて管理できるようにする。 【解決手段】 本発明の半導体集積回路として適用され
る１チップ・マイクロコンピュータ１には、ＣＰＵ１
１、ＲＯＭ１２、ＥＥＰＲＯＭ１３、ＲＡＭ１４及び周
辺機能１５が搭載されている。ＥＥＰＲＯＭ１３は、電
気的にデータの書き込み及び消去が可能な不揮発性のメ
モリであり、１チップ・マイクロコンピュータ１のテス
ト段階において、そのテスト結果が書き込まれる。１チ
ップ・マイクロコンピュータ１のテストがすべて終了す
ると、ＥＥＰＲＯＭ１３に書き込まれていたテスト結果
が消去され、そこにＣＰＵ１１が実行する制御プログラ
ムが書き込まれる。ＣＰＵ１１は、製品組み込み後にＥ
ＥＰＲＯＭ１３に書き込まれた制御プログラムを実行し
て機械装置の動作制御などの処理を行う。
ても、スクライブされた各チップのテスト結果をウェハ
の位置に対応させて管理できるようにする。 【解決手段】 本発明の半導体集積回路として適用され
る１チップ・マイクロコンピュータ１には、ＣＰＵ１
１、ＲＯＭ１２、ＥＥＰＲＯＭ１３、ＲＡＭ１４及び周
辺機能１５が搭載されている。ＥＥＰＲＯＭ１３は、電
気的にデータの書き込み及び消去が可能な不揮発性のメ
モリであり、１チップ・マイクロコンピュータ１のテス
ト段階において、そのテスト結果が書き込まれる。１チ
ップ・マイクロコンピュータ１のテストがすべて終了す
ると、ＥＥＰＲＯＭ１３に書き込まれていたテスト結果
が消去され、そこにＣＰＵ１１が実行する制御プログラ
ムが書き込まれる。ＣＰＵ１１は、製品組み込み後にＥ
ＥＰＲＯＭ１３に書き込まれた制御プログラムを実行し
て機械装置の動作制御などの処理を行う。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路及
びそのテスト方法に関し、特にいわゆる１チップ・マイ
クロコンピュータなどの半導体集積回路のテスト結果の
記録に関するものである。
びそのテスト方法に関し、特にいわゆる１チップ・マイ
クロコンピュータなどの半導体集積回路のテスト結果の
記録に関するものである。
【０００２】
【従来の技術】半導体集積回路は、その製造過程におけ
る様々な原因により、不良品の発生率が他の製品に比べ
て比較的高い。また、不良品が発生する箇所は、異なる
ウェハ上でも同じ位置になることが比較的多い。このた
め、半導体集積回路をテストし、そのテスト結果をウェ
ハ上の位置に対応させて管理することは、歩留まりの向
上の観点から有用になってくる。
る様々な原因により、不良品の発生率が他の製品に比べ
て比較的高い。また、不良品が発生する箇所は、異なる
ウェハ上でも同じ位置になることが比較的多い。このた
め、半導体集積回路をテストし、そのテスト結果をウェ
ハ上の位置に対応させて管理することは、歩留まりの向
上の観点から有用になってくる。
【０００３】図５に、従来より適用されていた半導体集
積回路のテスト・組立の過程を示す。図示するように、
１つのウェハ上に複数の回路が形成されると、まず、そ
のウェハの物理的な機能のテスト、すなわちウェハ上の
各半導体集積回路が正常に動作するかどうかがテストさ
れ、テスト装置が有する外部記憶装置に記憶される（ス
テップＳ３１）。
積回路のテスト・組立の過程を示す。図示するように、
１つのウェハ上に複数の回路が形成されると、まず、そ
のウェハの物理的な機能のテスト、すなわちウェハ上の
各半導体集積回路が正常に動作するかどうかがテストさ
れ、テスト装置が有する外部記憶装置に記憶される（ス
テップＳ３１）。
【０００４】このテストにより正常に動作することが確
認されると、そのウェハはスクライブされてチップに切
り分けられ（ステップＳ３２）、さらにパッケージング
などされることによってチップ毎の製品に組み立てられ
る（ステップＳ３３）。そして、さらに別のテスト装置
においてチップ毎に電気的特性や製品仕様を満たすかな
どの検査が行われ、該テスト装置が有する外部記憶装置
に記憶される（ステップＳ３４）。
認されると、そのウェハはスクライブされてチップに切
り分けられ（ステップＳ３２）、さらにパッケージング
などされることによってチップ毎の製品に組み立てられ
る（ステップＳ３３）。そして、さらに別のテスト装置
においてチップ毎に電気的特性や製品仕様を満たすかな
どの検査が行われ、該テスト装置が有する外部記憶装置
に記憶される（ステップＳ３４）。
【０００５】このような従来の半導体集積回路のテスト
方法においては、ステップＳ３１のウェハ段階でのテス
トで不良の発生をウェハ上の位置に対応付けて取得する
ことが可能であった。しかし、ステップＳ３２、Ｓ３３
を経てチップ毎の製品に組み立てられると、各チップが
それぞれウェハのどこから切り分けられたのかを認識で
きなくなる。このため、ステップＳ３４の製品テストの
段階で見つかった不良は、当該チップのウェハ上の位置
に対応付けて管理するといったことが実質的に不可能で
あった。
方法においては、ステップＳ３１のウェハ段階でのテス
トで不良の発生をウェハ上の位置に対応付けて取得する
ことが可能であった。しかし、ステップＳ３２、Ｓ３３
を経てチップ毎の製品に組み立てられると、各チップが
それぞれウェハのどこから切り分けられたのかを認識で
きなくなる。このため、ステップＳ３４の製品テストの
段階で見つかった不良は、当該チップのウェハ上の位置
に対応付けて管理するといったことが実質的に不可能で
あった。
【０００６】そこで、このような問題を解決するため、
テスト結果やウェハ内でのチップの位置に関するデータ
を書き込むようにしたメモリを搭載した半導体集積回路
が、特開昭６０−５３０４３号公報や特開平５−３４７
３５０号公報などによって提案されている。
テスト結果やウェハ内でのチップの位置に関するデータ
を書き込むようにしたメモリを搭載した半導体集積回路
が、特開昭６０−５３０４３号公報や特開平５−３４７
３５０号公報などによって提案されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記公
報に記載された半導体集積回路では、本来の機能とは無
関係なメモリが搭載されなければならず、チップ面積の
点において不利が生じていた。
報に記載された半導体集積回路では、本来の機能とは無
関係なメモリが搭載されなければならず、チップ面積の
点において不利が生じていた。
【０００８】本発明は、上記従来技術の問題点を解消す
るためになされたものであり、本来の機能に必要のない
メモリを半導体集積回路に搭載しなくても、スクライブ
された各チップのテスト結果をウェハの位置に対応させ
て管理できるようにすることを目的とする。
るためになされたものであり、本来の機能に必要のない
メモリを半導体集積回路に搭載しなくても、スクライブ
された各チップのテスト結果をウェハの位置に対応させ
て管理できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかる半導体集積回路は、プ
ログラマブルな不揮発性メモリに書き込まれたプログラ
ムまたはデータを使用して処理を行う処理装置を搭載し
た半導体集積回路であって、前記不揮発性メモリは、外
部接続端子を介して外部から情報を書き込むことが可能
に構成されており、当該半導体集積回路の製造に使用さ
れたウェハ、ウェハ上の位置、及びテスト結果を含む製
品管理情報を書き込めるように構成したことを特徴とす
る。
め、本発明の第１の観点にかかる半導体集積回路は、プ
ログラマブルな不揮発性メモリに書き込まれたプログラ
ムまたはデータを使用して処理を行う処理装置を搭載し
た半導体集積回路であって、前記不揮発性メモリは、外
部接続端子を介して外部から情報を書き込むことが可能
に構成されており、当該半導体集積回路の製造に使用さ
れたウェハ、ウェハ上の位置、及びテスト結果を含む製
品管理情報を書き込めるように構成したことを特徴とす
る。
【００１０】上記半導体集積回路では、処理装置が処理
を行うために使用するプログラムまたはデータを書き込
む不揮発性メモリに製品管理情報も書き込まれる。この
ため、半導体集積回路が本来の機能を実現するために必
要のないメモリを搭載しなくても、スクライブされた各
チップのテスト結果をウェハ及びウェハ上の位置に対応
させて管理することが可能となる。
を行うために使用するプログラムまたはデータを書き込
む不揮発性メモリに製品管理情報も書き込まれる。この
ため、半導体集積回路が本来の機能を実現するために必
要のないメモリを搭載しなくても、スクライブされた各
チップのテスト結果をウェハ及びウェハ上の位置に対応
させて管理することが可能となる。
【００１１】上記目的を達成するため、本発明の第２の
観点にかかる半導体集積回路のテスト方法は、外部接続
端子を介して外部から情報を書き込むことが可能な不揮
発性メモリと、該不揮発性メモリに書き込まれたプログ
ラムまたはデータを使用して処理を行う処理装置とを搭
載した半導体集積回路のテスト方法であって、当該半導
体集積回路の製造に使用されたウェハをスクライブする
前において、該ウェハ段階でのテスト結果、並びにウェ
ハ及び該ウェハ上での位置に関する情報を、前記外部接
続端子を介して前記不揮発性メモリに書き込むウェハテ
スト結果書き込みステップと、前記ウェハをスクライブ
した後の製品段階でのテスト結果を、前記外部接続端子
を介して前記不揮発性メモリに書き込む製品テスト結果
書き込みステップと、前記処理装置が処理を行うために
使用するプログラムまたはデータを前記外部接続端子を
介して前記不揮発性メモリに書き込むプログラムステッ
プと、前記処理装置が処理を行うために使用するプログ
ラムまたはデータを、前記外部接続端子を介して前記不
揮発性メモリに書き込むプログラムステップとを含むこ
とを特徴とする。
観点にかかる半導体集積回路のテスト方法は、外部接続
端子を介して外部から情報を書き込むことが可能な不揮
発性メモリと、該不揮発性メモリに書き込まれたプログ
ラムまたはデータを使用して処理を行う処理装置とを搭
載した半導体集積回路のテスト方法であって、当該半導
体集積回路の製造に使用されたウェハをスクライブする
前において、該ウェハ段階でのテスト結果、並びにウェ
ハ及び該ウェハ上での位置に関する情報を、前記外部接
続端子を介して前記不揮発性メモリに書き込むウェハテ
スト結果書き込みステップと、前記ウェハをスクライブ
した後の製品段階でのテスト結果を、前記外部接続端子
を介して前記不揮発性メモリに書き込む製品テスト結果
書き込みステップと、前記処理装置が処理を行うために
使用するプログラムまたはデータを前記外部接続端子を
介して前記不揮発性メモリに書き込むプログラムステッ
プと、前記処理装置が処理を行うために使用するプログ
ラムまたはデータを、前記外部接続端子を介して前記不
揮発性メモリに書き込むプログラムステップとを含むこ
とを特徴とする。
【００１２】上記半導体集積回路のテスト方法では、処
理装置が処理を行うためのプログラムまたはデータを不
揮発性メモリに書き込む前に、該不揮発性メモリに半導
体集積回路のテスト結果やウェハ及びウェハ上の位置が
書き込まれることとなる。つまり、テスト結果などを書
き込むための不揮発性メモリは、半導体集積回路が本来
の機能を実現するためのメモリと共通のものとすること
ができる。また、不揮発性メモリにテスト結果やウェハ
及びウェハ上の位置を書き込むことによって、半導体集
積回路がウェハからスクライブされ、チップに切り離さ
れた以降でも、各チップをウェハ及びウェハ上の位置と
対応付けて管理することが可能となる。
理装置が処理を行うためのプログラムまたはデータを不
揮発性メモリに書き込む前に、該不揮発性メモリに半導
体集積回路のテスト結果やウェハ及びウェハ上の位置が
書き込まれることとなる。つまり、テスト結果などを書
き込むための不揮発性メモリは、半導体集積回路が本来
の機能を実現するためのメモリと共通のものとすること
ができる。また、不揮発性メモリにテスト結果やウェハ
及びウェハ上の位置を書き込むことによって、半導体集
積回路がウェハからスクライブされ、チップに切り離さ
れた以降でも、各チップをウェハ及びウェハ上の位置と
対応付けて管理することが可能となる。
【００１３】上記半導体集積回路のテスト方法におい
て、前記不揮発性メモリは、情報を消去することが可能
なものとしてもよい。この場合、前記プログラムステッ
プは、前記ウェハテスト結果書き込みステップと前記製
品テスト結果書き込みステップとにおいて前記不揮発性
メモリに書き込まれた情報の少なくとも一部を消去して
から、前記処理装置が処理を行うために使用するプログ
ラムまたはデータを前記不揮発性メモリに書き込むもの
とすることができる。
て、前記不揮発性メモリは、情報を消去することが可能
なものとしてもよい。この場合、前記プログラムステッ
プは、前記ウェハテスト結果書き込みステップと前記製
品テスト結果書き込みステップとにおいて前記不揮発性
メモリに書き込まれた情報の少なくとも一部を消去して
から、前記処理装置が処理を行うために使用するプログ
ラムまたはデータを前記不揮発性メモリに書き込むもの
とすることができる。
【００１４】この場合、製品出荷後に不要となるテスト
結果の情報などが不揮発性メモリから消去された後に、
処理装置が処理を行うためのプログラムまたはデータが
そこに書き込まれることとなる。つまり、テスト結果の
書き込みのための領域と本来の機能を実現するためのプ
ログラムまたはデータを書き込むための領域とを共有で
きることとなる。このため、不揮発性メモリの容量が小
さくても済むようになる。
結果の情報などが不揮発性メモリから消去された後に、
処理装置が処理を行うためのプログラムまたはデータが
そこに書き込まれることとなる。つまり、テスト結果の
書き込みのための領域と本来の機能を実現するためのプ
ログラムまたはデータを書き込むための領域とを共有で
きることとなる。このため、不揮発性メモリの容量が小
さくても済むようになる。
【００１５】また、この場合において、前記ウェハテス
ト結果書き込みステップは、ウェハ段階でのテスト結
果、並びにウェハ及び該ウェハ上での位置に関する情報
を、前記半導体集積回路が搭載するメモリ以外の記憶手
段に書き込むステップを含み、前記製品テスト結果書き
込みステップは、製品段階でのテスト結果を、前記ウェ
ハ及び該ウェハ上での位置に関する情報と対応付けて、
前記半導体集積回路が搭載するメモリ以外の記憶手段に
書き込むステップを含むものとしてもよい。この場合、
前記プログラムステップは、少なくともウェハ及び該ウ
ェハ上での位置を消去することなく、前記処理装置が処
理を行うために使用するプログラムまたはデータを前記
不揮発性メモリに書き込むものとすることができる。
ト結果書き込みステップは、ウェハ段階でのテスト結
果、並びにウェハ及び該ウェハ上での位置に関する情報
を、前記半導体集積回路が搭載するメモリ以外の記憶手
段に書き込むステップを含み、前記製品テスト結果書き
込みステップは、製品段階でのテスト結果を、前記ウェ
ハ及び該ウェハ上での位置に関する情報と対応付けて、
前記半導体集積回路が搭載するメモリ以外の記憶手段に
書き込むステップを含むものとしてもよい。この場合、
前記プログラムステップは、少なくともウェハ及び該ウ
ェハ上での位置を消去することなく、前記処理装置が処
理を行うために使用するプログラムまたはデータを前記
不揮発性メモリに書き込むものとすることができる。
【００１６】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。この実施の形態で
は、本発明を半導体集積回路として１チップ・マイクロ
コンピュータに適用した場合について説明する。
明の実施の形態について説明する。この実施の形態で
は、本発明を半導体集積回路として１チップ・マイクロ
コンピュータに適用した場合について説明する。
【００１７】図１は、この実施の形態に適用される１チ
ップ・マイクロコンピュータの回路構成を示すブロック
図である。図示するように、この１チップ・マイクロコ
ンピュータ１は、制御対象となる機械装置に組み込まれ
て使用されるもので、ＣＰＵ（Central Processing Uni
t）１１と、ＲＯＭ（Read Only Memory）１２と、ＥＥ
ＰＲＯＭ（Electric Erasable Programmable Read Only
Memory）１３と、ＲＡＭ（Random Access Memory）１
４と、周辺機能１５とを備えている。
ップ・マイクロコンピュータの回路構成を示すブロック
図である。図示するように、この１チップ・マイクロコ
ンピュータ１は、制御対象となる機械装置に組み込まれ
て使用されるもので、ＣＰＵ（Central Processing Uni
t）１１と、ＲＯＭ（Read Only Memory）１２と、ＥＥ
ＰＲＯＭ（Electric Erasable Programmable Read Only
Memory）１３と、ＲＡＭ（Random Access Memory）１
４と、周辺機能１５とを備えている。
【００１８】ＣＰＵ１１は、ＲＯＭ１２或いはＥＥＰＲ
ＯＭ１３に格納されたプログラムを実行する処理装置で
ある。
ＯＭ１３に格納されたプログラムを実行する処理装置で
ある。
【００１９】ＲＯＭ１２は、マスクＲＯＭによって構成
されるデータの書き込み及び消去が不可能な不揮発性の
メモリであり、電源ＯＮ時などにＣＰＵ１１が最初に実
行するブートプログラムや、固定的なデータなどを格納
している。
されるデータの書き込み及び消去が不可能な不揮発性の
メモリであり、電源ＯＮ時などにＣＰＵ１１が最初に実
行するブートプログラムや、固定的なデータなどを格納
している。
【００２０】ＥＥＰＲＯＭ１３は、電気的にデータの書
き込み及び消去が可能な不揮発性のメモリであり、外部
接続端子１６からの入力に従って、例えば、１ビット単
位での情報の書き込み、１バイト単位での情報の消去を
可能としている。ＥＥＰＲＯＭ１３は、この１チップ・
マイクロコンピュータ１のテスト（後述するウェハ段階
及び製品段階）において、製品管理情報として、ウェハ
及び該ウェハ上での位置、並びにテスト結果が書き込ま
れる。また、ＥＥＰＲＯＭ１３は、テストを終了した後
の製品となった場合、組み込まれる機械装置を制御する
ための制御プログラムが書き込まれる。
き込み及び消去が可能な不揮発性のメモリであり、外部
接続端子１６からの入力に従って、例えば、１ビット単
位での情報の書き込み、１バイト単位での情報の消去を
可能としている。ＥＥＰＲＯＭ１３は、この１チップ・
マイクロコンピュータ１のテスト（後述するウェハ段階
及び製品段階）において、製品管理情報として、ウェハ
及び該ウェハ上での位置、並びにテスト結果が書き込ま
れる。また、ＥＥＰＲＯＭ１３は、テストを終了した後
の製品となった場合、組み込まれる機械装置を制御する
ための制御プログラムが書き込まれる。
【００２１】ＲＡＭ１４は、電力の供給が停止されると
データが消去されてしまう揮発性のメモリであり、ＣＰ
Ｕ１１がＲＯＭ１２またはＥＥＰＲＯＭ１３に格納され
たプログラムを実行する場合のワークエリアとして使用
される。
データが消去されてしまう揮発性のメモリであり、ＣＰ
Ｕ１１がＲＯＭ１２またはＥＥＰＲＯＭ１３に格納され
たプログラムを実行する場合のワークエリアとして使用
される。
【００２２】周辺機能１５は、１チップ・マイクロコン
ピュータ１が組み込まれた機械装置の制御を行うために
必要となる種々の機能からなるもので、例えば、タイ
マ、外部通信インタフェース装置などを含む。
ピュータ１が組み込まれた機械装置の制御を行うために
必要となる種々の機能からなるもので、例えば、タイ
マ、外部通信インタフェース装置などを含む。
【００２３】次に、この実施の形態に適用された１チッ
プ・マイクロコンピュータ１のテストを行うためのテス
ト装置について、図２（ａ）、（ｂ）を参照して説明す
る。この１チップ・マイクロコンピュータ１のテストに
は、スクライブ前のウェハ段階で行うものとスクライブ
・組立後の製品毎で行うものとがあり、それぞれについ
て専用のテスト装置が適用されている。
プ・マイクロコンピュータ１のテストを行うためのテス
ト装置について、図２（ａ）、（ｂ）を参照して説明す
る。この１チップ・マイクロコンピュータ１のテストに
は、スクライブ前のウェハ段階で行うものとスクライブ
・組立後の製品毎で行うものとがあり、それぞれについ
て専用のテスト装置が適用されている。
【００２４】ウェハテスト装置２は、図２（ａ）に示す
ように、１チップ・マイクロコンピュータ１がスクライ
ブされずにウェハ１０上に複数形成された状態で、物理
的な機能テストを行い、各１チップ・マイクロコンピュ
ータ１が正常動作するかどうかをテストする。ウェハテ
スト装置２は、テスト結果を外部記憶装置２１に書き込
むと共に、ウェハ１０上の各チップのＥＥＰＲＯＭ１３
にも書き込む。また、このときにおいて、ウェハテスト
装置２は、ウェハ１０及び各チップのウェハ１０での位
置を識別するための情報を各チップのＥＥＰＲＯＭ１３
に書き込む。ウェハテスト装置２により、正常動作する
と判断された場合には、スクライブ工程に回され、さら
にパッケージングなどの組立工程に回される。
ように、１チップ・マイクロコンピュータ１がスクライ
ブされずにウェハ１０上に複数形成された状態で、物理
的な機能テストを行い、各１チップ・マイクロコンピュ
ータ１が正常動作するかどうかをテストする。ウェハテ
スト装置２は、テスト結果を外部記憶装置２１に書き込
むと共に、ウェハ１０上の各チップのＥＥＰＲＯＭ１３
にも書き込む。また、このときにおいて、ウェハテスト
装置２は、ウェハ１０及び各チップのウェハ１０での位
置を識別するための情報を各チップのＥＥＰＲＯＭ１３
に書き込む。ウェハテスト装置２により、正常動作する
と判断された場合には、スクライブ工程に回され、さら
にパッケージングなどの組立工程に回される。
【００２５】製品テスト装置３は、図２（ｂ）に示すよ
うに、ウェハテスト装置２で正常動作すると判断された
ウェハ１０からスクライブされ、組み立てられた１チッ
プ・マイクロコンピュータ１の電気的な特性を検査し、
さらに製品仕様書に従った所定の仕様を満たしているか
どうかをテストする。
うに、ウェハテスト装置２で正常動作すると判断された
ウェハ１０からスクライブされ、組み立てられた１チッ
プ・マイクロコンピュータ１の電気的な特性を検査し、
さらに製品仕様書に従った所定の仕様を満たしているか
どうかをテストする。
【００２６】以下、この実施の形態に適用された１チッ
プ・マイクロコンピュータ１のテスト・組立を行う過
程、さらには、テストを終了して動作制御用プログラム
を書き込み、１チップ・マイクロコンピュータ１を機械
装置に組み込んでその動作制御用に使用するまでの過程
について、説明する。
プ・マイクロコンピュータ１のテスト・組立を行う過
程、さらには、テストを終了して動作制御用プログラム
を書き込み、１チップ・マイクロコンピュータ１を機械
装置に組み込んでその動作制御用に使用するまでの過程
について、説明する。
【００２７】まず、１チップ・マイクロコンピュータ１
のテスト・組立の過程について、図３の流れ図を参照し
て説明する。まず、ウェハテスト装置２は、１チップ・
マイクロコンピュータ１の回路が複数形成されたウェハ
１０の物理的な機能のテスト、すなわちウェハ１０上の
各１チップ・マイクロコンピュータ１が正常に動作する
かどうかをテストする。そして、ウェハテスト装置２
は、ウェハ１０の段階でのテスト結果（テスト結果１）
を外部記憶装置２１に保存する（ステップＳ１１）。
のテスト・組立の過程について、図３の流れ図を参照し
て説明する。まず、ウェハテスト装置２は、１チップ・
マイクロコンピュータ１の回路が複数形成されたウェハ
１０の物理的な機能のテスト、すなわちウェハ１０上の
各１チップ・マイクロコンピュータ１が正常に動作する
かどうかをテストする。そして、ウェハテスト装置２
は、ウェハ１０の段階でのテスト結果（テスト結果１）
を外部記憶装置２１に保存する（ステップＳ１１）。
【００２８】さらに、ウェハテスト装置２は、外部記憶
装置２１に保存したテスト結果１の全部または一部を、
ウェハ１０上の１チップ・マイクロコンピュータ１のそ
れぞれのＥＥＰＲＯＭ１３に、外部接続端子１６を介し
て書き込む。このとき、ウェハテスト装置２は、ウェハ
１０上の各１チップマイクロコンピュータ１のＥＥＰＲ
ＯＭ１３に、ウェハ１０及びウェハ１０上でのチップの
位置に関する情報も外部接続端子１６を介して書き込む
（ステップＳ１２）。
装置２１に保存したテスト結果１の全部または一部を、
ウェハ１０上の１チップ・マイクロコンピュータ１のそ
れぞれのＥＥＰＲＯＭ１３に、外部接続端子１６を介し
て書き込む。このとき、ウェハテスト装置２は、ウェハ
１０上の各１チップマイクロコンピュータ１のＥＥＰＲ
ＯＭ１３に、ウェハ１０及びウェハ１０上でのチップの
位置に関する情報も外部接続端子１６を介して書き込む
（ステップＳ１２）。
【００２９】そして、ウェハテスト装置２が正常動作す
ると確認したウェハ１０は、次の工程へと回される。ウ
ェハ１０は、次に、スクライブされてチップに切り分け
られ（ステップＳ１３）、さらにパッケージングなどさ
れることによってチップ毎の製品（１チップ・マイクロ
コンピュータ１）に組み立てられる（ステップＳ１
４）。
ると確認したウェハ１０は、次の工程へと回される。ウ
ェハ１０は、次に、スクライブされてチップに切り分け
られ（ステップＳ１３）、さらにパッケージングなどさ
れることによってチップ毎の製品（１チップ・マイクロ
コンピュータ１）に組み立てられる（ステップＳ１
４）。
【００３０】製品テスト装置３は、組み立てられた１チ
ップ・マイクロコンピュータ１のをれぞれについて、電
気的特性や製品仕様書に従った仕様を満たすかなどをテ
ストし、そのチップ段階でのテスト結果（テスト結果
２）を外部記憶装置３１に保存する（ステップＳ１
５）。
ップ・マイクロコンピュータ１のをれぞれについて、電
気的特性や製品仕様書に従った仕様を満たすかなどをテ
ストし、そのチップ段階でのテスト結果（テスト結果
２）を外部記憶装置３１に保存する（ステップＳ１
５）。
【００３１】さらに、製品テスト装置３は、外部記憶装
置２１に保存したテスト結果２の全部または一部を、１
チップ・マイクロコンピュータ１のＥＥＰＲＯＭ１３
に、外部接続端子１６を介して書き込む（ステップＳ１
６）。そして、テスト・組立の工程をすべて終了し、テ
スト結果１とテスト結果２の両方とも正常だった１チッ
プ・マイクロコンピュータ１は、次の動作制御用プログ
ラムの書き込みの過程に回される。
置２１に保存したテスト結果２の全部または一部を、１
チップ・マイクロコンピュータ１のＥＥＰＲＯＭ１３
に、外部接続端子１６を介して書き込む（ステップＳ１
６）。そして、テスト・組立の工程をすべて終了し、テ
スト結果１とテスト結果２の両方とも正常だった１チッ
プ・マイクロコンピュータ１は、次の動作制御用プログ
ラムの書き込みの過程に回される。
【００３２】次に、１チップ・マイクロコンピュータ１
にテストを終了した後の動作制御用プログラムを書き込
む過程について説明する。なお、この過程は、１チップ
・マイクロコンピュータ１を製品として出荷する以前に
行ってもよく、製品の出荷先において行ってもよい。
にテストを終了した後の動作制御用プログラムを書き込
む過程について説明する。なお、この過程は、１チップ
・マイクロコンピュータ１を製品として出荷する以前に
行ってもよく、製品の出荷先において行ってもよい。
【００３３】この過程では、書き込み装置（図示せず）
は、外部接続端子１６を介してＥＥＰＲＯＭ１３の領域
のテスト結果１及びテスト結果２が書き込まれていない
領域で、かつＲＯＭ１２に格納されたブートプログラム
から次に制御が渡される領域に、ＣＰＵ１１による動作
制御用のプログラムを書き込む。動作制御用のプログラ
ムがＥＥＰＲＯＭ１３に書き込まれた１チップ・マイク
ロコンピュータ１は、次の過程に回される。
は、外部接続端子１６を介してＥＥＰＲＯＭ１３の領域
のテスト結果１及びテスト結果２が書き込まれていない
領域で、かつＲＯＭ１２に格納されたブートプログラム
から次に制御が渡される領域に、ＣＰＵ１１による動作
制御用のプログラムを書き込む。動作制御用のプログラ
ムがＥＥＰＲＯＭ１３に書き込まれた１チップ・マイク
ロコンピュータ１は、次の過程に回される。
【００３４】次に、１チップ・マイクロコンピュータ１
を機械装置に組み込んで、その動作制御用として使用す
る過程について説明する。
を機械装置に組み込んで、その動作制御用として使用す
る過程について説明する。
【００３５】ＥＥＰＲＯＭ１３に動作制御用のプログラ
ムが書き込まれた１チップ・マイクロコンピュータ１
は、動作制御の対象となる機械装置の電子回路基板に搭
載される。そして、他の製造工程を経て完成した機械装
置は、電源をオンするとＣＰＵ１１がＥＥＰＲＯＭ１３
のプログラムを実行することによって、動作が制御され
ながら動作するようになる。
ムが書き込まれた１チップ・マイクロコンピュータ１
は、動作制御の対象となる機械装置の電子回路基板に搭
載される。そして、他の製造工程を経て完成した機械装
置は、電源をオンするとＣＰＵ１１がＥＥＰＲＯＭ１３
のプログラムを実行することによって、動作が制御され
ながら動作するようになる。
【００３６】以上説明したように、この実施の形態に適
用された１チップ・マイクロコンピュータ１では、ＣＰ
Ｕ１１が機械装置の動作制御用として使用するプログラ
ムを書き込むためのＥＥＰＲＯＭ１３にウェハ及びウェ
ハ上の位置、並びにテスト結果を書き込むようにしてい
る。このため、１チップ・マイクロコンピュータ１が本
来の機能を実現するためには必要のない記憶素子をチッ
プ上に搭載しなくても、各チップのテスト結果をウェハ
及びウェハ上での位置に対応させて管理することが可能
となる。
用された１チップ・マイクロコンピュータ１では、ＣＰ
Ｕ１１が機械装置の動作制御用として使用するプログラ
ムを書き込むためのＥＥＰＲＯＭ１３にウェハ及びウェ
ハ上の位置、並びにテスト結果を書き込むようにしてい
る。このため、１チップ・マイクロコンピュータ１が本
来の機能を実現するためには必要のない記憶素子をチッ
プ上に搭載しなくても、各チップのテスト結果をウェハ
及びウェハ上での位置に対応させて管理することが可能
となる。
【００３７】また、この実施の形態に適用された１チッ
プ・マイクロコンピュータ１では、テスト結果等の製品
管理情報をＥＥＰＲＯＭ１３から消去することなく、Ｃ
ＰＵ１１による動作制御プログラムをＥＥＰＲＯＭ１３
の別の領域に書き込んでいる。このため、例えば、製品
出荷後に判明する初期不良などをウェハ及びウェハ上の
位置と対応付けた製品管理も可能となる。
プ・マイクロコンピュータ１では、テスト結果等の製品
管理情報をＥＥＰＲＯＭ１３から消去することなく、Ｃ
ＰＵ１１による動作制御プログラムをＥＥＰＲＯＭ１３
の別の領域に書き込んでいる。このため、例えば、製品
出荷後に判明する初期不良などをウェハ及びウェハ上の
位置と対応付けた製品管理も可能となる。
【００３８】本発明は、上記の実施の形態に限られず、
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について、説明する。
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について、説明する。
【００３９】上記の実施の形態では、１チップ・マイク
ロコンピュータ１にＥＥＰＲＯＭ１３を搭載していた
が、これに代えて数Ｋバイトから百数十Ｋバイト単位で
データの消去が可能なフラッシュＥＥＰＲＯＭを搭載し
てもよい。フラッシュＥＥＰＲＯＭは、通常のＥＥＰＲ
ＯＭよりもデータの書き込み時間が小さいので、テスト
結果の書き込み、或いはＣＰＵ１１による動作制御用プ
ログラムの書き込みのための時間を抑えることができ
る。
ロコンピュータ１にＥＥＰＲＯＭ１３を搭載していた
が、これに代えて数Ｋバイトから百数十Ｋバイト単位で
データの消去が可能なフラッシュＥＥＰＲＯＭを搭載し
てもよい。フラッシュＥＥＰＲＯＭは、通常のＥＥＰＲ
ＯＭよりもデータの書き込み時間が小さいので、テスト
結果の書き込み、或いはＣＰＵ１１による動作制御用プ
ログラムの書き込みのための時間を抑えることができ
る。
【００４０】但し、データの消去単位が大きいことか
ら、この場合のテスト・組立の過程は、図４の流れ図に
示す手順に従って行われる。この流れ図において、ステ
ップＳ２１からＳ２４までの過程は、上記の実施の形態
で示したものと同一である。次に、ステップＳ２５の過
程において、まず、製品テスト装置３は、ウェハ段階で
のテストにおいて１チップ・マイクロコンピュータ１の
ＥＥＰＲＯＭ１３に書き込まれた情報を読み出し、外部
記憶装置３１に保存する（ステップＳ２５ａ）。さら
に、１チップ・マイクロコンピュータ１をテストして、
そのテスト結果を外部記憶装置３１に保存する（ステッ
プＳ２５ｂ）。
ら、この場合のテスト・組立の過程は、図４の流れ図に
示す手順に従って行われる。この流れ図において、ステ
ップＳ２１からＳ２４までの過程は、上記の実施の形態
で示したものと同一である。次に、ステップＳ２５の過
程において、まず、製品テスト装置３は、ウェハ段階で
のテストにおいて１チップ・マイクロコンピュータ１の
ＥＥＰＲＯＭ１３に書き込まれた情報を読み出し、外部
記憶装置３１に保存する（ステップＳ２５ａ）。さら
に、１チップ・マイクロコンピュータ１をテストして、
そのテスト結果を外部記憶装置３１に保存する（ステッ
プＳ２５ｂ）。
【００４１】その後、製品テスト装置３は、ＥＥＰＲＯ
Ｍ１３に書き込まれている情報を一旦消去し、ステップ
Ｓ２５ａ、Ｓ２５ｂにおいて外部記憶装置３１に保存し
たテスト結果（ウェハ段階及び製品段階の双方）をＥＥ
ＰＲＯＭ１３に書き込む（ステップＳ２６）。これによ
り、テスト・組立の過程を終了する。
Ｍ１３に書き込まれている情報を一旦消去し、ステップ
Ｓ２５ａ、Ｓ２５ｂにおいて外部記憶装置３１に保存し
たテスト結果（ウェハ段階及び製品段階の双方）をＥＥ
ＰＲＯＭ１３に書き込む（ステップＳ２６）。これによ
り、テスト・組立の過程を終了する。
【００４２】上記の実施の形態では、テスト結果の書き
込み及びＣＰＵ１１による動作制御用プログラムの書き
込みを行うための不揮発性のメモリとして、電気的にデ
ータの書き込み及び消去が可能なＥＥＰＲＯＭ１３を使
用していた。しかしながら、本発明に適用する不揮発性
のメモリとしては、紫外線の照射によりデータを消去す
るＥＰＲＯＭを使用してもよい。この場合、テストプロ
セスは、図５に示すフラッシュＥＥＰＲＯＭを使用した
ものと実質的に同様の流れで行えばよい。また、不要と
なったデータにｉｎｖａｌｉｄ（無効）の情報を付加す
ることなどによって、書き込みのみが可能なＥＰＲＯＭ
を使用することも可能である。
込み及びＣＰＵ１１による動作制御用プログラムの書き
込みを行うための不揮発性のメモリとして、電気的にデ
ータの書き込み及び消去が可能なＥＥＰＲＯＭ１３を使
用していた。しかしながら、本発明に適用する不揮発性
のメモリとしては、紫外線の照射によりデータを消去す
るＥＰＲＯＭを使用してもよい。この場合、テストプロ
セスは、図５に示すフラッシュＥＥＰＲＯＭを使用した
ものと実質的に同様の流れで行えばよい。また、不要と
なったデータにｉｎｖａｌｉｄ（無効）の情報を付加す
ることなどによって、書き込みのみが可能なＥＰＲＯＭ
を使用することも可能である。
【００４３】上記の実施の形態では、半導体集積回路と
して１チップ・マイクロコンピュータ１を対象とし、Ｃ
ＰＵ１１による動作制御用のプログラムをＥＥＰＲＯＭ
１３に書き込んでいた。しかしながら、本発明は、パー
ソナルコンピュータなどのプロセッサとして使用される
半導体集積回路に適用してもよく、この場合には、例え
ば、テスト終了後にブートプログラムを不揮発性メモリ
に書き込むものとしてもよい。また、ＥＥＰＲＯＭ１３
のような不揮発性メモリにプログラムを書き込むのでは
なく、固定的なデータを書き込むものとしてもよい。
して１チップ・マイクロコンピュータ１を対象とし、Ｃ
ＰＵ１１による動作制御用のプログラムをＥＥＰＲＯＭ
１３に書き込んでいた。しかしながら、本発明は、パー
ソナルコンピュータなどのプロセッサとして使用される
半導体集積回路に適用してもよく、この場合には、例え
ば、テスト終了後にブートプログラムを不揮発性メモリ
に書き込むものとしてもよい。また、ＥＥＰＲＯＭ１３
のような不揮発性メモリにプログラムを書き込むのでは
なく、固定的なデータを書き込むものとしてもよい。
【００４４】上記の実施の形態では、ウェハテスト装置
２及び製品テスト装置３によってＥＥＰＲＯＭ１３に書
き込んだテスト結果を残したまま、ＥＥＰＲＯＭ１３の
別の領域にＣＰＵ１１による動作制御用のプログラムを
書き込んでいた。これに対して、ＥＥＰＲＯＭ１３に書
き込んだテスト結果を消去してから、ＣＰＵ１１による
動作制御用のプログラムを書き込んでもよい。この場
合、ＥＥＰＲＯＭ１３の容量が少なくても済むことにな
る。また、テスト結果自体は、外部記憶装置２１、２３
へも保存されることとなるため、例えば、ＥＥＰＲＯＭ
１３にはウェハ及びウェハ上の位置を識別する情報のみ
を残して他のデータを消去し、それからＣＰＵ１１によ
る動作制御用のプログラムを書き込んでもよい。
２及び製品テスト装置３によってＥＥＰＲＯＭ１３に書
き込んだテスト結果を残したまま、ＥＥＰＲＯＭ１３の
別の領域にＣＰＵ１１による動作制御用のプログラムを
書き込んでいた。これに対して、ＥＥＰＲＯＭ１３に書
き込んだテスト結果を消去してから、ＣＰＵ１１による
動作制御用のプログラムを書き込んでもよい。この場
合、ＥＥＰＲＯＭ１３の容量が少なくても済むことにな
る。また、テスト結果自体は、外部記憶装置２１、２３
へも保存されることとなるため、例えば、ＥＥＰＲＯＭ
１３にはウェハ及びウェハ上の位置を識別する情報のみ
を残して他のデータを消去し、それからＣＰＵ１１によ
る動作制御用のプログラムを書き込んでもよい。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
本来の機能に必要のないメモリを半導体集積回路に搭載
しなくても、スクライブされた各チップのテスト結果を
ウェハの位置に対応させて管理することが可能になる。
本来の機能に必要のないメモリを半導体集積回路に搭載
しなくても、スクライブされた各チップのテスト結果を
ウェハの位置に対応させて管理することが可能になる。
【図１】本発明の実施の形態に適用される１チップ・マ
イクロコンピュータの回路構成を示すブロック図であ
る。
イクロコンピュータの回路構成を示すブロック図であ
る。
【図２】図１の１チップ・マイクロコンピュータをテス
トするためのテスト装置を示す図であり、（ａ）はウェ
ハ段階で使用されるものを、（ｂ）は製品段階で使用さ
れるものを示す。
トするためのテスト装置を示す図であり、（ａ）はウェ
ハ段階で使用されるものを、（ｂ）は製品段階で使用さ
れるものを示す。
【図３】本発明の実施の形態に適用される１チップ・マ
イクロコンピュータのテスト・過程を示す流れ図であ
る。
イクロコンピュータのテスト・過程を示す流れ図であ
る。
【図４】本発明の実施の形態の変形として適用されるフ
ラッシュＥＥＰＲＯＭを搭載した１チップ・マイクロコ
ンピュータのテスト・組立の過程を示す流れ図である。
ラッシュＥＥＰＲＯＭを搭載した１チップ・マイクロコ
ンピュータのテスト・組立の過程を示す流れ図である。
【図５】従来より適用されていた半導体集積回路のテス
ト・組立の過程を示す流れ図である。
ト・組立の過程を示す流れ図である。
１ １チップ・マイクロコンピュータ １０ ウェハ １１ ＣＰＵ １２ ＲＯＭ １３ ＥＥＰＲＯＭ １４ ＲＡＭ １５ 周辺機能 １６ 外部接続端子 ２ ウェハテスト装置 ２１ 外部記憶装置 ３ 製品テスト装置 ３１ 外部記憶装置
フロントページの続き Ｆターム(参考） 2G032 AA03 AB01 AB17 AE10 AE12 AL00 4M106 AA01 AA02 AA07 AB08 AB20 BA14 CA70 5B048 AA12 9A001 BB02 BB03 BB04 BB05 DZ15 JJ45 KK37 KK54 LL05
Claims (4)
- 【請求項１】プログラマブルな不揮発性メモリに書き込
まれたプログラムまたはデータを使用して処理を行う処
理装置を搭載した半導体集積回路であって、 前記不揮発性メモリは、外部接続端子を介して外部から
情報を書き込むことが可能に構成されており、当該半導
体集積回路の製造に使用されたウェハ、ウェハ上の位
置、及びテスト結果を含む製品管理情報を書き込めるよ
うに構成したことを特徴とする半導体集積回路。 - 【請求項２】外部接続端子を介して外部から情報を書き
込むことが可能な不揮発性メモリと、該不揮発性メモリ
に書き込まれたプログラムまたはデータを使用して処理
を行う処理装置とを搭載した半導体集積回路のテスト方
法であって、 当該半導体集積回路の製造に使用されたウェハをスクラ
イブする前において、該ウェハ段階でのテスト結果、並
びにウェハ及び該ウェハ上での位置に関する情報を、前
記外部接続端子を介して前記不揮発性メモリに書き込む
ウェハテスト結果書き込みステップと、 前記ウェハをスクライブした後の製品段階でのテスト結
果を、前記外部接続端子を介して前記不揮発性メモリに
書き込む製品テスト結果書き込みステップと、 前記処理装置が処理を行うために使用するプログラムま
たはデータを、前記外部接続端子を介して前記不揮発性
メモリに書き込むプログラムステップとを含むことを特
徴とする半導体集積回路のテスト方法。 - 【請求項３】前記不揮発性メモリは、情報を消去するこ
とが可能なものであり、 前記プログラムステップは、前記ウェハテスト結果書き
込みステップと前記製品テスト結果書き込みステップと
において前記不揮発性メモリに書き込まれた情報の少な
くとも一部を消去してから、前記処理装置が処理を行う
ために使用するプログラムまたはデータを前記不揮発性
メモリに書き込むことを特徴とする請求項２に記載の半
導体集積回路のテスト方法。 - 【請求項４】前記ウェハテスト結果書き込みステップ
は、ウェハ段階でのテスト結果、並びにウェハ及び該ウ
ェハ上での位置に関する情報を、前記半導体集積回路が
搭載するメモリ以外の記憶手段に書き込むステップを含
み、 前記製品テスト結果書き込みステップは、製品段階での
テスト結果を、前記ウェハ及び該ウェハ上での位置に関
する情報と対応付けて、前記半導体集積回路が搭載する
メモリ以外の記憶手段に書き込むステップを含み、 前記プログラムステップは、少なくともウェハ及び該ウ
ェハ上での位置を消去することなく、前記処理装置が処
理を行うために使用するプログラムまたはデータを前記
不揮発性メモリに書き込むことを特徴とする請求項３に
記載の半導体集積回路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00886299A JP3201368B2 (ja) | 1999-01-18 | 1999-01-18 | 半導体集積回路及びそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00886299A JP3201368B2 (ja) | 1999-01-18 | 1999-01-18 | 半導体集積回路及びそのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000208567A true JP2000208567A (ja) | 2000-07-28 |
| JP3201368B2 JP3201368B2 (ja) | 2001-08-20 |
Family
ID=11704518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00886299A Expired - Fee Related JP3201368B2 (ja) | 1999-01-18 | 1999-01-18 | 半導体集積回路及びそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201368B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040103A (ja) * | 2002-07-02 | 2004-02-05 | Agilent Technol Inc | ＦｅＲＡＭを用いた永久的チップＩＤ |
| US6782480B2 (en) * | 2000-12-21 | 2004-08-24 | Sun Microsystems, Inc. | Method and apparatus for accessing system information |
| JP2009021398A (ja) * | 2007-07-12 | 2009-01-29 | Seiko Epson Corp | 半導体チップ及び半導体チップへのプロセス・デバイス情報書き込み方法 |
| WO2012173093A1 (ja) * | 2011-06-16 | 2012-12-20 | 株式会社 村田製作所 | 電子部品の特性測定方法 |
| WO2017169179A1 (ja) * | 2016-03-28 | 2017-10-05 | 東京エレクトロン株式会社 | 基板検査装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6383235B1 (en) | 1997-09-26 | 2002-05-07 | Mitsubishi Denki Kabushiki Kaisha | Cathode materials, process for the preparation thereof and secondary lithium ion battery using the cathode materials |
-
1999
- 1999-01-18 JP JP00886299A patent/JP3201368B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6782480B2 (en) * | 2000-12-21 | 2004-08-24 | Sun Microsystems, Inc. | Method and apparatus for accessing system information |
| JP2004040103A (ja) * | 2002-07-02 | 2004-02-05 | Agilent Technol Inc | ＦｅＲＡＭを用いた永久的チップＩＤ |
| JP2009021398A (ja) * | 2007-07-12 | 2009-01-29 | Seiko Epson Corp | 半導体チップ及び半導体チップへのプロセス・デバイス情報書き込み方法 |
| WO2012173093A1 (ja) * | 2011-06-16 | 2012-12-20 | 株式会社 村田製作所 | 電子部品の特性測定方法 |
| CN103620428A (zh) * | 2011-06-16 | 2014-03-05 | 株式会社村田制作所 | 电子元器件的特性测量方法 |
| JP5673819B2 (ja) * | 2011-06-16 | 2015-02-18 | 株式会社村田製作所 | 電子部品の特性測定方法 |
| WO2017169179A1 (ja) * | 2016-03-28 | 2017-10-05 | 東京エレクトロン株式会社 | 基板検査装置 |
| KR20180121558A (ko) * | 2016-03-28 | 2018-11-07 | 도쿄엘렉트론가부시키가이샤 | 기판 검사 장치 |
| KR102093573B1 (ko) | 2016-03-28 | 2020-03-25 | 도쿄엘렉트론가부시키가이샤 | 기판 검사 장치 |
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|---|---|
| JP3201368B2 (ja) | 2001-08-20 |
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