JP2004046771A - 半導体メモリモジュール - Google Patents
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Abstract
【課題】不良でない他のバンクの機能を有効に利用しながら、不良となったバンクの代替機能を果たすチップを搭載してリペアすることが可能な半導体メモリモジュールを提供する。
【解決手段】モジュール基板2の表面の不良となっているベアチップ1(チップA)のBANK2およびベアチップ1(チップC)のBANK1,2の機能を代替するために、モジュール基板2の裏面にBANK0,1,3が不良となっているがBANK2は正常に機能するリペアチップ3(チップAA)およびBANK0が不良となっているがBANK1,2,3は正常に機能するリペアチップ3(チップCC)を搭載する。
【選択図】 図8
【解決手段】モジュール基板2の表面の不良となっているベアチップ1(チップA)のBANK2およびベアチップ1(チップC)のBANK1,2の機能を代替するために、モジュール基板2の裏面にBANK0,1,3が不良となっているがBANK2は正常に機能するリペアチップ3(チップAA)およびBANK0が不良となっているがBANK1,2,3は正常に機能するリペアチップ3(チップCC)を搭載する。
【選択図】 図8
Description
【0001】
【発明の属する技術分野】
本発明は、半導体チップがモジュール基板に搭載された半導体メモリモジュールに関するものである。
【0002】
【従来の技術】
半導体記憶装置は、パーソナルコンピュータ、ワークステーションなどに利用されることが多い。また、近年のパーソナルコンピュータは、高速化、高密度化および高機能化しているため、半導体記憶装置はメモリ容量をさらに増大させることが必要とされている。また、低コストのメモリを多量に使う市場が拡大している。そのため、半導体記憶装置は、さらに一層の大容量化および低コスト化されることが求められている。
【0003】
前述のような半導体記憶装置の中でも、単位ビット当りのコスト面で有利であるため、パーソナルコンピュータ等へのDRAM(Dynamic Random Access Memory)の使用量が増加している。DRAMは、容量を増加させても、ウェハ径を大口径化することにより、単位ビット当りのコスト低減することができるため、頻繁に使用されている。
【0004】
しかしながら、DRAMにおいても、大容量化にともなったテスト時間およびテストコストの増大や、微細化加工技術の高度化に伴う開発費および高度な設備のための費用等が非常に大きくなっており、それらのコストを低減できるか否かが問題となっている。
【0005】
DRAMの入出力のビット構成は、通常、4ビット、8ビット、または、16ビットで、ビット数の種類の幅が狭いため、通常は、複数個のDRAMを1つのモジュールにしたものが一般的に使用されている。このように、DRAMなどの半導体記憶装置は、モジュール状態で使用されることが多い。
【0006】
図19および図20には、従来の半導体メモリモジュールの例が示されている。従来の半導体メモリモジュールは、プリント配線基板の両面に部品を搭載できる表面実装技術に対応したSOP(Small Outline Package)およびTSOP(Thin Small Outline Package)などのように、ベアチップ101、マウントアイランド104、ボンディングワイヤ105、リードフレーム110がモールド樹脂108にモールドされた単体チップ117をモジュール基板102上に搭載した構造になっている。
【0007】
また、メモリチップの高性能化および高機能化に伴い、メモリパッケージについては、小型化および薄型化を基本的な開発の流れとして開発が進められてきている。そして、メモリパッケージには、挿入方式が採用されていたが、近年では表面実装方式が採用されるというように、パッケージの形態が大きく変化してきている。
【0008】
現在では、挿入方式よりも表面実装方式が主流となり、さらなるパッケージの小型化および軽量化が強く求められている。現在のところ、半導体メモリモジュールを使用することで設計の簡略化および信頼性の向上ならびにコストダウンを図るようにしている。
【0009】
また、従来の半導体メモリモジュールの製造過程では、半導体メモリモジュールを製造した後のモジュールテストにおいて不良品チップが発生した場合にその不良がなくなるまでテストおよび不良品チップの交換を行なっている。
【0010】
【発明が解決しようとする課題】
上記従来の半導体メモリモジュールの製造過程では、不良が検出されたメモリチップの交換に多大な手間を要するという問題がある。さらに、高密度実装を容易に行なうことができる半導体メモリモジュールとして、COB(Chip On Board)化メモリモジュールがあるが、従来のCOB化モジュールでは、ベアチップをモールド封止した後に、不良であることが検出されたベアチップをリペアできないという問題がある。
【0011】
この問題に対して、本願の発明者らは、モールド樹脂によりチップをモールドした後にチップの不良が検出された場合にも、新たに良品チップを搭載することにより、複数のベアチップのうち不良となったベアチップ以外のベアチップを有効利用することができる半導体メモリモジュールを製造することを検討している。
【0012】
しかしながら、リペア用のチップを新たに搭載する場合、ベアチップの機能全てを代替するリペアチップを搭載することにより、半導体モジュールをリペアすると、ベアチップ内部に形成されている複数のバンクのうち一部のバンクのみが不良であることが検出された場合に、不良でない他のバンクの機能を不能にして、全てのバンクが良好に機能する新たなリペアチップをモジュール基板上に搭載する必要がある。このようなリペア方法では、不良であることが検出されたベアチップの複数のバンクのうちの不良でないバンクの機能を有効に利用することができない。
【0013】
本発明は、上述の問題に鑑みてなされたものであり、その目的は、ベアチップ内部に形成されている複数のバンクのうち一部のバンクが不良であることが検出された場合に、不良でない他のバンクの機能を有効に利用しながら、不良となったバンクの代替機能を果たすリペア用のチップを搭載してリペアすることが可能な半導体メモリモジュールを提供することである。
【0014】
【課題を解決するための手段】
本発明の半導体メモリモジュールは、モジュール基板と、該モジュール基板に搭載された半導体チップとを備えた半導体メモリモジュールである。
【0015】
また、本発明の半導体メモリモジュールは、半導体チップが、データを記憶可能な複数のバンクと、複数のバンクのうちいずれのバンクにデータを記憶させるかを特定可能なバンク特定信号が入力されるアドレス入力端子とを含んでいる。
【0016】
また、本発明の半導体メモリモジュールは、半導体チップの内部または外部に、バンク特定信号が入力されるとともに、バンク特定信号が入力されたときに、バンク特定信号により特定される特定バンクへ記憶される予定のデータを特定バンクへ入力させない特定バンク非活性状態にする態様か否を選択可能な特定バンク活性/非活性選択回路が設けられている。
【0017】
上記の構成によれば、特定バンク活性/非活性選択回路を有していることにより、不良となっているバンクを特定するバンク特定信号が入力された場合のみ半導体チップを非活性状態にすることができる。そのため、特定バンクの代わりに機能する代替用半導体チップをさらに搭載すれば、半導体チップのうち特定バンク以外のバンクを有効に利用しながら、半導体メモリモジュールをリペアすることができる。また、半導体チップは、非活性状態では、特定バンクへ記憶される予定のデータを半導体チップ内に入力させないため、半導体チップが不必要な電力を消費することを防止することができる。
【0018】
本発明の半導体メモリモジュールは、非活性状態となっている場合に、特定バンクへ記憶される予定のデータを、特定バンクの代わりに記憶する代替用半導体チップをさらに備えていてもよい。
【0019】
上記の構成によれば、代替用半導体チップがさらに備えられているため、代替用半導体装置が、不良となった特定バンクの代わりに機能する。それにより、半導体メモリモジュールは、必要とされる機能を得ることができる。
【0020】
本発明の半導体メモリモジュールは、代替用半導体チップが、複数のバンクを有し、複数のバンクのうち特定バンクの代わりに使用されるバンク以外のバンクに不良となっているバンクを含んでいてもよい。
【0021】
上記の構成によれば、半導体メモリモジュールをリペアするときに、代替用半導体チップとして、不良なバンクを含むことが検出された半導体チップを用いることができる。そのため、従来であれば廃棄されていた一部のバンクが不良な半導体チップ、すなわち、パーシャル良品を有効利用して半導体メモリモジュールをリペアすることができる。
【0022】
本発明の半導体メモリモジュールは、代替用半導体チップが、データを記憶可能な複数の代替チップバンクと、複数の代替チップバンクのうちいずれの代替チップバンクにデータを記憶させるかを特定可能な代替チップバンク特定信号が入力される代替チップアドレス入力端子とを含んでいる。また、代替用半導体チップは、代替用半導体チップの内部または外部に、代替チップバンク特定信号が入力されるとともに、代替チップバンク特定信号が入力されたときに、代替チップバンク特定信号により特定される特定代替チップバンクへ記憶される予定のデータを特定代替チップバンクへ入力させない特定代替チップバンク非活性状態にする態様か否かを選択可能な特定代替チップバンク活性/非活性選択回路が設けられていてもよい。
【0023】
本発明の半導体メモリモジュールは、特定バンク活性/非活性選択回路がヒューズの状態により特定バンク非活性状態にする態様か否かが選択されるものであってもよい。この構成によれば、ヒューズの状態を変化させることにより、特定バンク非活性状態にするか否かを簡単に選択することができる。
【0024】
本発明の半導体メモリモジュールは、複数のバンクへのデータの記憶を可能にするか否かを特定するチップセレクト信号が入力されるチップセレクト信号入力端子を備えている。また、特定バンク活性/非活性選択回路は、チップセレクト信号が複数のバンクへのデータの記憶を可能にする状態であるタイミングにおいて特定バンク非活性状態にする態様か否かが選択可能であってもよい。
【0025】
本発明の半導体メモリモジュールは、複数種類のコマンドが入力されコマンド入力回路であって、複数種類のコマンドのうち特定の種類のコマンドが入力された場合に、特定バンク活性/非活性選択回路が特定バンク非活性状態にする態様であるか否かに関わらず、半導体チップが特定の種類のコマンドにより特定される制御状態に制御されるようにする信号を出力する特定コマンド制御可能化回路とを備えている。
【0026】
上記の構成によれば、特定バンク活性/非活性選択回路が特定バンク非活性状態にする態様となっているか否かに関わらず、半導体チップに特定の種類のコマンドが入力された場合には、その特定種類のコマンドに基づいた制御状態に半導体チップが制御される。その結果、特定バンク非活性状態にすることに起因して、不良でない他のバンクの制御に不都合が生じることが防止される。
【0027】
【発明の実施の形態】
以下、図1〜図7を用いて、モールド樹脂によりベアチップを被覆した後においてリペア可能な本発明の実施の形態の半導体メモリモジュールを説明する。
【0028】
本実施の形態の半導体メモリモジュールは、モールドされたベアチップが不良であると検出された場合に、そのベアチップの代わりとなるリペアチップがモジュール基板に搭載されることにより、リペアされる。
【0029】
図1には、実施の形態の半導体メモリモジュールが示されている。図1に示すように、実施の形態の半導体メモリモジュールは、複数のベアチップ1がモジュール基板2の一方の主表面に直接マウントされ、モールド樹脂8により複数のベアチップ1が一体的にモールドされている。
【0030】
また、図2に示すように、ベアチップ1に設けられたボンディングパッド6とモジュール基板2に設けられた配線パッド7とがボンディングワイヤ5により接続されている。
【0031】
また、実施の形態の半導体メモリモジュールは、複数のベアチップ1のうちのいずれかのベアチップ1が不良であると検出された場合に、図3に示すように、ベアチップ1の代わりに用いられるリペアチップ3が、複数のベアチップ1が設けられている主表面の裏側に搭載可能な構造となっている。
【0032】
なお、本実施の形態の半導体メモリモジュールでは、モジュール基板2の一方の面(表面)にベアチップ1を搭載し、他方の面(裏面)にリペアチップ3を搭載した例を示したが、モジュール基板2を大きくすることができる場合には、モジュール基板の一方の面のみにベアチップおよびリペアチップの双方を搭載し、他方の面にはチップを搭載しないようにしてもよい。
【0033】
本実施の形態の半導体メモリモジュールでは、モジュール基板2の表面に搭載されたベアチップ1と、そのベアチップ1の代わりに用いられる、モジュール基板2の裏面に搭載されたリペアチップ3とが、共通の電気配線20を使用することになる。また、リペアチップ3がモジュール基板2の裏面に搭載された場合には、電気配線20は、図3に示すように、モジュール基板2を貫通するスルーホールを介して、表面に搭載された複数のベアチップ1と裏面の複数のリペアチップ搭載領域に搭載されるリペアチップ3との双方にそれぞれ電気的に接続されることになる。
【0034】
本実施の形態の半導体メモリモジュールの製造方法においては、図2に示すように、モジュール基板2に複数のベアチップ1を搭載した後、ボンディングワイヤ5によりベアチップ1に設けられたボンディングパッド6とモジュール基板2に設けられた配線パッド7とを電気的に接続する。その後、図3に示すように、複数のベアチップ1を一体的にモールド樹脂8によりモールドすることにより、半導体メモリモジュールを完成させる。また、完成した半導体メモリモジュールは、モジュール基板2の裏面に必要に応じて単体でモールドされたリペアチップ3をマウントできる構造になっている。
【0035】
そのため、システムテストなどの半導体メモリモジュールを製造した後の各種のテストにおいて、複数のベアチップ1のうちの特定のベアチップ1の複数のバンクのうちの特定のバンクに不良があることが検出された場合に、モジュール基板2の裏面にリペアチップ3を搭載して、特定のベアチップ1の不良となっている特定のバンクの代替機能をリペアチップ3が果たすようにすることにより、半導体メモリモジュールをリペアすることが可能となる。
【0036】
ただし、不良品であることが検出された特定のベアチップ1の特定のバンクの代替機能をリペアチップ3が果たすようにするには、不良品であることが検出されたベアチップ1の特定のバンクの動作を停止させる必要がある。そのため、本実施の形態の半導体メモリモジュールでは、ベアチップ1の特定のバンクが機能する活性状態と、ベアチップ1の特定のバンクが機能しない非活性状態とを制御することが必要となる。
【0037】
その結果、本実施の形態の半導体メモリモジュールでは、後述するINB(Input buffer)回路を用いて、特定のベアチップ1の特定のバンクの活性状態と非活性状態とが変更可能となっており、不良であることが検出された特定のベアチップ1の特定のバンクを非活性状態にすることにより、特定のバンク1の機能をリペアチップ3が果たすことが可能な状態にするようになっている。また、リペアチップ3は、INB回路の機能により、ベアチップ1の代替機能を果たすバンク以外のバンクが、その機能を停止する非活性状態にし得るように構成されている。
【0038】
なお、実施の形態の半導体メモリモジュールは、複数のベアチップ1がモジュール基板2にマウントされ、ベアチップ1のボンディングパッド6とモジュール基板2の配線パッド7とが電気的に接続された後、モールド樹脂8により一体的にモールドされている。そのため、半導体メモリモジュールの実装面積を小さくすることができる。
【0039】
図4および図5には、リペア後のモジュール基板の構成例が示されている。図4および図5に示すように、半導体メモリモジュールは、モジュール基板2の表面にはベアチップ1(D0〜D7)が搭載され、裏面にはリペア時に搭載されるリペアチップ3(D′0〜D′7)のためのリペアチップ搭載領域が設けられている。
【0040】
図6には、リペア前のベアチップ1(D0〜D7)が搭載されたモジュール基板2の表面および裏面のブロック図が示されている。図7には、リペア後のリペア時に使用されるモールドされた単体のリペアチップ3(D′0〜D′7)が搭載されたモジュール基板2の表面および裏面のブロック図が示されている。なお、ベアチップ1(D0〜D7)とリペアチップ3(D′0〜D′7)とは、それぞれ共通の電気配線20に接続されたデータ入出力端子DQ0〜DQ63を使用するものとする。なお、データ入出力端子DQ0〜DQ63は、他の回路やメモリに接続され、ベアチップ1(D0〜D7)またはリペアチップ3(D′0〜D′7)と他の回路やメモリとの間での電気信号の入出力のための端子である。
【0041】
図6に示すリペア前の半導体メモリモジュール構成では、リペアチップ3が搭載されていないため問題はないが、図7に示すリペア後の半導体メモリモジュールの構成では、ベアチップ1(D0)とリペアチップ3(D′0)とが共通の電気配線20に接続されたデータ入出力端子DQ0〜DQ63を使用するため、ベアチップ1(D0)およびリペアチップ3(D′0)のいずれもが動作する状態(活性状態)では、ベアチップ1(D0)およびリペアチップ3(D′0)それぞれの入出力信号が衝突して不具合が生じることになる。
【0042】
そこで、本実施の形態の半導体メモリモジュールでは、以下に説明するINB回路を用いて、前述の不都合を解消している。
【0043】
図8には、モジュール基板2の裏面に搭載されたリペアチップ3(チップAAおよびチップCC)としての2つのパーシャル良品が、モジュール基板2の表面に搭載された2つのベアチップ1(チップAおよびチップC)それぞれの不良となっている特定のバンクの代わりの機能を果たす半導体メモリモジュールの概略構成が示されている。なお、パーシャル良品とは、複数のバンクのすべてのバンクは良品ではなく、不良なバンクを含むが、複数のバンクのうちいずれかのバンクが良品である半導体チップを意味する。
【0044】
図8に示すように、本実施の形態の半導体メモリモジュールは、表面に搭載したベアチップ1(チップA)のBANK2とベアチップ1(チップC)のBANK1,2とが不良となっている。そのモジュール基板2の表面の不良となっているベアチップ1(チップA)のBANK2およびベアチップ1(チップC)のBANK1,2の機能を代替するために、本実施の形態の半導体メモリモジュールにおいては、モジュール基板2の裏面にBANK0,1,3が不良となっているがBANK2は正常に機能するリペアチップ3(チップAA)およびBANK0が不良となっているがBANK1,2,3は正常に機能するリペアチップ3(チップCC)が搭載されている。
【0045】
このように、本実施の形態の半導体メモリモジュールは、表面に搭載したベアチップ1の不良となっている特定のバンクの機能を代替するためのリペアチップ3が裏面に搭載されており、半導体メモリモジュールは全体としてすべてが良品であるかのように機能する。また、裏面に搭載されたチップは、従来においては、単体では良品として機能しないチップ、すなわち、部分的に良品が残っているが、全体としては不良品と認定されていたチップである。したがって、本実施の形態の半導体メモリモジュールによれば、従来であれば廃棄すべき不良品となっていた単体チップを有効に利用して、半導体メモリモジュールをリペアすることが可能となっている。
【0046】
図9には、図8において用いられたベアチップ1およびリペアチップ3のそれぞれの内部構成を説明するためのブロック図が示されている。なお、本実施の形態の半導体メモリモジュールでは、ベアチップ1(チップAまたはチップC)の内部構成とリペアチップ3(チップAAまたはチップCC)の内部構成とは同じものを用いる。
【0047】
図9に示すように、本実施の形態の半導体メモリモジュールで用いられるベアチップ1およびリペアチップ3のそれぞれは、バンクに記憶されるデータの入出力を行なうためのデータ入出力端子DQ0〜15と、バンク内のアドレスを指定するアドレス信号が入力されるアドレス入力端子A0〜A11とを備えている。
【0048】
また、ベアチップ1およびリペアチップ3のそれぞれは、4つのバンクのうちいずれのバンクにデータを記憶させるかを特定するバンクアドレス信号が入力されるバンクアドレス端子BA0,BA1と、クロック信号が入力されるマスタクロック端子CLKと、クロック信号の入力を許可するクロックイネーブル信号が入力されるクロックイネーブル端子CKEとを備えている。
【0049】
また、ベアチップ1およびリペアチップ3のそれぞれは、ベアチップ1およびリペアチップ3のそれぞれに対してデータを記憶させることを指示するチップセレクト信号が入力される/CS(チップセレクト)端子を備えている。また、ベアチップ1およびリペアチップ3のそれぞれは、行アドレスストローブ端子/RASと、列アドレスストローブ端子/CASと、ライトイネーブル端子/WEとを備え、この3つの端子を用いて複数種類のコマンドが入力されるようになっている。また、ベアチップ1およびリペアチップ3のそれぞれは、出力ディスエーブル/ライトマスク端子DQM(U/L)が設けられている。
【0050】
また、ベアチップ1およびリペアチップ3のそれぞれは、電源端子VDDと、出力用電源端子VDDQと、接地端子VSSと、出力用接地端子VSSQと、ベアチップ1内部に設けられたヒューズを切断するための過大電流が入力されるヒューズ切断電流入力端子Kとが設けられている。
【0051】
また、ベアチップ1およびリペアチップ3のそれぞれの内部には、4つのメモリアレイバンク♯0〜♯3と、モードレジスタと、外部信号が入力されてその外部信号に基づいてメモリバンクへのデータの書き込みを制御する制御回路10と、アドレス端子からアドレス信号が入力されるアドレスバッファと、/RAS端子、/CAS端子および/WE端子等から制御信号(コマンド)が入力される制御バッファと、CLK端子およびCKE端子からクロック信号に関連する信号が入力されるクロックバッファとが設けられている。
【0052】
図10は、本実施の形態の半導体メモリモジュールにおいて用いられるINB回路が示されている。INB回路は、ベアチップ1およびリペアチップ3のそれぞれの内部に設けられたINB回路70と、ベアチップ1およびリペアチップ3のそれぞれの外部であって、モジュール基板2の表面または裏面に設けられたINB回路80とがある。
【0053】
本実施の形態の半導体メモリモジュールは、ベアチップ1(チップAおよびチップC)ならびにペアチップ3(チップAAおよびチップCC)それぞれの内部に存在する4つのバンク0〜3のいずれかが不良であった場合に、INB回路70,80の機能により、その不良である特定のバンクに対しデータが入力されないようにすることが可能となっている。
【0054】
なお、リペアチップ3の複数のバンクのなかには、良好に機能するバンクであっても、その良好に機能するリペアチップ3のバンクに対応するベアチップ1のバンクが良好に機能する場合には、INB回路70,80により非活性状態に制御されるバンクが含まれている場合もある。すなわち、本実施の形態の半導体メモリモジュールは、INB回路70,80の機能により、リペアチップ3の複数のバンクのうち良好に機能するバンクではあるが、ベアチップ1の代替用に用いられないバンクに対してもデータが入力されないようにすることが可能となっている。したがって、本実施の形態の半導体メモリモジュールは、リペアチップ3の複数のバンクのうち良好に機能するバンクが、ベアチップ1の複数のバンクのうちの良好に機能するバンクの機能を阻害することがないように設定することが可能となっている。
【0055】
また、INB回路70,80内部には、図11に示すように、レーザトリミングにより切断されるヒューズを有するヒューズ回路90が設けられている。このヒューズ回路90を用いて、ベアチップ1またはリペアチップ3内の4つのバンクのうちの特定のバンクの活性状態と非活性状態とが変更可能となっている。なお、活性状態とは、特定のバンクに記憶される予定のデータを特定のバンクへ入力させる状態をいい、非活性状態とは、特定のバンクに記憶される予定のデータを特定のバンクへ入力させない状態をいう。
【0056】
図11には、INB回路の内部構成が示されている。図11に示すように、/CS信号が入力される入力バッファ回路の出力端子がインバータ回路30の入力端子に接続されている。また、インバータ回路30の出力端子Fには、NAND回路40の一方の入力端子が接続されている。また、バンクアドレス端子BA0とバンクアドレス端子BA1とがそれぞれ入力バッファ回路を介して、切断ヒューズ選択回路に接続されている。この切断ヒューズ選択回路は、4つのAND回路61〜64を含んでいる。
【0057】
また、AND回路61の2つの入力端子には、バンクアドレス端子BA0に入力された信号とバンクアドレス端子BA1に入力された信号とが、それぞれそのままの状態で入力される。また、AND回路62の2つの入力端子には、バンクアドレス端子BA0に入力された信号が反転して入力されるが、バンクアドレス端子BA1に入力された信号はそのままの状態で入力される。
【0058】
また、AND回路63の2つの入力端子には、バンクアドレス端子BA1に入力された信号が反転して入力されるが、バンクアドレス端子BA0に入力された信号はそのままの状態で入力される。また、AND回路64の2つの入力端子には、バンクアドレス端子BA0に入力された信号およびバンクアドレス端子BA1に入力された信号とが、それぞれ反転して入力される。
【0059】
また、AND回路61〜64それぞれの出力端子を、出力端子D、出力端子C、出力端子B、出力端子Aとした場合、出力端子A〜Dそれぞれがヒューズ回路90の4つの入力端子それぞれに接続されている。
【0060】
また、ヒューズ回路90の出力端子Eは、NAND回路40の一方の入力端子に接続され、ヒューズ回路90の出力端子Eから出力された信号が、そのままの状態でNAND回路40の一方の入力端子からNAND回路40に入力される。
また、NAND回路40の出力端子Gから出力された信号がOR回路50の一方の入力端子に反転して入力されるように、NAND回路40の出力端子GとOR回路50の一方の入力端子との間にインバータ回路45が接続されている。
【0061】
また、/RAS端子、/CAS端子、および、/WE端子それぞれに入力された信号が、コマンド入力適否判別回路100を経て、出力端子HからNAND回路35の一方の入力端子に入力されるように、コマンド入力適否判別回路100の出力端子HとNAND回路35の一方の入力端子とが接続されている。
【0062】
また、インバータ回路30の出力端子FがNAND回路35の他方の入力端子に接続されている。またさらに、NAND回路35の出力端子IがOR回路50の他方の入力端子に接続されている。
【0063】
出力端子Fから出力された信号および出力端子Hから出力された信号それぞれはそのままの状態でNAND回路35の一方および他方の入力端子それぞれに入力される。また、出力端子Iから出力された信号は、反転された状態でOR回路50に入力される。
【0064】
したがって、コマンド入力適否判別回路100の出力端子Hから出力される信号およびヒューズ回路90の出力端子Eから出力される信号のいずれか一方の信号が、ベアチップ1またはリペアチップ3を活性状態にすることを指示する活性状態指示信号であれば、ベアチップ1またはリペアチップ3は活性状態になる。
【0065】
そのため、ヒューズ回路90の出力端子Eが、ベアチップ1またはリペアチップ3を非活性状態にすることを指示する信号を出力している場合であっても、コマンド入力適否判別回路100の出力端子Hから活性状態指示信号が出力されているタイミングにおいては、ベアチップ1またはリペアチップ3は、外部から送信されてきたコマンドを内部へ入力させて、その入力されたコマンドにより特定される制御状態に制御される。
【0066】
また、図12に示すように、ヒューズ回路90の内部では、図11で示したAND回路61〜64の出力端子A、出力端子B、出力端子C、出力端子Dそれぞれが、トランジスタ93,94,95,96のゲート電極に接続されており、トランジスタ93,94,95,96のソース/ドレイン電極側それぞれには、ヒューズ93a,94a,95a,96aが接続されている。
【0067】
また、ヒューズ回路90には、スペアイネーブル端子SEがトランジスタ97のゲート電極に接続されており、トランジスタ97のソース/ドレイン電極にもヒューズ97aが接続されている。
【0068】
なお、トランジスタ93,94,95,96,97それぞれは、ゲート電極に電流が流れてきたとき、すなわち、ゲート電極が「H」の状態になったときにON、すなわち、ソース電極とドレイン電極とが導通するトランジスタである。
【0069】
ヒューズ93a,94a,95a,96a,97aは、モジュール基板2の上に複数のベアチップ1を搭載した後、モールド樹脂8を塗布する前に、切断されるか否かが決定されるヒューズである。
【0070】
本実施の形態の半導体メモリモジュールの製造過程では、複数のベアチップ1それぞれの複数のバンクのうちいずれかのバンクに不良があるか否かの検査を行なう。その検査により不良が検出されなかったバンク以外の良好なバンクのみが使用可能となるように、レーザトリミングによりヒューズ93a,94a,95a,96a,97aのうちから選択されたヒューズが切断される。
【0071】
したがって、不良が検出されなかったバンクに対応するヒューズは切断され、不良が検出されたバンクに対応するヒューズは、切断されない状態のまま残存することになる。
【0072】
なお、図12に示すように、ゲート電極がスペアイネーブル端子SEに接続されたトランジスタ97のソース/ドレイン電極に接続されたヒューズ97aが切断されていなければ、スペアイネーブル端子SEからの信号の入力により、トランジスタ97をONさせて、プリチャージ回路99から送信されてきた電流を接地電極97bに流すことができる。
【0073】
そのため、ヒューズ回路90においてヒューズ93a,94a,95a,96aが全て切断されている場合であっても、ヒューズ97aが切断されていなければ、スペアイネーブル端子SEから所定の信号を入力することにより、ベアチップ1またはリペアチップ3へデータを入力させない非活性状態にすることが可能である。したがって、半導体メモリモジュールを使用するときには、ヒューズ93a,94a,95a,96aのうち、半導体メモリモジュールにおいて使用するバンクに対応するヒューズを切断するとともに、スペアイネーブル端子SEに対応するヒューズ97aを切断する必要がある。
【0074】
また、トランジスタ93,94,95,96,97のヒューズ93a,94a,95a,96a,97aが接続されているソース/ドレイン電極は、プリチャージ回路99に接続されている。
【0075】
このヒューズ回路90においては、トランジスタ93,94,95,96,97のうちのいずれかのトランジスタがONであり、かつ、ヒューズ93a,94a,95a,96a,97aのうちONとなっているトランジスタのソース/ドレイン電極に接続されたヒューズが切断されていない場合には、プリチャージ回路99から流れてきた電流は、2つのインバータ回路91,92には至らず、接地電極93b,94b,95b,96b,96b,97bに流れる。
【0076】
しかしながら、トランジスタ93,94,95,96,97のうちのいずれかトランジスタがONであっても、ヒューズ93a,94a,95a,96a,97aのうちONとなっているトランジスタのソース/ドレイン電極に接続されたヒューズが切断されている場合には、プリチャージ回路99から出力されてきた信号が、2つのインバータ回路91,92を経て図11に示す出力端子Eから出力される。
【0077】
言いかえれば、ヒューズ93a,94a,95a,96a,97aのうちいずれかのヒューズが切断された状態となっているときには、トランジスタ93,94,95,96,97のうち切断されたヒューズがソース/ドレイン電極に接続されたトランジスタがONとなっているか否かに関わらず、プリチャージ回路99から出力されてきた信号がそのままの状態で出力端子Eから出力される。
【0078】
したがって、切断されているヒューズがある場合には、ヒューズ93a,94a,95a,96aのうち切断されたヒューズがソース/ドレイン電極に接続されたトランジスタのゲート電極に信号が入力されても、NAND回路40に出力される信号は変化しない。言いかえれば、入力されたバンクアドレスが、ヒューズが切断されたトランジスタに対応するバンクアドレスであった場合には、プリチャージ回路99からの出力がそのままNAND回路40の他方の入力端子へ出力される。
【0079】
その結果、1つのベアチップ1またはリペアチップ3のうち使用したいバンクに対応するヒューズを切断しておけば、そのバンクのバンクアドレスを指定する信号が入力されてそのヒューズがソース/ドレイン電極に接続されたトランジスタのゲート電極にトランジスタを導通させる信号の入力があっても、プリチャージ回路99から出力される信号がそのままの状態で出力される。そのため、その切断されたヒューズに対応するバンクへデータを入力させることを指示する信号がNAND回路40の出力端子Gから出力される。
【0080】
逆に、1つのベアチップ1またはリペアチップ3のうち使用しないバンクに対応するヒューズは切断されていないので、そのバンクのバンクアドレスを指定する信号が入力されて、そのヒューズがソース/ドレイン電極に接続されたトランジスタのゲート電極にトランジスタを導通させる信号の入力があった場合には、プリチャージ回路99から出力される電流が接地電極93b,94b,95b,96b,97bのうちバンクアドレスに対応する接地電極へ流れ、図11に示すNAND回路40の他方の入力端子へは流れない。そのため、その入力されたバンクアドレスに対応するバンクへデータを入力させないことを指示する信号がNAND回路40の出力端子Gから出力される。
【0081】
図13には、前述のヒューズ回路の一部のみを概念的に取出した回路図が示されている。図13には、出力端子Aが接続されたゲート電極を有するトランジスタ93の周辺の構成が示されている。なお、図13に示す回路図では、ヒューズ93aが、本実施の形態の半導体モジュールで使用するレーザトリミングヒューズではなく、アルミニウムヒューズとなっており、ヒューズ切断電流入力端子Kから過大な電流が入力されることにより、アルミニウムが破断される構成のヒューズ回路となっている。
【0082】
このように、レーザトリミングヒューズではなく、ヒューズ切断電流入力端子Kとアルミニウムからなるヒューズとを備えるようにしておけば、ベアチップ1またはリペアチップ3を構成する内部のチップがモールド樹脂により被覆された後において、検査により不良となるバンクがあることが検出された場合であっても、活性状態にするバンクと非活性状態にするバンクとを選択することが可能となる。
【0083】
また、図14には、図13に示すヒューズ回路90の動作を説明するためタイミングチャートが示されている。図13に示すヒューズ回路90において、プリチャージ回路99から送信されてきた信号/PCの状態が「L」になると、電源端子VDDからの電流によりトランジスタ98がONして、ノードN1および出力端子Eから出力される信号の状態は、「H」になる。ただし、このときトランジスタ93はオンしていない状態である。
【0084】
また、前述の状態で、出力端子Aに信号の入力がありトランジスタ93がONした場合でも、ヒューズ93aが切断されていれば、電源端子VDDからノードN1(出力端子E)に入力された信号がそのままの状態で出力される。また、出力端子Aに信号の入力がありトランジスタ93がONした場合、ヒューズ93aが切断されていなければ、出力端子Eは、接地電位「L」の状態の信号を出力する。
【0085】
したがって、ヒューズ93aが切断されている場合、出力端子Aから出力される信号の状態に関係なく、電源端子VDDから送信されてきた信号がそのままの状態で出力端子Eから出力される。すなわち、ヒューズ93aが切断されている場合、外部から送信されてきたデータをバンクに入力させることを指示する信号が出力端子Eから出力される。また、ヒューズ93aが切断されていない場合、トランジスタ93のゲート電極への信号の入力があるか否かにより、出力端子Eから出力される信号は、外部から送信されてきたデータをバンクに入力させることを指示する信号を出力するか否かが選択される。
【0086】
図15には、本実施の形態のベアチップ1およびリペアチップ3のそれぞれの各端子に入力される複数種類のコマンドを説明するためのコマンドテーブルが示されている。
【0087】
このコマンドテーブルに記載された複数種類のコマンドのうち特定のコマンドは、ベアチップ1およびリペアチップ3のそれぞれがいかなる状態であっても、常に、ベアチップ1およびリペアチップ3のそれぞれに入力される必要がある。
【0088】
すなわち、特定のコマンドは、4つのバンクのうちいずれかのバンクに不良が検出され、その不良が検出されたバンクが非活性状態となるように、その不良が検出されたバンクに対応するヒューズが切断されずに残存しいる状態で、そのヒューズに対応するバンクアドレスを特定する信号が、ベアチップ1およびリペアチップ3のそれぞれに入力されているタイミングであっても、ベアチップ1およびリペアチップ3のそれぞれに入力される必要がある。
【0089】
より簡単に説明すれば、前述の特定のコマンドは、非活性状態となっているバンクを指定するバンクアドレスを特定する信号がバンクアドレス端子BA0,BA1に入力されているタイミングであっても、ベアチップ1およびリペアチップ3のそれぞれに入力される必要がある。言いかえれば、特定のコマンドは、バンクアドレスBA<0,1>がいかなる値であっても、/CS端子から出力される信号の状態がベアチップ1またはリペアチップ3を活性化させる状態である必要があるコマンドである。
【0090】
その特定のコマンドは、図15に示す(2)ノンオペレーション、(5)プリチャージオールバンクス、(10)オートリフレッシュ、(11)セルフリフレッシュエントリ、(12)セルフリフレッシュイグジット、(13)モードレジスタセットのコマンドである。
【0091】
前述の特定のコマンドが、ベアチップ1またはリペアチップ3に入力された場合には、図11に示すコマンド入力適否判別回路100の出力端子Hから出力される信号が、前述のコマンドをベアチップ1またはリペアチップ3内へ入力するように指示する信号となる。その結果、出力端子Iからは、コマンドをベアチップ1またはリペアチップ3内へ入力するように指示する信号が、図9に示す制御回路10内部に出力される。
【0092】
図16に示すタイミングチャートには、前述の/CS端子、BA0端子、BA1端子、出力端子A、出力端子B、出力端子C、出力端子D、および出力端子Eそれぞれから出力される信号の切換えのタイミングが示されている。
【0093】
なお、図16において、EA、EB、EC、EDにより示されるタイミングチャートには、出力端子A、出力端子B、出力端子C、および出力端子Dのうちの1つの出力端子に対応するヒューズのみが切断されていない状態を想定したときの、出力端子Eから出力される信号の切換えのタイミングが示されている。
【0094】
また、図17に示すタイミングチャートには、出力端子E、/CS端子、出力端子F、出力端子G、出力端子H、出力端子Iおよび出力端子Jそれぞれから出力される信号の切換えのタイミングが示されている。
【0095】
図16に示すように、バンクアドレス端子BA0,BA1に入力される信号の組合せは、(L,L)、(H,L)、(L,H)、(H,H)の4つである。その4つの組み合わせのうちから選択された1の組合せによりバンクアドレスが特定される。バンクアドレスを特定するバンクアドレス信号がバンクアドレス端子BA0,BA1に入力されると、出力端子A,B,C,Dのうちの特定されたバンクアドレスに対応する出力端子から出力される信号の状態が変化する(「L」→「H」)。
【0096】
また、その特定されたバンクアドレスに対応するヒューズが切断されていない場合には、その特定されたバンクアドレスに対応する出力端子A〜Dから出力される信号の状態の変化(「L」→「H」)に伴って、出力端子Eから出力される信号の状態が変化する(「H」→「L」)。
【0097】
これは、バンクアドレスに対応するヒューズが切断されておらず、バンクアドレスを指定する信号の入力にともなって、図11〜図13に示すヒューズ回路90内のバンクアドレスに対応するトランジスタがONとなっためである。
【0098】
また、図17に示すように、出力端子Eから出力される信号の状態が「L」となっているタイミングにおいては、図11に示すNAND回路40の出力端子Gからは、「H」の状態の信号が出力されるとともに、図11に示すインバータ回路45の出力端子/Gからは、「L」の状態の信号が出力される。そのため、前述したコマンド入力適否判別回路100の出力端子Hから出力される信号が「L」であれば、出力端子Iからは「H」の状態の信号が出力されるため、OR回路50の出力端子Jからは、「L」の状態の信号が出力される。
【0099】
その結果、そのバンクアドレスを特定する信号が入力されているタイミングにおいては、ベアチップ1またはリペアチップ3は、外部から送信されてきたデータをバンクへ入力させない非活性状態になる。
【0100】
なお、ヒューズ93a,94a,95a,96aの全てのヒューズが切断され、かつ、ヒューズ97aが切断されている場合においては、すなわち、ベアチップ1またはリペアチップ3の全てのバンクが正常に機能する場合においては、出力端子Eから出力される信号は、常に「H」の状態となる。その結果、/CS端子から入力される信号が「L」であれば、すなわち、その/CS端子を有するベアチップ1またはリペアチップ3を使用することが選択されていれば、OR回路50の出力端子Jから出力される信号は、常に、「H」の状態となる。それにより、バンクアドレスを指定する信号が入力されれば、常に、そのバンクアドレスに対応するバンクに外部から送信されてきたデータが記憶される。
【0101】
また、図18に示す論理チャートには、出力端子E、/CS端子、/RAS端子、/CAS端子、/WE端子、および出力端子F,G,H,I,Jそれぞれから出力される信号の切換えの論理が示されている。
【0102】
図18から分かるように、図15に示す特定のコマンドのうち(2)ノンオペレーション、(5)プリチャージオールバンクス、(10)オートリフレッシュ、(11)セルフリフレッシュエントリ、(12)セルフリフレッシュイグジット、および(13)モードレジスタセットにより示されるコマンドがコマンド入力適否判別回路100に入力されている場合には、すなわち、/RAS端子、/CAS端子および/WE端子の3つの端子に、(H,H,H)(L,H,L)(L,L,H)(H,H,H)(L,L,L)の組合せのうちのいずれかの組合せのコマンドが入力された場合には、出力端子Hから出力される信号は、「H」の状態になる。その結果、/CS端子から出力される信号が「L」の状態となっており、かつ、出力端子Eから出力される信号が「L」の状態となっている場合であっても、OR回路50の出力端子Jから出力される信号は、「H」の状態となる。
【0103】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0104】
【発明の効果】
本発明の半導体メモリモジュールによれば、特定バンク活性/非活性選択回路を有していることにより、特定バンクを特定するバンク特定信号が入力された場合のみに半導体チップを非活性状態にすることができる。そのため、特定バンクの代わりに機能する代替用半導体チップをさらに搭載すれば、半導体チップのうち特定バンク以外のバンクを有効に利用しながら、半導体メモリモジュールをリペアすることができる。また、半導体チップは、非活性状態では、バンク特定信号により特定される特定バンクへ記憶される予定のデータを半導体チップ内に入力させないため、半導体チップが不必要な電力を消費することを防止することができる。
【図面の簡単な説明】
【図1】実施の形態の半導体メモリモジュールにおいて、モジュール基板に搭載された複数のベアチップが一体的にモールド樹脂によりモールドされた状態を示す図である。
【図2】モジュール基板に搭載されたベアチップを説明するための図である。
【図3】モジュール基板に搭載されたベアチップおよびリペアチップの断面構造を説明するための図である。
【図4】モジュール基板に搭載されたベアチップの一部が不良品となったことを説明するための図である。
【図5】モジュール基板の裏面に搭載された良品チップを使用して半導体メモリモジュールをリペアすることを説明するための図である。
【図6】リペア前のモジュール基板の構成を説明するための図である。
【図7】リペア後のモジュール基板の構成を説明するための図である。
【図8】本実施の形態の半導体メモリモジュールにおいて、チップのうちの一部のバンクが不良となった場合に裏面に搭載されたパーシャル良品で半導体メモリモジュールがリペアされた状態を示す図である。
【図9】本実施の形態の半導体メモリモジュールで用いるベアチップ内部のメモリアレイバンクの構成を説明するための図である。
【図10】本実施の形態の半導体メモリモジュールで用いるベアチップまたはリペアチップの内部に若しくは外部にINB回路が設けられている状態を説明するための図である。
【図11】INB回路を説明するための図である。
【図12】ヒューズ回路を説明するための図である。
【図13】ヒューズ回路をより具体的に説明するための図である。
【図14】図13に示された回路に入力される信号と出力される信号の切換えのタイミングを説明するための図である。
【図15】本実施の形態の半導体メモリモジュールのベアチップまたはリペアチップに入力されるコマンドを説明するためのコマンドテーブルである。
【図16】バンクアドレスに入力される信号および出力端子A,B,C,D,Eそれぞれから出力される信号の切換えのタイミングを説明するためのタイミングチャートである。
【図17】/CS端子から入力される信号および出力端子E,F,G,H,I,Jから出力される信号の切換えのタイミングを説明するためのタイミングチャートである。
【図18】/CS端子、/RAS端子、/CAS端子、および/WE端子から入力される信号ならびに出力端子E,F,G,H,I,Jそれぞれから出力される信号の切換えの論理を説明するための論理チャートである。
【図19】従来の半導体メモリモジュールを上面側から見た構成を説明するための図である。
【図20】従来の半導体メモリモジュールの断面構成を説明するための図である。
【符号の説明】
1 ベアチップ、2 モジュール基板、3 リペアチップ、4 マウントアイランド、5 ボンディングワイヤ、6 チップボンディングパッド、7 配線パッド、8 モールド樹脂、10 リードフレーム、70,80 INB回路、90 ヒューズ回路、100 コマンド入力適否判別回路。
【発明の属する技術分野】
本発明は、半導体チップがモジュール基板に搭載された半導体メモリモジュールに関するものである。
【0002】
【従来の技術】
半導体記憶装置は、パーソナルコンピュータ、ワークステーションなどに利用されることが多い。また、近年のパーソナルコンピュータは、高速化、高密度化および高機能化しているため、半導体記憶装置はメモリ容量をさらに増大させることが必要とされている。また、低コストのメモリを多量に使う市場が拡大している。そのため、半導体記憶装置は、さらに一層の大容量化および低コスト化されることが求められている。
【0003】
前述のような半導体記憶装置の中でも、単位ビット当りのコスト面で有利であるため、パーソナルコンピュータ等へのDRAM(Dynamic Random Access Memory)の使用量が増加している。DRAMは、容量を増加させても、ウェハ径を大口径化することにより、単位ビット当りのコスト低減することができるため、頻繁に使用されている。
【0004】
しかしながら、DRAMにおいても、大容量化にともなったテスト時間およびテストコストの増大や、微細化加工技術の高度化に伴う開発費および高度な設備のための費用等が非常に大きくなっており、それらのコストを低減できるか否かが問題となっている。
【0005】
DRAMの入出力のビット構成は、通常、4ビット、8ビット、または、16ビットで、ビット数の種類の幅が狭いため、通常は、複数個のDRAMを1つのモジュールにしたものが一般的に使用されている。このように、DRAMなどの半導体記憶装置は、モジュール状態で使用されることが多い。
【0006】
図19および図20には、従来の半導体メモリモジュールの例が示されている。従来の半導体メモリモジュールは、プリント配線基板の両面に部品を搭載できる表面実装技術に対応したSOP(Small Outline Package)およびTSOP(Thin Small Outline Package)などのように、ベアチップ101、マウントアイランド104、ボンディングワイヤ105、リードフレーム110がモールド樹脂108にモールドされた単体チップ117をモジュール基板102上に搭載した構造になっている。
【0007】
また、メモリチップの高性能化および高機能化に伴い、メモリパッケージについては、小型化および薄型化を基本的な開発の流れとして開発が進められてきている。そして、メモリパッケージには、挿入方式が採用されていたが、近年では表面実装方式が採用されるというように、パッケージの形態が大きく変化してきている。
【0008】
現在では、挿入方式よりも表面実装方式が主流となり、さらなるパッケージの小型化および軽量化が強く求められている。現在のところ、半導体メモリモジュールを使用することで設計の簡略化および信頼性の向上ならびにコストダウンを図るようにしている。
【0009】
また、従来の半導体メモリモジュールの製造過程では、半導体メモリモジュールを製造した後のモジュールテストにおいて不良品チップが発生した場合にその不良がなくなるまでテストおよび不良品チップの交換を行なっている。
【0010】
【発明が解決しようとする課題】
上記従来の半導体メモリモジュールの製造過程では、不良が検出されたメモリチップの交換に多大な手間を要するという問題がある。さらに、高密度実装を容易に行なうことができる半導体メモリモジュールとして、COB(Chip On Board)化メモリモジュールがあるが、従来のCOB化モジュールでは、ベアチップをモールド封止した後に、不良であることが検出されたベアチップをリペアできないという問題がある。
【0011】
この問題に対して、本願の発明者らは、モールド樹脂によりチップをモールドした後にチップの不良が検出された場合にも、新たに良品チップを搭載することにより、複数のベアチップのうち不良となったベアチップ以外のベアチップを有効利用することができる半導体メモリモジュールを製造することを検討している。
【0012】
しかしながら、リペア用のチップを新たに搭載する場合、ベアチップの機能全てを代替するリペアチップを搭載することにより、半導体モジュールをリペアすると、ベアチップ内部に形成されている複数のバンクのうち一部のバンクのみが不良であることが検出された場合に、不良でない他のバンクの機能を不能にして、全てのバンクが良好に機能する新たなリペアチップをモジュール基板上に搭載する必要がある。このようなリペア方法では、不良であることが検出されたベアチップの複数のバンクのうちの不良でないバンクの機能を有効に利用することができない。
【0013】
本発明は、上述の問題に鑑みてなされたものであり、その目的は、ベアチップ内部に形成されている複数のバンクのうち一部のバンクが不良であることが検出された場合に、不良でない他のバンクの機能を有効に利用しながら、不良となったバンクの代替機能を果たすリペア用のチップを搭載してリペアすることが可能な半導体メモリモジュールを提供することである。
【0014】
【課題を解決するための手段】
本発明の半導体メモリモジュールは、モジュール基板と、該モジュール基板に搭載された半導体チップとを備えた半導体メモリモジュールである。
【0015】
また、本発明の半導体メモリモジュールは、半導体チップが、データを記憶可能な複数のバンクと、複数のバンクのうちいずれのバンクにデータを記憶させるかを特定可能なバンク特定信号が入力されるアドレス入力端子とを含んでいる。
【0016】
また、本発明の半導体メモリモジュールは、半導体チップの内部または外部に、バンク特定信号が入力されるとともに、バンク特定信号が入力されたときに、バンク特定信号により特定される特定バンクへ記憶される予定のデータを特定バンクへ入力させない特定バンク非活性状態にする態様か否を選択可能な特定バンク活性/非活性選択回路が設けられている。
【0017】
上記の構成によれば、特定バンク活性/非活性選択回路を有していることにより、不良となっているバンクを特定するバンク特定信号が入力された場合のみ半導体チップを非活性状態にすることができる。そのため、特定バンクの代わりに機能する代替用半導体チップをさらに搭載すれば、半導体チップのうち特定バンク以外のバンクを有効に利用しながら、半導体メモリモジュールをリペアすることができる。また、半導体チップは、非活性状態では、特定バンクへ記憶される予定のデータを半導体チップ内に入力させないため、半導体チップが不必要な電力を消費することを防止することができる。
【0018】
本発明の半導体メモリモジュールは、非活性状態となっている場合に、特定バンクへ記憶される予定のデータを、特定バンクの代わりに記憶する代替用半導体チップをさらに備えていてもよい。
【0019】
上記の構成によれば、代替用半導体チップがさらに備えられているため、代替用半導体装置が、不良となった特定バンクの代わりに機能する。それにより、半導体メモリモジュールは、必要とされる機能を得ることができる。
【0020】
本発明の半導体メモリモジュールは、代替用半導体チップが、複数のバンクを有し、複数のバンクのうち特定バンクの代わりに使用されるバンク以外のバンクに不良となっているバンクを含んでいてもよい。
【0021】
上記の構成によれば、半導体メモリモジュールをリペアするときに、代替用半導体チップとして、不良なバンクを含むことが検出された半導体チップを用いることができる。そのため、従来であれば廃棄されていた一部のバンクが不良な半導体チップ、すなわち、パーシャル良品を有効利用して半導体メモリモジュールをリペアすることができる。
【0022】
本発明の半導体メモリモジュールは、代替用半導体チップが、データを記憶可能な複数の代替チップバンクと、複数の代替チップバンクのうちいずれの代替チップバンクにデータを記憶させるかを特定可能な代替チップバンク特定信号が入力される代替チップアドレス入力端子とを含んでいる。また、代替用半導体チップは、代替用半導体チップの内部または外部に、代替チップバンク特定信号が入力されるとともに、代替チップバンク特定信号が入力されたときに、代替チップバンク特定信号により特定される特定代替チップバンクへ記憶される予定のデータを特定代替チップバンクへ入力させない特定代替チップバンク非活性状態にする態様か否かを選択可能な特定代替チップバンク活性/非活性選択回路が設けられていてもよい。
【0023】
本発明の半導体メモリモジュールは、特定バンク活性/非活性選択回路がヒューズの状態により特定バンク非活性状態にする態様か否かが選択されるものであってもよい。この構成によれば、ヒューズの状態を変化させることにより、特定バンク非活性状態にするか否かを簡単に選択することができる。
【0024】
本発明の半導体メモリモジュールは、複数のバンクへのデータの記憶を可能にするか否かを特定するチップセレクト信号が入力されるチップセレクト信号入力端子を備えている。また、特定バンク活性/非活性選択回路は、チップセレクト信号が複数のバンクへのデータの記憶を可能にする状態であるタイミングにおいて特定バンク非活性状態にする態様か否かが選択可能であってもよい。
【0025】
本発明の半導体メモリモジュールは、複数種類のコマンドが入力されコマンド入力回路であって、複数種類のコマンドのうち特定の種類のコマンドが入力された場合に、特定バンク活性/非活性選択回路が特定バンク非活性状態にする態様であるか否かに関わらず、半導体チップが特定の種類のコマンドにより特定される制御状態に制御されるようにする信号を出力する特定コマンド制御可能化回路とを備えている。
【0026】
上記の構成によれば、特定バンク活性/非活性選択回路が特定バンク非活性状態にする態様となっているか否かに関わらず、半導体チップに特定の種類のコマンドが入力された場合には、その特定種類のコマンドに基づいた制御状態に半導体チップが制御される。その結果、特定バンク非活性状態にすることに起因して、不良でない他のバンクの制御に不都合が生じることが防止される。
【0027】
【発明の実施の形態】
以下、図1〜図7を用いて、モールド樹脂によりベアチップを被覆した後においてリペア可能な本発明の実施の形態の半導体メモリモジュールを説明する。
【0028】
本実施の形態の半導体メモリモジュールは、モールドされたベアチップが不良であると検出された場合に、そのベアチップの代わりとなるリペアチップがモジュール基板に搭載されることにより、リペアされる。
【0029】
図1には、実施の形態の半導体メモリモジュールが示されている。図1に示すように、実施の形態の半導体メモリモジュールは、複数のベアチップ1がモジュール基板2の一方の主表面に直接マウントされ、モールド樹脂8により複数のベアチップ1が一体的にモールドされている。
【0030】
また、図2に示すように、ベアチップ1に設けられたボンディングパッド6とモジュール基板2に設けられた配線パッド7とがボンディングワイヤ5により接続されている。
【0031】
また、実施の形態の半導体メモリモジュールは、複数のベアチップ1のうちのいずれかのベアチップ1が不良であると検出された場合に、図3に示すように、ベアチップ1の代わりに用いられるリペアチップ3が、複数のベアチップ1が設けられている主表面の裏側に搭載可能な構造となっている。
【0032】
なお、本実施の形態の半導体メモリモジュールでは、モジュール基板2の一方の面(表面)にベアチップ1を搭載し、他方の面(裏面)にリペアチップ3を搭載した例を示したが、モジュール基板2を大きくすることができる場合には、モジュール基板の一方の面のみにベアチップおよびリペアチップの双方を搭載し、他方の面にはチップを搭載しないようにしてもよい。
【0033】
本実施の形態の半導体メモリモジュールでは、モジュール基板2の表面に搭載されたベアチップ1と、そのベアチップ1の代わりに用いられる、モジュール基板2の裏面に搭載されたリペアチップ3とが、共通の電気配線20を使用することになる。また、リペアチップ3がモジュール基板2の裏面に搭載された場合には、電気配線20は、図3に示すように、モジュール基板2を貫通するスルーホールを介して、表面に搭載された複数のベアチップ1と裏面の複数のリペアチップ搭載領域に搭載されるリペアチップ3との双方にそれぞれ電気的に接続されることになる。
【0034】
本実施の形態の半導体メモリモジュールの製造方法においては、図2に示すように、モジュール基板2に複数のベアチップ1を搭載した後、ボンディングワイヤ5によりベアチップ1に設けられたボンディングパッド6とモジュール基板2に設けられた配線パッド7とを電気的に接続する。その後、図3に示すように、複数のベアチップ1を一体的にモールド樹脂8によりモールドすることにより、半導体メモリモジュールを完成させる。また、完成した半導体メモリモジュールは、モジュール基板2の裏面に必要に応じて単体でモールドされたリペアチップ3をマウントできる構造になっている。
【0035】
そのため、システムテストなどの半導体メモリモジュールを製造した後の各種のテストにおいて、複数のベアチップ1のうちの特定のベアチップ1の複数のバンクのうちの特定のバンクに不良があることが検出された場合に、モジュール基板2の裏面にリペアチップ3を搭載して、特定のベアチップ1の不良となっている特定のバンクの代替機能をリペアチップ3が果たすようにすることにより、半導体メモリモジュールをリペアすることが可能となる。
【0036】
ただし、不良品であることが検出された特定のベアチップ1の特定のバンクの代替機能をリペアチップ3が果たすようにするには、不良品であることが検出されたベアチップ1の特定のバンクの動作を停止させる必要がある。そのため、本実施の形態の半導体メモリモジュールでは、ベアチップ1の特定のバンクが機能する活性状態と、ベアチップ1の特定のバンクが機能しない非活性状態とを制御することが必要となる。
【0037】
その結果、本実施の形態の半導体メモリモジュールでは、後述するINB(Input buffer)回路を用いて、特定のベアチップ1の特定のバンクの活性状態と非活性状態とが変更可能となっており、不良であることが検出された特定のベアチップ1の特定のバンクを非活性状態にすることにより、特定のバンク1の機能をリペアチップ3が果たすことが可能な状態にするようになっている。また、リペアチップ3は、INB回路の機能により、ベアチップ1の代替機能を果たすバンク以外のバンクが、その機能を停止する非活性状態にし得るように構成されている。
【0038】
なお、実施の形態の半導体メモリモジュールは、複数のベアチップ1がモジュール基板2にマウントされ、ベアチップ1のボンディングパッド6とモジュール基板2の配線パッド7とが電気的に接続された後、モールド樹脂8により一体的にモールドされている。そのため、半導体メモリモジュールの実装面積を小さくすることができる。
【0039】
図4および図5には、リペア後のモジュール基板の構成例が示されている。図4および図5に示すように、半導体メモリモジュールは、モジュール基板2の表面にはベアチップ1(D0〜D7)が搭載され、裏面にはリペア時に搭載されるリペアチップ3(D′0〜D′7)のためのリペアチップ搭載領域が設けられている。
【0040】
図6には、リペア前のベアチップ1(D0〜D7)が搭載されたモジュール基板2の表面および裏面のブロック図が示されている。図7には、リペア後のリペア時に使用されるモールドされた単体のリペアチップ3(D′0〜D′7)が搭載されたモジュール基板2の表面および裏面のブロック図が示されている。なお、ベアチップ1(D0〜D7)とリペアチップ3(D′0〜D′7)とは、それぞれ共通の電気配線20に接続されたデータ入出力端子DQ0〜DQ63を使用するものとする。なお、データ入出力端子DQ0〜DQ63は、他の回路やメモリに接続され、ベアチップ1(D0〜D7)またはリペアチップ3(D′0〜D′7)と他の回路やメモリとの間での電気信号の入出力のための端子である。
【0041】
図6に示すリペア前の半導体メモリモジュール構成では、リペアチップ3が搭載されていないため問題はないが、図7に示すリペア後の半導体メモリモジュールの構成では、ベアチップ1(D0)とリペアチップ3(D′0)とが共通の電気配線20に接続されたデータ入出力端子DQ0〜DQ63を使用するため、ベアチップ1(D0)およびリペアチップ3(D′0)のいずれもが動作する状態(活性状態)では、ベアチップ1(D0)およびリペアチップ3(D′0)それぞれの入出力信号が衝突して不具合が生じることになる。
【0042】
そこで、本実施の形態の半導体メモリモジュールでは、以下に説明するINB回路を用いて、前述の不都合を解消している。
【0043】
図8には、モジュール基板2の裏面に搭載されたリペアチップ3(チップAAおよびチップCC)としての2つのパーシャル良品が、モジュール基板2の表面に搭載された2つのベアチップ1(チップAおよびチップC)それぞれの不良となっている特定のバンクの代わりの機能を果たす半導体メモリモジュールの概略構成が示されている。なお、パーシャル良品とは、複数のバンクのすべてのバンクは良品ではなく、不良なバンクを含むが、複数のバンクのうちいずれかのバンクが良品である半導体チップを意味する。
【0044】
図8に示すように、本実施の形態の半導体メモリモジュールは、表面に搭載したベアチップ1(チップA)のBANK2とベアチップ1(チップC)のBANK1,2とが不良となっている。そのモジュール基板2の表面の不良となっているベアチップ1(チップA)のBANK2およびベアチップ1(チップC)のBANK1,2の機能を代替するために、本実施の形態の半導体メモリモジュールにおいては、モジュール基板2の裏面にBANK0,1,3が不良となっているがBANK2は正常に機能するリペアチップ3(チップAA)およびBANK0が不良となっているがBANK1,2,3は正常に機能するリペアチップ3(チップCC)が搭載されている。
【0045】
このように、本実施の形態の半導体メモリモジュールは、表面に搭載したベアチップ1の不良となっている特定のバンクの機能を代替するためのリペアチップ3が裏面に搭載されており、半導体メモリモジュールは全体としてすべてが良品であるかのように機能する。また、裏面に搭載されたチップは、従来においては、単体では良品として機能しないチップ、すなわち、部分的に良品が残っているが、全体としては不良品と認定されていたチップである。したがって、本実施の形態の半導体メモリモジュールによれば、従来であれば廃棄すべき不良品となっていた単体チップを有効に利用して、半導体メモリモジュールをリペアすることが可能となっている。
【0046】
図9には、図8において用いられたベアチップ1およびリペアチップ3のそれぞれの内部構成を説明するためのブロック図が示されている。なお、本実施の形態の半導体メモリモジュールでは、ベアチップ1(チップAまたはチップC)の内部構成とリペアチップ3(チップAAまたはチップCC)の内部構成とは同じものを用いる。
【0047】
図9に示すように、本実施の形態の半導体メモリモジュールで用いられるベアチップ1およびリペアチップ3のそれぞれは、バンクに記憶されるデータの入出力を行なうためのデータ入出力端子DQ0〜15と、バンク内のアドレスを指定するアドレス信号が入力されるアドレス入力端子A0〜A11とを備えている。
【0048】
また、ベアチップ1およびリペアチップ3のそれぞれは、4つのバンクのうちいずれのバンクにデータを記憶させるかを特定するバンクアドレス信号が入力されるバンクアドレス端子BA0,BA1と、クロック信号が入力されるマスタクロック端子CLKと、クロック信号の入力を許可するクロックイネーブル信号が入力されるクロックイネーブル端子CKEとを備えている。
【0049】
また、ベアチップ1およびリペアチップ3のそれぞれは、ベアチップ1およびリペアチップ3のそれぞれに対してデータを記憶させることを指示するチップセレクト信号が入力される/CS(チップセレクト)端子を備えている。また、ベアチップ1およびリペアチップ3のそれぞれは、行アドレスストローブ端子/RASと、列アドレスストローブ端子/CASと、ライトイネーブル端子/WEとを備え、この3つの端子を用いて複数種類のコマンドが入力されるようになっている。また、ベアチップ1およびリペアチップ3のそれぞれは、出力ディスエーブル/ライトマスク端子DQM(U/L)が設けられている。
【0050】
また、ベアチップ1およびリペアチップ3のそれぞれは、電源端子VDDと、出力用電源端子VDDQと、接地端子VSSと、出力用接地端子VSSQと、ベアチップ1内部に設けられたヒューズを切断するための過大電流が入力されるヒューズ切断電流入力端子Kとが設けられている。
【0051】
また、ベアチップ1およびリペアチップ3のそれぞれの内部には、4つのメモリアレイバンク♯0〜♯3と、モードレジスタと、外部信号が入力されてその外部信号に基づいてメモリバンクへのデータの書き込みを制御する制御回路10と、アドレス端子からアドレス信号が入力されるアドレスバッファと、/RAS端子、/CAS端子および/WE端子等から制御信号(コマンド)が入力される制御バッファと、CLK端子およびCKE端子からクロック信号に関連する信号が入力されるクロックバッファとが設けられている。
【0052】
図10は、本実施の形態の半導体メモリモジュールにおいて用いられるINB回路が示されている。INB回路は、ベアチップ1およびリペアチップ3のそれぞれの内部に設けられたINB回路70と、ベアチップ1およびリペアチップ3のそれぞれの外部であって、モジュール基板2の表面または裏面に設けられたINB回路80とがある。
【0053】
本実施の形態の半導体メモリモジュールは、ベアチップ1(チップAおよびチップC)ならびにペアチップ3(チップAAおよびチップCC)それぞれの内部に存在する4つのバンク0〜3のいずれかが不良であった場合に、INB回路70,80の機能により、その不良である特定のバンクに対しデータが入力されないようにすることが可能となっている。
【0054】
なお、リペアチップ3の複数のバンクのなかには、良好に機能するバンクであっても、その良好に機能するリペアチップ3のバンクに対応するベアチップ1のバンクが良好に機能する場合には、INB回路70,80により非活性状態に制御されるバンクが含まれている場合もある。すなわち、本実施の形態の半導体メモリモジュールは、INB回路70,80の機能により、リペアチップ3の複数のバンクのうち良好に機能するバンクではあるが、ベアチップ1の代替用に用いられないバンクに対してもデータが入力されないようにすることが可能となっている。したがって、本実施の形態の半導体メモリモジュールは、リペアチップ3の複数のバンクのうち良好に機能するバンクが、ベアチップ1の複数のバンクのうちの良好に機能するバンクの機能を阻害することがないように設定することが可能となっている。
【0055】
また、INB回路70,80内部には、図11に示すように、レーザトリミングにより切断されるヒューズを有するヒューズ回路90が設けられている。このヒューズ回路90を用いて、ベアチップ1またはリペアチップ3内の4つのバンクのうちの特定のバンクの活性状態と非活性状態とが変更可能となっている。なお、活性状態とは、特定のバンクに記憶される予定のデータを特定のバンクへ入力させる状態をいい、非活性状態とは、特定のバンクに記憶される予定のデータを特定のバンクへ入力させない状態をいう。
【0056】
図11には、INB回路の内部構成が示されている。図11に示すように、/CS信号が入力される入力バッファ回路の出力端子がインバータ回路30の入力端子に接続されている。また、インバータ回路30の出力端子Fには、NAND回路40の一方の入力端子が接続されている。また、バンクアドレス端子BA0とバンクアドレス端子BA1とがそれぞれ入力バッファ回路を介して、切断ヒューズ選択回路に接続されている。この切断ヒューズ選択回路は、4つのAND回路61〜64を含んでいる。
【0057】
また、AND回路61の2つの入力端子には、バンクアドレス端子BA0に入力された信号とバンクアドレス端子BA1に入力された信号とが、それぞれそのままの状態で入力される。また、AND回路62の2つの入力端子には、バンクアドレス端子BA0に入力された信号が反転して入力されるが、バンクアドレス端子BA1に入力された信号はそのままの状態で入力される。
【0058】
また、AND回路63の2つの入力端子には、バンクアドレス端子BA1に入力された信号が反転して入力されるが、バンクアドレス端子BA0に入力された信号はそのままの状態で入力される。また、AND回路64の2つの入力端子には、バンクアドレス端子BA0に入力された信号およびバンクアドレス端子BA1に入力された信号とが、それぞれ反転して入力される。
【0059】
また、AND回路61〜64それぞれの出力端子を、出力端子D、出力端子C、出力端子B、出力端子Aとした場合、出力端子A〜Dそれぞれがヒューズ回路90の4つの入力端子それぞれに接続されている。
【0060】
また、ヒューズ回路90の出力端子Eは、NAND回路40の一方の入力端子に接続され、ヒューズ回路90の出力端子Eから出力された信号が、そのままの状態でNAND回路40の一方の入力端子からNAND回路40に入力される。
また、NAND回路40の出力端子Gから出力された信号がOR回路50の一方の入力端子に反転して入力されるように、NAND回路40の出力端子GとOR回路50の一方の入力端子との間にインバータ回路45が接続されている。
【0061】
また、/RAS端子、/CAS端子、および、/WE端子それぞれに入力された信号が、コマンド入力適否判別回路100を経て、出力端子HからNAND回路35の一方の入力端子に入力されるように、コマンド入力適否判別回路100の出力端子HとNAND回路35の一方の入力端子とが接続されている。
【0062】
また、インバータ回路30の出力端子FがNAND回路35の他方の入力端子に接続されている。またさらに、NAND回路35の出力端子IがOR回路50の他方の入力端子に接続されている。
【0063】
出力端子Fから出力された信号および出力端子Hから出力された信号それぞれはそのままの状態でNAND回路35の一方および他方の入力端子それぞれに入力される。また、出力端子Iから出力された信号は、反転された状態でOR回路50に入力される。
【0064】
したがって、コマンド入力適否判別回路100の出力端子Hから出力される信号およびヒューズ回路90の出力端子Eから出力される信号のいずれか一方の信号が、ベアチップ1またはリペアチップ3を活性状態にすることを指示する活性状態指示信号であれば、ベアチップ1またはリペアチップ3は活性状態になる。
【0065】
そのため、ヒューズ回路90の出力端子Eが、ベアチップ1またはリペアチップ3を非活性状態にすることを指示する信号を出力している場合であっても、コマンド入力適否判別回路100の出力端子Hから活性状態指示信号が出力されているタイミングにおいては、ベアチップ1またはリペアチップ3は、外部から送信されてきたコマンドを内部へ入力させて、その入力されたコマンドにより特定される制御状態に制御される。
【0066】
また、図12に示すように、ヒューズ回路90の内部では、図11で示したAND回路61〜64の出力端子A、出力端子B、出力端子C、出力端子Dそれぞれが、トランジスタ93,94,95,96のゲート電極に接続されており、トランジスタ93,94,95,96のソース/ドレイン電極側それぞれには、ヒューズ93a,94a,95a,96aが接続されている。
【0067】
また、ヒューズ回路90には、スペアイネーブル端子SEがトランジスタ97のゲート電極に接続されており、トランジスタ97のソース/ドレイン電極にもヒューズ97aが接続されている。
【0068】
なお、トランジスタ93,94,95,96,97それぞれは、ゲート電極に電流が流れてきたとき、すなわち、ゲート電極が「H」の状態になったときにON、すなわち、ソース電極とドレイン電極とが導通するトランジスタである。
【0069】
ヒューズ93a,94a,95a,96a,97aは、モジュール基板2の上に複数のベアチップ1を搭載した後、モールド樹脂8を塗布する前に、切断されるか否かが決定されるヒューズである。
【0070】
本実施の形態の半導体メモリモジュールの製造過程では、複数のベアチップ1それぞれの複数のバンクのうちいずれかのバンクに不良があるか否かの検査を行なう。その検査により不良が検出されなかったバンク以外の良好なバンクのみが使用可能となるように、レーザトリミングによりヒューズ93a,94a,95a,96a,97aのうちから選択されたヒューズが切断される。
【0071】
したがって、不良が検出されなかったバンクに対応するヒューズは切断され、不良が検出されたバンクに対応するヒューズは、切断されない状態のまま残存することになる。
【0072】
なお、図12に示すように、ゲート電極がスペアイネーブル端子SEに接続されたトランジスタ97のソース/ドレイン電極に接続されたヒューズ97aが切断されていなければ、スペアイネーブル端子SEからの信号の入力により、トランジスタ97をONさせて、プリチャージ回路99から送信されてきた電流を接地電極97bに流すことができる。
【0073】
そのため、ヒューズ回路90においてヒューズ93a,94a,95a,96aが全て切断されている場合であっても、ヒューズ97aが切断されていなければ、スペアイネーブル端子SEから所定の信号を入力することにより、ベアチップ1またはリペアチップ3へデータを入力させない非活性状態にすることが可能である。したがって、半導体メモリモジュールを使用するときには、ヒューズ93a,94a,95a,96aのうち、半導体メモリモジュールにおいて使用するバンクに対応するヒューズを切断するとともに、スペアイネーブル端子SEに対応するヒューズ97aを切断する必要がある。
【0074】
また、トランジスタ93,94,95,96,97のヒューズ93a,94a,95a,96a,97aが接続されているソース/ドレイン電極は、プリチャージ回路99に接続されている。
【0075】
このヒューズ回路90においては、トランジスタ93,94,95,96,97のうちのいずれかのトランジスタがONであり、かつ、ヒューズ93a,94a,95a,96a,97aのうちONとなっているトランジスタのソース/ドレイン電極に接続されたヒューズが切断されていない場合には、プリチャージ回路99から流れてきた電流は、2つのインバータ回路91,92には至らず、接地電極93b,94b,95b,96b,96b,97bに流れる。
【0076】
しかしながら、トランジスタ93,94,95,96,97のうちのいずれかトランジスタがONであっても、ヒューズ93a,94a,95a,96a,97aのうちONとなっているトランジスタのソース/ドレイン電極に接続されたヒューズが切断されている場合には、プリチャージ回路99から出力されてきた信号が、2つのインバータ回路91,92を経て図11に示す出力端子Eから出力される。
【0077】
言いかえれば、ヒューズ93a,94a,95a,96a,97aのうちいずれかのヒューズが切断された状態となっているときには、トランジスタ93,94,95,96,97のうち切断されたヒューズがソース/ドレイン電極に接続されたトランジスタがONとなっているか否かに関わらず、プリチャージ回路99から出力されてきた信号がそのままの状態で出力端子Eから出力される。
【0078】
したがって、切断されているヒューズがある場合には、ヒューズ93a,94a,95a,96aのうち切断されたヒューズがソース/ドレイン電極に接続されたトランジスタのゲート電極に信号が入力されても、NAND回路40に出力される信号は変化しない。言いかえれば、入力されたバンクアドレスが、ヒューズが切断されたトランジスタに対応するバンクアドレスであった場合には、プリチャージ回路99からの出力がそのままNAND回路40の他方の入力端子へ出力される。
【0079】
その結果、1つのベアチップ1またはリペアチップ3のうち使用したいバンクに対応するヒューズを切断しておけば、そのバンクのバンクアドレスを指定する信号が入力されてそのヒューズがソース/ドレイン電極に接続されたトランジスタのゲート電極にトランジスタを導通させる信号の入力があっても、プリチャージ回路99から出力される信号がそのままの状態で出力される。そのため、その切断されたヒューズに対応するバンクへデータを入力させることを指示する信号がNAND回路40の出力端子Gから出力される。
【0080】
逆に、1つのベアチップ1またはリペアチップ3のうち使用しないバンクに対応するヒューズは切断されていないので、そのバンクのバンクアドレスを指定する信号が入力されて、そのヒューズがソース/ドレイン電極に接続されたトランジスタのゲート電極にトランジスタを導通させる信号の入力があった場合には、プリチャージ回路99から出力される電流が接地電極93b,94b,95b,96b,97bのうちバンクアドレスに対応する接地電極へ流れ、図11に示すNAND回路40の他方の入力端子へは流れない。そのため、その入力されたバンクアドレスに対応するバンクへデータを入力させないことを指示する信号がNAND回路40の出力端子Gから出力される。
【0081】
図13には、前述のヒューズ回路の一部のみを概念的に取出した回路図が示されている。図13には、出力端子Aが接続されたゲート電極を有するトランジスタ93の周辺の構成が示されている。なお、図13に示す回路図では、ヒューズ93aが、本実施の形態の半導体モジュールで使用するレーザトリミングヒューズではなく、アルミニウムヒューズとなっており、ヒューズ切断電流入力端子Kから過大な電流が入力されることにより、アルミニウムが破断される構成のヒューズ回路となっている。
【0082】
このように、レーザトリミングヒューズではなく、ヒューズ切断電流入力端子Kとアルミニウムからなるヒューズとを備えるようにしておけば、ベアチップ1またはリペアチップ3を構成する内部のチップがモールド樹脂により被覆された後において、検査により不良となるバンクがあることが検出された場合であっても、活性状態にするバンクと非活性状態にするバンクとを選択することが可能となる。
【0083】
また、図14には、図13に示すヒューズ回路90の動作を説明するためタイミングチャートが示されている。図13に示すヒューズ回路90において、プリチャージ回路99から送信されてきた信号/PCの状態が「L」になると、電源端子VDDからの電流によりトランジスタ98がONして、ノードN1および出力端子Eから出力される信号の状態は、「H」になる。ただし、このときトランジスタ93はオンしていない状態である。
【0084】
また、前述の状態で、出力端子Aに信号の入力がありトランジスタ93がONした場合でも、ヒューズ93aが切断されていれば、電源端子VDDからノードN1(出力端子E)に入力された信号がそのままの状態で出力される。また、出力端子Aに信号の入力がありトランジスタ93がONした場合、ヒューズ93aが切断されていなければ、出力端子Eは、接地電位「L」の状態の信号を出力する。
【0085】
したがって、ヒューズ93aが切断されている場合、出力端子Aから出力される信号の状態に関係なく、電源端子VDDから送信されてきた信号がそのままの状態で出力端子Eから出力される。すなわち、ヒューズ93aが切断されている場合、外部から送信されてきたデータをバンクに入力させることを指示する信号が出力端子Eから出力される。また、ヒューズ93aが切断されていない場合、トランジスタ93のゲート電極への信号の入力があるか否かにより、出力端子Eから出力される信号は、外部から送信されてきたデータをバンクに入力させることを指示する信号を出力するか否かが選択される。
【0086】
図15には、本実施の形態のベアチップ1およびリペアチップ3のそれぞれの各端子に入力される複数種類のコマンドを説明するためのコマンドテーブルが示されている。
【0087】
このコマンドテーブルに記載された複数種類のコマンドのうち特定のコマンドは、ベアチップ1およびリペアチップ3のそれぞれがいかなる状態であっても、常に、ベアチップ1およびリペアチップ3のそれぞれに入力される必要がある。
【0088】
すなわち、特定のコマンドは、4つのバンクのうちいずれかのバンクに不良が検出され、その不良が検出されたバンクが非活性状態となるように、その不良が検出されたバンクに対応するヒューズが切断されずに残存しいる状態で、そのヒューズに対応するバンクアドレスを特定する信号が、ベアチップ1およびリペアチップ3のそれぞれに入力されているタイミングであっても、ベアチップ1およびリペアチップ3のそれぞれに入力される必要がある。
【0089】
より簡単に説明すれば、前述の特定のコマンドは、非活性状態となっているバンクを指定するバンクアドレスを特定する信号がバンクアドレス端子BA0,BA1に入力されているタイミングであっても、ベアチップ1およびリペアチップ3のそれぞれに入力される必要がある。言いかえれば、特定のコマンドは、バンクアドレスBA<0,1>がいかなる値であっても、/CS端子から出力される信号の状態がベアチップ1またはリペアチップ3を活性化させる状態である必要があるコマンドである。
【0090】
その特定のコマンドは、図15に示す(2)ノンオペレーション、(5)プリチャージオールバンクス、(10)オートリフレッシュ、(11)セルフリフレッシュエントリ、(12)セルフリフレッシュイグジット、(13)モードレジスタセットのコマンドである。
【0091】
前述の特定のコマンドが、ベアチップ1またはリペアチップ3に入力された場合には、図11に示すコマンド入力適否判別回路100の出力端子Hから出力される信号が、前述のコマンドをベアチップ1またはリペアチップ3内へ入力するように指示する信号となる。その結果、出力端子Iからは、コマンドをベアチップ1またはリペアチップ3内へ入力するように指示する信号が、図9に示す制御回路10内部に出力される。
【0092】
図16に示すタイミングチャートには、前述の/CS端子、BA0端子、BA1端子、出力端子A、出力端子B、出力端子C、出力端子D、および出力端子Eそれぞれから出力される信号の切換えのタイミングが示されている。
【0093】
なお、図16において、EA、EB、EC、EDにより示されるタイミングチャートには、出力端子A、出力端子B、出力端子C、および出力端子Dのうちの1つの出力端子に対応するヒューズのみが切断されていない状態を想定したときの、出力端子Eから出力される信号の切換えのタイミングが示されている。
【0094】
また、図17に示すタイミングチャートには、出力端子E、/CS端子、出力端子F、出力端子G、出力端子H、出力端子Iおよび出力端子Jそれぞれから出力される信号の切換えのタイミングが示されている。
【0095】
図16に示すように、バンクアドレス端子BA0,BA1に入力される信号の組合せは、(L,L)、(H,L)、(L,H)、(H,H)の4つである。その4つの組み合わせのうちから選択された1の組合せによりバンクアドレスが特定される。バンクアドレスを特定するバンクアドレス信号がバンクアドレス端子BA0,BA1に入力されると、出力端子A,B,C,Dのうちの特定されたバンクアドレスに対応する出力端子から出力される信号の状態が変化する(「L」→「H」)。
【0096】
また、その特定されたバンクアドレスに対応するヒューズが切断されていない場合には、その特定されたバンクアドレスに対応する出力端子A〜Dから出力される信号の状態の変化(「L」→「H」)に伴って、出力端子Eから出力される信号の状態が変化する(「H」→「L」)。
【0097】
これは、バンクアドレスに対応するヒューズが切断されておらず、バンクアドレスを指定する信号の入力にともなって、図11〜図13に示すヒューズ回路90内のバンクアドレスに対応するトランジスタがONとなっためである。
【0098】
また、図17に示すように、出力端子Eから出力される信号の状態が「L」となっているタイミングにおいては、図11に示すNAND回路40の出力端子Gからは、「H」の状態の信号が出力されるとともに、図11に示すインバータ回路45の出力端子/Gからは、「L」の状態の信号が出力される。そのため、前述したコマンド入力適否判別回路100の出力端子Hから出力される信号が「L」であれば、出力端子Iからは「H」の状態の信号が出力されるため、OR回路50の出力端子Jからは、「L」の状態の信号が出力される。
【0099】
その結果、そのバンクアドレスを特定する信号が入力されているタイミングにおいては、ベアチップ1またはリペアチップ3は、外部から送信されてきたデータをバンクへ入力させない非活性状態になる。
【0100】
なお、ヒューズ93a,94a,95a,96aの全てのヒューズが切断され、かつ、ヒューズ97aが切断されている場合においては、すなわち、ベアチップ1またはリペアチップ3の全てのバンクが正常に機能する場合においては、出力端子Eから出力される信号は、常に「H」の状態となる。その結果、/CS端子から入力される信号が「L」であれば、すなわち、その/CS端子を有するベアチップ1またはリペアチップ3を使用することが選択されていれば、OR回路50の出力端子Jから出力される信号は、常に、「H」の状態となる。それにより、バンクアドレスを指定する信号が入力されれば、常に、そのバンクアドレスに対応するバンクに外部から送信されてきたデータが記憶される。
【0101】
また、図18に示す論理チャートには、出力端子E、/CS端子、/RAS端子、/CAS端子、/WE端子、および出力端子F,G,H,I,Jそれぞれから出力される信号の切換えの論理が示されている。
【0102】
図18から分かるように、図15に示す特定のコマンドのうち(2)ノンオペレーション、(5)プリチャージオールバンクス、(10)オートリフレッシュ、(11)セルフリフレッシュエントリ、(12)セルフリフレッシュイグジット、および(13)モードレジスタセットにより示されるコマンドがコマンド入力適否判別回路100に入力されている場合には、すなわち、/RAS端子、/CAS端子および/WE端子の3つの端子に、(H,H,H)(L,H,L)(L,L,H)(H,H,H)(L,L,L)の組合せのうちのいずれかの組合せのコマンドが入力された場合には、出力端子Hから出力される信号は、「H」の状態になる。その結果、/CS端子から出力される信号が「L」の状態となっており、かつ、出力端子Eから出力される信号が「L」の状態となっている場合であっても、OR回路50の出力端子Jから出力される信号は、「H」の状態となる。
【0103】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0104】
【発明の効果】
本発明の半導体メモリモジュールによれば、特定バンク活性/非活性選択回路を有していることにより、特定バンクを特定するバンク特定信号が入力された場合のみに半導体チップを非活性状態にすることができる。そのため、特定バンクの代わりに機能する代替用半導体チップをさらに搭載すれば、半導体チップのうち特定バンク以外のバンクを有効に利用しながら、半導体メモリモジュールをリペアすることができる。また、半導体チップは、非活性状態では、バンク特定信号により特定される特定バンクへ記憶される予定のデータを半導体チップ内に入力させないため、半導体チップが不必要な電力を消費することを防止することができる。
【図面の簡単な説明】
【図1】実施の形態の半導体メモリモジュールにおいて、モジュール基板に搭載された複数のベアチップが一体的にモールド樹脂によりモールドされた状態を示す図である。
【図2】モジュール基板に搭載されたベアチップを説明するための図である。
【図3】モジュール基板に搭載されたベアチップおよびリペアチップの断面構造を説明するための図である。
【図4】モジュール基板に搭載されたベアチップの一部が不良品となったことを説明するための図である。
【図5】モジュール基板の裏面に搭載された良品チップを使用して半導体メモリモジュールをリペアすることを説明するための図である。
【図6】リペア前のモジュール基板の構成を説明するための図である。
【図7】リペア後のモジュール基板の構成を説明するための図である。
【図8】本実施の形態の半導体メモリモジュールにおいて、チップのうちの一部のバンクが不良となった場合に裏面に搭載されたパーシャル良品で半導体メモリモジュールがリペアされた状態を示す図である。
【図9】本実施の形態の半導体メモリモジュールで用いるベアチップ内部のメモリアレイバンクの構成を説明するための図である。
【図10】本実施の形態の半導体メモリモジュールで用いるベアチップまたはリペアチップの内部に若しくは外部にINB回路が設けられている状態を説明するための図である。
【図11】INB回路を説明するための図である。
【図12】ヒューズ回路を説明するための図である。
【図13】ヒューズ回路をより具体的に説明するための図である。
【図14】図13に示された回路に入力される信号と出力される信号の切換えのタイミングを説明するための図である。
【図15】本実施の形態の半導体メモリモジュールのベアチップまたはリペアチップに入力されるコマンドを説明するためのコマンドテーブルである。
【図16】バンクアドレスに入力される信号および出力端子A,B,C,D,Eそれぞれから出力される信号の切換えのタイミングを説明するためのタイミングチャートである。
【図17】/CS端子から入力される信号および出力端子E,F,G,H,I,Jから出力される信号の切換えのタイミングを説明するためのタイミングチャートである。
【図18】/CS端子、/RAS端子、/CAS端子、および/WE端子から入力される信号ならびに出力端子E,F,G,H,I,Jそれぞれから出力される信号の切換えの論理を説明するための論理チャートである。
【図19】従来の半導体メモリモジュールを上面側から見た構成を説明するための図である。
【図20】従来の半導体メモリモジュールの断面構成を説明するための図である。
【符号の説明】
1 ベアチップ、2 モジュール基板、3 リペアチップ、4 マウントアイランド、5 ボンディングワイヤ、6 チップボンディングパッド、7 配線パッド、8 モールド樹脂、10 リードフレーム、70,80 INB回路、90 ヒューズ回路、100 コマンド入力適否判別回路。
Claims (7)
- モジュール基板と、該モジュール基板に搭載された半導体チップとを備えた半導体メモリモジュールであって、
前記半導体チップは、
データを記憶可能な複数のバンクと、
該複数のバンクのうちいずれのバンクにデータを記憶させるかを特定可能なバンク特定信号が入力されるアドレス入力端子とを含み、
前記半導体チップの内部または外部に、前記バンク特定信号が入力されるとともに、該バンク特定信号が入力されたときに、該バンク特定信号により特定される特定バンクへ記憶される予定のデータを該特定バンクへ入力させない特定バンク非活性状態にする態様か否を選択可能な特定バンク活性/非活性選択回路が設けられた、半導体メモリモジュール。 - 前記非活性状態となっている場合に、前記特定バンクへ記憶される予定のデータを、該特定バンクの代わりに記憶する代替用半導体チップをさらに備えた、請求項1に記載の半導体メモリモジュール。
- 前記代替用半導体チップは、複数のバンクを有し、
該複数のバンクのうち前記特定バンクの代わりに使用されるバンク以外のバンクに不良となっているバンクを含む、請求項2に記載の半導体メモリモジュール。 - 前記代替用半導体チップは、
データを記憶可能な複数の代替チップバンクと、
該複数の代替チップバンクのうちいずれの代替チップバンクにデータを記憶させるかを特定可能な代替チップバンク特定信号が入力される代替チップアドレス入力端子とを含み、
前記代替用半導体チップの内部または外部に、前記代替チップバンク特定信号が入力されるとともに、該代替チップバンク特定信号が入力されたときに、該代替チップバンク特定信号により特定される特定代替チップバンクへ記憶される予定のデータを該特定代替チップバンクへ入力させない特定代替チップバンク非活性状態にする態様か否かを選択可能な特定代替チップバンク活性/非活性選択回路が設けられた、請求項2または3に記載の半導体メモリモジュール。 - 前記特定バンク活性/非活性選択回路は、ヒューズの状態により前記特定バンク非活性状態にする態様か否かが選択される、請求項1〜4のいずれかに記載の半導体メモリモジュール。
- 前記複数のバンクへのデータの記憶を可能にするか否かを特定するチップセレクト信号が入力されるチップセレクト信号入力端子を備え、
前記特定バンク活性/非活性選択回路は、前記チップセレクト信号が前記複数のバンクへのデータの記憶を可能にする状態であるタイミングにおいて前記特定バンク非活性状態にする態様か否かが選択可能である、請求項1〜5のいずれかに記載の半導体メモリモジュール。 - 複数種類のコマンドが入力されるコマンド入力回路であって、該複数種類のコマンドのうち特定の種類のコマンドが入力された場合に、前記特定バンク活性/非活性選択回路が前記特定バンク非活性状態にする態様となっているか否かに関わらず、前記半導体チップが前記特定の種類のコマンドにより特定される制御状態に制御されるようにする信号を出力する特定コマンド制御可能化回路とを備えた、請求項1〜6のいずれかに記載の半導体メモリモジュール。
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Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |