KR20030088857A - 반도체 메모리 모듈 - Google Patents

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KR20030088857A
KR20030088857A KR10-2003-0023596A KR20030023596A KR20030088857A KR 20030088857 A KR20030088857 A KR 20030088857A KR 20030023596 A KR20030023596 A KR 20030023596A KR 20030088857 A KR20030088857 A KR 20030088857A
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semiconductor memory
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츠지노미츠노리
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미쓰비시덴키 가부시키가이샤
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Abstract

모듈 기판(2)의 표면의 불량으로 되어 있는 베어 칩(1)(칩 A)의 뱅크 2 및 베어 칩(1)(칩 C)의 뱅크 1, 2의 기능을 대체하기 위해서, 모듈 기판(2)의 이면에 뱅크 0, 1, 3이 불량으로 되어 있지만 뱅크 2는 정상으로 기능하는 리페어 칩(3)(칩 AA) 및 뱅크 0이 불량으로 되어 있지만 뱅크 1, 2, 3은 정상으로 기능하는 리페어 칩(3)(칩 CC)을 탑재하고, 이에 따라, 불량이 아닌 다른 뱅크의 기능을 유효하게 이용하면서, 불량으로 된 뱅크의 대체 기능을 하는 칩을 탑재하여 리페어할 수 있는 반도체 메모리 모듈이 얻어진다.

Description

반도체 메모리 모듈{SEMICONDUCTOR MEMORY MODULE}
본 발명은 반도체 칩이 모듈 기판에 탑재된 반도체 메모리 모듈에 관한 것이다.
반도체 기억 장치는 퍼스널 컴퓨터, 워크스테이션 등에 이용되는 것이 많다. 또한, 최근의 퍼스널 컴퓨터는 고속화, 고밀도화 및 고기능화되어 있기 때문에, 반도체 기억 장치는 메모리 용량을 더 증대시키는 것이 필요로 되고 있다. 또한, 저비용의 메모리를 다량으로 사용하는 시장이 확대되고 있다. 그 때문에, 반도체 기억 장치는 한층 더 대용량화 및 저비용화되는 것이 요청되고 있다.
상술한 바와 같은 반도체 기억 장치 중에서도, 단위 비트당 비용면에서 유리하기 때문에, 퍼스널 컴퓨터 등에의 DRAM(Dynamic Random Access Memory)의 사용량이 증가하고 있다. DRAM은 용량을 증가시켜도 웨이퍼 직경을 증가시키는 것에 의해, 단위 비트당 비용을 저감할 수 있기 때문에 빈번히 사용되고 있다.
그러나, DRAM에서도, 대용량화에 동반한 테스트 시간 및 테스트 비용의 증대나, 미세화 가공 기술의 고도화에 따르는 개발비 및 고도의 설비를 위한 비용 등이 매우 커지고 있고, 그들 비용을 저감할 수 있는지 여부가 문제로 되고 있다.
DRAM의 입출력 비트 구성은 통상, 4 비트, 8 비트, 또는, 16 비트로, 비트수 종류의 폭이 좁기 때문에 통상은 복수개의 DRAM을 하나의 모듈로 한 것이 일반적으로 사용되고 있다. 이와 같이, DRAM 등의 반도체 기억 장치는 모듈 상태로 사용되는 것이 많다.
도 19 및 도 20에는, 종래의 반도체 메모리 모듈의 예가 나타내어지고 있다. 종래의 반도체 메모리 모듈은, 인쇄 배선 기판의 양면에 부품을 탑재할 수 있는 표면 실장 기술에 대응한 S0P(Small Outline Package) 및 TSOP(Thin Small Outline Package) 등과 같이, 베어 칩(101), 실장 섬(104), 본딩 와이어(105), 리드 프레임(110)이 몰드 수지(108)에 몰드된 단체 칩(117)을 모듈 기판(102) 상에 탑재한 구조로 되어 있다.
또한, 메모리 칩의 고성능화 및 고기능화에 따른 메모리 패키지에 대해서는 소형화 및 박형화를 기본적인 개발의 흐름으로 하여 개발이 진행되어 왔다. 그리고, 메모리 패키지에는 삽입 방식이 채용되고 있지만, 최근에는 표면 실장 방식이 채용되는 것과 같이 패키지의 형태가 크게 변화되어 왔다.
현재는 삽입 방식보다도 표면 실장 방식이 주류로 되어, 한층 더 패키지의소형화 및 경량화가 강력히 요구되고 있다. 현재 시점에서, 반도체 메모리 모듈을 사용하는 것으로 설계의 간략화 및 신뢰성의 향상 및 비용 절감을 도모하도록 하고 있다.
또한, 종래의 반도체 메모리 모듈의 제조 과정에서는, 반도체 메모리 모듈을 제조한 후의 모듈 테스트에 있어서 불량품 칩이 발생한 경우에 그 불량이 없어질 때까지 테스트 및 불량품 칩의 교환을 실행하고 있다.
상기 종래의 반도체 메모리 모듈의 제조 과정에서는, 불량이 검출된 메모리 칩의 교환에 막대한 시간이 필요하다고 하는 문제가 있다. 또한, 고밀도 실장을 용이하게 행할 수 있는 반도체 메모리 모듈로서, COB(Chip On Board)화 메모리 모듈이 있지만, 종래의 COB화 모듈에서는, 베어 칩을 몰드 봉지한 후에 불량인 것이 검출된 베어 칩을 리페어할 수 없다고 하는 문제가 있다.
이 문제에 대하여, 본원의 발명자는, 몰드 수지에 의해 칩을 몰드한 후에 칩의 불량이 검출된 경우에도, 새롭게 양품 칩을 탑재하는 것에 의해 복수의 베어 칩 중 불량으로 된 베어 칩 이외의 베어 칩을 유효하게 이용할 수 있는 반도체 메모리 모듈을 제조하는 것을 검토하고 있다.
그러나, 리페어용 칩을 새롭게 탑재하는 경우, 베어 칩의 기능 모두를 대체하는 리페어 칩을 탑재하는 것에 의해 반도체 모듈을 리페어하면, 베어 칩 내부에 형성되어 있는 복수의 뱅크 중 일부의 뱅크만이 불량인 것이 검출된 경우에 불량이아닌 다른 뱅크의 기능을 불능으로 하고, 모든 뱅크가 양호하게 기능하는 새로운 리페어 칩을 모듈 기판 상에 탑재해야 한다. 이러한 리페어 방법에서는, 불량인 것이 검출된 베어 칩의 복수의 뱅크 중 불량이 아닌 뱅크의 기능을 유효하게 이용할 수가 없다.
본 발명의 목적은, 베어 칩 내부에 형성되어 있는 복수의 뱅크 중 일부의 뱅크가 불량인 것이 검출된 경우에, 불량이 아닌 다른 뱅크의 기능을 유효하게 이용하면서, 불량으로 된 뱅크의 대체 기능을 하는 리페어용 칩을 탑재하여 리페어할 수 있는 반도체 메모리 모듈을 제공하는 것이다.
도 1은 실시예의 반도체 메모리 모듈에 있어서, 모듈 기판에 탑재된 복수의 베어 칩이 일체적으로 몰드 수지에 의해 몰드된 상태를 도시하는 도면,
도 2는 모듈 기판에 탑재된 베어 칩을 설명하기 위한 도면,
도 3은 모듈 기판에 탑재된 베어 칩 및 리페어 칩의 단면 구조를 설명하기 위한 도면,
도 4는 모듈 기판에 탑재된 베어 칩의 일부가 불량품으로 된 것을 설명하기 위한 도면,
도 5는 모듈 기판의 이면에 탑재된 양품 칩을 사용하여 반도체 메모리 모듈을 리페어하는 것을 설명하기 위한 도면,
도 6은 리페어 전의 모듈 기판의 구성을 설명하기 위한 도면,
도 7은 리페어 후의 모듈 기판의 구성을 설명하기 위한 도면,
도 8은 본 실시예의 반도체 메모리 모듈에 있어서, 칩 중 일부의 뱅크가 불량으로 된 경우에 이면에 탑재된 부분 양품으로 반도체 메모리 모듈이 리페어된 상태를 도시하는 도면,
도 9는 본 실시예의 반도체 메모리 모듈에서 이용하는 베어 칩 내부의 메모리 어레이 뱅크의 구성을 설명하기 위한 도면,
도 10은 본 실시예의 반도체 메모리 모듈에서 이용하는 베어 칩 또는 리페어 칩의 내부에 또는 외부에 INB 회로가 마련되어 있는 상태를 설명하기 위한 도면,
도 11은 INB 회로를 설명하기 위한 도면,
도 12는 퓨즈 회로를 설명하기 위한 도면,
도 13은 퓨즈 회로를 보다 구체적으로 설명하기 위한 도면,
도 14는 도 13에 도시된 회로에 입력되는 신호와 출력되는 신호의 전환 타이밍을 설명하기 위한 도면,
도 15는 본 실시예의 반도체 메모리 모듈의 베어 칩 또는 리페어 칩에 입력되는 커맨드를 설명하기 위한 커맨드 테이블,
도 16은 뱅크 어드레스에 입력되는 신호 및 출력 단자 A, B, C, D, E 각각으로부터 출력되는 신호의 전환 타이밍을 설명하기 위한 타이밍차트,
도 17은 /CS 단자로부터 입력되는 신호 및 출력 단자 E, F, G, H, I로부터 출력되는 신호의 전환 타이밍을 설명하기 위한 타이밍차트,
도 18은 /CS 단자, /RAS 단자, /CAS 단자 및 /WE 단자로부터 입력되는 신호 및 출력 단자 E, F, G, H, I 각각으로부터 출력되는 신호의 전환 논리를 설명하기 위한 논리 차트,
도 19는 종래의 반도체 메모리 모듈을 상면측에서 본 구성을 설명하기 위한 도면,
도 20은 종래의 반도체 메모리 모듈의 단면 구성을 설명하기 위한 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 베어 칩2 : 모듈 기판
3 : 리페어 칩4 : 실장 섬
5 : 본딩 와이어6 : 칩 본딩 패드
7 : 배선 패드8 : 몰드 수지
10 : 리드 프레임70, 80 : INB 회로
90 : 퓨즈 회로100 : 커맨드 입력 적부 판별 회로
본 발명의 반도체 메모리 모듈은 모듈 기판과, 해당 모듈 기판에 탑재된 반도체 칩을 구비한 반도체 메모리 모듈이다.
또한, 본 발명의 반도체 메모리 모듈은, 반도체 칩이 데이터를 기억할 수 있는 복수의 뱅크와, 복수의 뱅크 중 어느 뱅크에 데이터를 기억시킬지를 특정할 수 있는 뱅크 특정 신호가 입력되는 어드레스 입력 단자를 포함하고 있다.
또한, 본 발명의 반도체 메모리 모듈은, 반도체 칩의 내부 또는 외부에, 뱅크 특정 신호가 입력되고, 또한, 뱅크 특정 신호가 입력되었을 때에, 뱅크 특정 신호에 의해 특정되는 특정 뱅크로 기억될 예정의 데이터를 특정 뱅크로 입력시키지 않는 특정 뱅크 비활성 상태로 하는 형태인지 여부를 선택할 수 있는 특정 뱅크 활성/비활성 선택 회로가 마련되어 있다.
상기의 구성에 의하면, 특정 뱅크 활성/비활성 선택 회로를 갖고 있는 것에 의해, 불량으로 되어 있는 뱅크를 특정하는 뱅크 특정 신호가 입력된 경우에만 반도체 칩을 비활성 상태로 할 수 있다. 그 때문에, 특정 뱅크 대신에 기능하는 대체용 반도체 칩을 더 탑재하면, 반도체 칩 중 특정 뱅크 이외의 뱅크를 유효하게 이용하면서, 반도체 메모리 모듈을 리페어할 수 있다. 또한, 반도체 칩은, 비활성 상태에서는, 특정 뱅크로 기억될 예정의 데이터를 반도체 칩 내에 입력시키지 않기 때문에, 반도체 칩이 불필요한 전력을 소비하는 것을 방지할 수 있다.
본 발명의 반도체 메모리 모듈은, 대체용 반도체 칩이 복수의 뱅크를 갖고, 복수의 뱅크 중 특정 뱅크 대신에 사용되는 뱅크 이외의 뱅크에 불량으로 되어 있는 뱅크를 포함하고 있어도 관계없다.
상기의 구성에 의하면, 반도체 메모리 모듈을 리페어할 때에, 대체용 반도체 칩으로서, 불량인 뱅크를 포함하는 것이 검출된 반도체 칩을 이용할 수 있다. 그 때문에, 종래이면 폐기되고 있던 일부의 뱅크가 불량인 반도체 칩, 즉, 부분 양품을 유효하게 이용하여 반도체 메모리 모듈을 리페어할 수 있다.
본 발명의 반도체 메모리 모듈은, 복수 종류의 커맨드가 입력되어 커맨드 입력 회로로서, 복수 종류의 커맨드 중 특정 종류의 커맨드가 입력된 경우에, 특정 뱅크 활성/비활성 선택 회로가 특정 뱅크 비활성 상태로 하는 형태인지 여부에 관계없이, 반도체 칩이 특정 종류의 커맨드에 의해 특정되는 제어 상태로 제어되도록 하는 신호를 출력하는 특정 커맨드 제어 가능화 회로를 구비하고 있다.
상기의 구성에 의하면, 특정 뱅크 활성/비활성 선택 회로가 특정 뱅크 비활성 상태로 하는 형태로 되어 있는지 여부에 관계없이, 반도체 칩에 특정 종류의 커맨드가 입력된 경우에는, 그 특정 종류의 커맨드에 근거한 제어 상태로 반도체 칩이 제어된다. 그 결과, 특정 뱅크 비활성 상태로 하는 것에 기인하여, 불량이 아닌 다른 뱅크의 제어에 불합리가 발생하는 것이 방지된다.
이하, 도 1 내지 도 7을 이용하여, 몰드 수지에 의해 베어 칩을 피복한 후에 리페어할 수 있는 본 발명의 실시예에 따른 반도체 메모리 모듈을 설명한다.
본 실시예의 반도체 메모리 모듈은, 몰드된 베어 칩이 불량으로 검출된 경우에 그 베어 칩 대신으로 되는 리페어 칩이 모듈 기판에 탑재되는 것에 의해 리페어된다.
도 1에는, 실시예의 반도체 메모리 모듈이 나타내어지고 있다. 도 1에 도시하는 바와 같이, 실시예의 반도체 메모리 모듈은 복수의 베어 칩(1)이 모듈 기판(2)의 한 쪽 주 표면에 직접 실장되고, 몰드 수지(8)에 의해 복수의 베어 칩(1)이 일체적으로 몰드되어 있다.
또한, 도 2에 도시하는 바와 같이, 베어 칩(1)에 마련된 본딩 패드(6)와 모듈 기판(2)에 마련된 배선 패드(7)가 본딩 와이어(5)에 의해 접속되어 있다.
또한, 실시예의 반도체 메모리 모듈은, 복수의 베어 칩(1) 중 어느 하나의 베어 칩(1)이 불량으로 검출된 경우에, 도 3에 도시하는 바와 같이, 베어 칩(1) 대신에 이용되는 리페어 칩(3)이, 복수의 베어 칩(1)이 마련되어 있는 주 표면의 뒤편에 탑재할 수 있는 구조로 되어 있다.
또, 본 실시예의 반도체 메모리 모듈에서는, 모듈 기판(2)의 한 쪽 면(표면)에 베어 칩(1)을 탑재하고, 다른 쪽 면(이면)에 리페어 칩(3)을 탑재한 예를 나타내었지만, 모듈 기판(2)을 크게 할 수 있는 경우에는, 모듈 기판의 한 쪽 면에만 베어 칩 및 리페어 칩의 쌍방을 탑재하고, 다른 쪽 면에는 칩을 탑재하지 않도록 해도 무방하다.
본 실시예의 반도체 메모리 모듈에서는 모듈 기판(2)의 표면에 탑재된 베어 칩(1)과, 그 베어 칩(1) 대신에 이용되어, 모듈 기판(2)의 이면에 탑재된 리페어 칩(3)이 공통의 전기 배선(20)을 사용하게 된다. 또한, 리페어 칩(3)이 모듈 기판(2)의 이면에 탑재된 경우에는 전기 배선(20)은, 도 3에 도시하는 바와 같이, 모듈 기판(2)을 관통하는 스루홀을 거쳐서, 표면에 탑재된 복수의 베어 칩(1)과 이면의 복수의 리페어 칩 탑재 영역에 탑재되는 리페어 칩(3)의 쌍방에 각각 전기적으로 접속되게 된다.
본 실시예의 반도체 메모리 모듈의 제조 방법에서는, 도 2에 도시하는 바와 같이, 모듈 기판(2)에 복수의 베어 칩(1)을 탑재한 후, 본딩 와이어(5)에 의해 베어 칩(1)에 마련된 본딩 패드(6)와 모듈 기판(2)에 마련된 배선 패드(7)를 전기적으로 접속한다. 그 후, 도 3에 도시하는 바와 같이, 복수의 베어 칩(1)을 일체적으로 몰드 수지(8)에 의해 몰드하는 것에 의해 반도체 메모리 모듈을 완성시킨다. 또한, 완성된 반도체 메모리 모듈은 모듈 기판(2)의 이면에 필요에 따라 단체로 몰드된 리페어 칩(3)을 실장할 수 있는 구조로 되어 있다.
그 때문에, 시스템 테스트 등의 반도체 메모리 모듈을 제조한 후의 각종 테스트에 있어서, 복수의 베어 칩(1) 중 특정 베어 칩(1)의 복수의 뱅크 중의 특정 뱅크에 불량이 있는 것이 검출된 경우에, 모듈 기판(2)의 이면에 리페어 칩(3)을 탑재하고, 특정 베어 칩(1)의 불량으로 되어 있는 특정 뱅크의 대체 기능을 리페어 칩(3)이 하도록 하는 것에 의해, 반도체 메모리 모듈을 리페어할 수 있게 된다.
단, 불량품인 것이 검출된 특정 베어 칩(1)의 특정 뱅크의 대체 기능을 리페어 칩(3)이 하도록 하기 위해서는, 불량품인 것이 검출된 베어 칩(1)의 특정 뱅크의 동작을 정지시켜야 한다. 그 때문에, 본 실시예의 반도체 메모리 모듈에서는 베어 칩(1)의 특정 뱅크가 기능하는 활성 상태와, 베어 칩(1)의 특정 뱅크가 기능하지 않는 비활성 상태를 제어하는 것이 필요하게 된다.
그 결과, 본 실시예의 반도체 메모리 모듈에서는, 후술하는 INB(Input buffer) 회로를 이용하여 특정 베어 칩(1)의 특정 뱅크의 활성 상태와 비활성 상태가 변경 가능해지고 있고, 불량인 것이 검출된 특정 베어 칩(1)의 특정 뱅크를 비활성 상태로 하는 것에 의해, 특정 뱅크(1)의 기능을 리페어 칩(3)이 할 수 있는 상태로 되어 있다. 또한, 리페어 칩(3)은 INB 회로의 기능에 의해 베어 칩(1)의 대체 기능을 하는 뱅크 이외의 뱅크가, 그 기능을 정지하는 비활성 상태로 하여 얻도록 구성되어 있다.
또, 실시예의 반도체 메모리 모듈은, 복수의 베어 칩(1)이 모듈 기판(2)에 실장되고, 베어 칩(1)의 본딩 패드(6)와 모듈 기판(2)의 배선 패드(7)가 전기적으로 접속된 후, 몰드 수지(8)에 의해 일체적으로 몰드되어 있다. 그 때문에, 반도체 메모리 모듈의 실장 면적을 작게 할 수 있다.
도 4 및 도 5에는, 리페어 후의 모듈 기판의 구성예가 나타내어지고 있다. 도 4 및 도 5에 도시하는 바와 같이, 반도체 메모리 모듈은, 모듈 기판(2)의 표면에는 베어 칩(1)(D0∼D7)이 탑재되고, 이면에는 리페어 시에 탑재되는 리페어 칩(3)(D'0∼D'7)을 위한 리페어 칩 탑재 영역이 마련되어 있다.
도 6에는, 리페어 전의 베어 칩(1)(D0∼D7)이 탑재된 모듈 기판(2)의 표면 및 이면의 블록도가 나타내어지고 있다. 도 7에는, 리페어 후의 리페어 시에 사용되는 몰드된 단체의 리페어 칩(3)(D'0∼D'7)이 탑재된 모듈 기판(2)의 표면 및 이면의 블록도가 나타내어지고 있다. 또, 베어 칩(1)(D0∼D7)과 리페어 칩(3)(D'0∼D'7)은 각각 공통의 전기 배선(20)에 접속된 데이터 입출력 단자 DQ0∼DQ63을 사용하는 것으로 한다. 또, 데이터 입출력 단자 DQ0∼DQ63은 다른 회로나 메모리에 접속되고, 베어 칩(1)(D0∼D7) 또는 리페어 칩(3)(D'0∼D'7)과 다른 회로나 메모리 사이에서의 전기 신호의 입출력을 위한 단자이다.
도 6에 나타내는 리페어 전의 반도체 메모리 모듈 구성에서는, 리페어 칩(3)이 탑재되어 있지 않기 때문에 문제는 없지만, 도 7에 나타내는 리페어 후의 반도체 메모리 모듈의 구성에서는, 베어 칩(1)(D0)과 리페어 칩(3)(D'0)이 공통의 전기 배선(20)에 접속된 데이터 입출력 단자 DQ0∼DQ63을 사용하기 때문에, 베어 칩(1)(D0) 및 리페어 칩(3)(D'0)이 모두 동작하는 상태(활성 상태)에서는, 베어 칩(1)(D0) 및 리페어 칩(3)(D'0) 각각의 입출력 신호가 충돌하여 불량이 발생하게 된다.
그래서, 본 실시예의 반도체 메모리 모듈에서는, 이하에 설명하는 INB 회로를 이용하여 상술한 불합리를 해소하고 있다.
도 8에는, 모듈 기판(2)의 이면에 탑재된 리페어 칩(3)(칩 AA 및 칩 CC)으로서의 2개의 부분 양품이, 모듈 기판(2)의 표면에 탑재된 2개의 베어 칩(1)(칩 A 및 칩 C) 각각의 불량으로 되어 있는 특정 뱅크 대신의 기능을 하는 반도체 메모리 모듈의 개략 구성이 나타내어지고 있다. 또, 부분 양품이란, 복수의 뱅크의 모든 뱅크는 양품이 아니라 불량인 뱅크를 포함하지만, 복수의 뱅크 중 어느 하나의 뱅크가 양품인 반도체 칩을 의미한다.
도 8에 도시하는 바와 같이, 본 실시예의 반도체 메모리 모듈은, 표면에 탑재한 베어 칩(1)(칩 A)의 뱅크 2와 베어 칩(1)(칩 C)의 뱅크 1, 2가 불량으로 되어 있다. 그 모듈 기판(2)의 표면의 불량으로 되어 있는 베어 칩(1)(칩 A)의 뱅크 2 및 베어 칩(1)(칩 C)의 뱅크 1, 2의 기능을 대체하기 위해서, 본 실시예의 반도체 메모리 모듈에서는, 모듈 기판(2)의 이면에 뱅크 0, 1, 3이 불량으로 되어 있지만 뱅크 2는 정상으로 기능하는 리페어 칩(3)(칩 AA) 및 뱅크 0이 불량으로 되어 있지만 뱅크 1, 2, 3은 정상으로 기능하는 리페어 칩(3)(칩 CC)이 탑재되어 있다.
이와 같이, 본 실시예의 반도체 메모리 모듈은, 표면에 탑재한 베어 칩(1)의 불량으로 되어 있는 특정 뱅크의 기능을 대체하기 위한 리페어 칩(3)이 이면에 탑재되어 있고, 반도체 메모리 모듈은 전체로서 전부가 양품인 것처럼 기능한다. 또한, 이면에 탑재된 칩은 종래에는 단체로서는 양품으로서 기능하지 않는 칩, 즉, 부분적으로 양품이 남아 있지만, 전체로서는 불량품으로 인정되고 있던 칩이다. 따라서, 본 실시예의 반도체 메모리 모듈에 따르면, 종래이면 폐기해야 할 불량품으로 되어 있었던 단체 칩을 유효하게 이용하여 반도체 메모리 모듈을 리페어하는 것이 가능해지고 있다.
도 9에는, 도 8에서 이용된 베어 칩(1) 및 리페어 칩(3) 각각의 내부 구성을 설명하기 위한 블록도가 나타내어지고 있다. 또, 본 실시예의 반도체 메모리 모듈에서는, 베어 칩(1)(칩 A 또는 칩 C)의 내부 구성과 리페어 칩(3)(칩 AA 또는 칩 CC)의 내부 구성은 동일한 것을 이용한다.
도 9에 도시하는 바와 같이, 본 실시예의 반도체 메모리 모듈에서 이용되는 베어 칩(1) 및 리페어 칩(3)의 각각은 뱅크에 기억되는 데이터의 입출력을 실행하기 위한 데이터 입출력 단자 DQ0∼15와, 뱅크 내의 어드레스를 지정하는 어드레스 신호가 입력되는 어드레스 입력 단자 A0∼A11을 구비하고 있다.
또한, 베어 칩(1) 및 리페어 칩(3)의 각각은, 4개의 뱅크 중 어느 뱅크에 데이터를 기억시킬지를 특정하는 뱅크 어드레스 신호가 입력되는 뱅크 어드레스 단자 BA0, BA1과, 클럭 신호가 입력되는 마스터 클럭 단자 CLK와, 클럭 신호의 입력을 허가하는 클럭 인에이블 신호가 입력되는 클럭 인에이블 단자 CKE를 구비하고 있다.
또한, 베어 칩(1) 및 리페어 칩(3)의 각각은, 베어 칩(1) 및 리페어 칩(3)의 각각에 대하여 데이터를 기억시키는 것을 지시하는 칩 셀렉트 신호가 입력되는 /CS(칩 셀렉트) 단자를 구비하고 있다. 또한, 베어 칩(1) 및 리페어 칩(3)의 각각은 행 어드레스 스트로브 단자 /RAS와, 열 어드레스 스트로브 단자 /CAS와, 기록인에이블 단자 /WE를 구비하고, 이 3개의 단자를 이용하여 복수 종류의 커맨드가 입력되도록 되어 있다. 또한, 베어 칩(1) 및 리페어 칩(3)의 각각은 출력 디스에이블/기록 마스크 단자 DQM(U/L)이 마련되어 있다.
또한, 베어 칩(1) 및 리페어 칩(3)의 각각은 전원 단자 VDD와, 출력용 전원 단자 VDDQ와, 접지 단자 VSS와, 출력용 접지 단자 VSSQ와, 베어 칩(1) 내부에 마련된 퓨즈를 절단하기 위한 과대 전류가 입력되는 퓨즈 절단 전류 입력 단자 K가 마련되어 있다.
또한, 베어 칩(1) 및 리페어 칩(3)의 각각의 내부에는, 4개의 메모리 어레이 뱅크 #0∼#3과, 모드 레지스터와, 외부 신호가 입력되고, 그 외부 신호에 근거하여 메모리 뱅크로의 데이터의 기록을 제어하는 제어 회로(10)와, 어드레스 단자로부터 어드레스 신호가 입력되는 어드레스 버퍼와, /RAS 단자, /CAS 단자 및 /WE 단자 등으로부터 제어 신호(커맨드)가 입력되는 제어 신호 버퍼와, CLK 단자 및 CKE 단자로부터 클럭 신호에 관련되는 신호가 입력되는 클럭 버퍼가 마련되어 있다.
도 10은 본 실시예의 반도체 메모리 모듈에서 이용되는 INB 회로가 나타내어지고 있다. INB 회로는 베어 칩(1) 및 리페어 칩(3) 각각의 내부에 마련된 INB 회로(70)와, 베어 칩(1) 및 리페어 칩(3) 각각의 외부로서, 모듈 기판(2)의 표면 또는 이면에 마련된 INB 회로(80)가 있다.
본 실시예의 반도체 메모리 모듈은, 베어 칩(1)(칩 A 및 칩 C) 및 리페어 칩(3)(칩 AA 및 칩 CC) 각각의 내부에 존재하는 4개의 뱅크 0∼3 중 어느 하나가불량인 경우에, INB 회로(70, 80)의 기능에 의해 그 불량인 특정 뱅크에 대하여 데이터가 입력되지 않도록 하는 것이 가능해지고 있다.
또, 리페어 칩(3)의 복수의 뱅크 중에는 양호하게 기능하는 뱅크이더라도, 그 양호하게 기능하는 리페어 칩(3)의 뱅크에 대응하는 베어 칩(1)의 뱅크가 양호하게 기능하는 경우에는, INB 회로(70, 80)에 의해 비활성 상태로 제어되는 뱅크가 포함되어 있는 경우도 있다. 즉, 본 실시예의 반도체 메모리 모듈은 INB 회로(70, 80)의 기능에 의해 리페어 칩(3)의 복수의 뱅크 중 양호하게 기능하는 뱅크이기는 하지만, 베어 칩(1)의 대체용으로 이용되지 않는 뱅크에 대해서도 데이터가 입력되지 않도록 하는 것이 가능해지고 있다. 따라서, 본 실시예의 반도체 메모리 모듈은, 리페어 칩(3)의 복수의 뱅크 중 양호하게 기능하는 뱅크가, 베어 칩(1)의 복수의 뱅크 중 양호하게 기능하는 뱅크의 기능을 저해하는 일이 없도록 설정하는 것이 가능해지고 있다.
또한, INB 회로(70, 80) 내부에는, 도 11에 도시하는 바와 같이, 레이저 트리밍에 의해 절단되는 퓨즈를 갖는 퓨즈 회로(90)가 마련되어 있다. 이 퓨즈 회로(90)를 이용하여, 베어 칩(1) 또는 리페어 칩(3) 내의 4개의 뱅크 중의 특정 뱅크의 활성 상태와 비활성 상태가 변경 가능해지고 있다. 또, 활성 상태란 특정 뱅크에 기억될 예정인 데이터를 특정 뱅크로 입력시키는 상태를 말하고, 비활성 상태란 특정 뱅크에 기억될 예정의 데이터를 특정 뱅크로 입력시키지 않는 상태를 말한다.
도 11에는, INB 회로의 내부 구성이 나타내어지고 있다. 도 11에 도시하는바와 같이, /CS 신호가 입력되는 입력 버퍼 회로의 출력 단자가 인버터 회로(30)의 입력 단자에 접속되어 있다. 또한, 인버터 회로(30)의 출력 단자 F에는 NAND 회로(40)의 한 쪽 입력 단자가 접속되어 있다. 또한, 뱅크 어드레스 단자 BA0과 뱅크 어드레스 단자 BA1이 각각 입력 버퍼 회로를 거쳐서, 절단 퓨즈 선택 회로에 접속되어 있다. 이 절단 퓨즈 선택 회로는 4개의 AND 회로(61∼64)를 포함하고 있다.
또한, AND 회로(61)의 2개의 입력 단자에는, 뱅크 어드레스 단자 BA0에 입력된 신호와 뱅크 어드레스 단자 BA1에 입력된 신호가 각각 그 상태대로 입력된다. 또한, AND 회로(62)의 2개의 입력 단자에는 뱅크 어드레스 단자 BA0에 입력된 신호가 반전하여 입력되지만, 뱅크 어드레스 단자 BA1에 입력된 신호는 그 상태대로 입력된다.
또한, AND 회로(63)의 2개의 입력 단자에는, 뱅크 어드레스 단자 BA1에 입력된 신호가 반전하여 입력되지만, 뱅크 어드레스 단자 BA0에 입력된 신호는 그 상태대로 입력된다. 또한, AND 회로(64)의 2개의 입력 단자에는, 뱅크 어드레스 단자 BA0에 입력된 신호 및 뱅크 어드레스 단자 BA1에 입력된 신호가 각각 반전하여 입력된다.
또한, AND 회로(61∼64) 각각의 출력 단자를 출력 단자 D, 출력 단자 C, 출력 단자 B, 출력 단자 A로 한 경우, 출력 단자 A∼D 각각이 퓨즈 회로(90)의 4개의 입력 단자 각각에 접속되어 있다.
또한, 퓨즈 회로(90)의 출력 단자 E는 NAND 회로(40)의 한 쪽 입력 단자에접속되어, 퓨즈 회로(90)의 출력 단자 E로부터 출력된 신호가 그 상태대로 NAND 회로(40)의 한 쪽 입력 단자로부터 NAND 회로(40)에 입력된다. 또한, NAND 회로(40)의 출력 단자 G로부터 출력된 신호가 OR 회로(50)의 한 쪽 입력 단자에 반전하여 입력되도록, NAND 회로(40)의 출력 단자 G와 OR 회로(50)의 한 쪽 입력 단자 사이에 인버터 회로(45)가 접속되어 있다.
또한, /RAS 단자, /CAS 단자 및 /WE 단자 각각에 입력된 신호가 커맨드 입력 적부 판별 회로(100)를 지나서 출력 단자 H로부터 NAND 회로(35)의 한 쪽 입력 단자에 입력되도록, 커맨드 입력 적부 판별 회로(100)의 출력 단자 H와 NAND 회로(35)의 한 쪽 입력 단자가 접속되어 있다.
또한, 인버터 회로(30)의 출력 단자 F가 NAND 회로(35)의 다른 쪽 입력 단자에 접속되어 있다. 또한, NAND 회로(35)의 출력 단자 I가 OR 회로(50)의 다른 쪽 입력 단자에 접속되어 있다.
출력 단자 F로부터 출력된 신호 및 출력 단자 H로부터 출력된 신호 각각은 그 상태대로 NAND 회로(35)의 한 쪽 및 다른 쪽 입력 단자 각각에 입력된다. 또한, 출력 단자 I로부터 출력된 신호는 반전된 상태로 OR 회로(50)에 입력된다.
따라서, 커맨드 입력 적부 판별 회로(100)의 출력 단자 H로부터 출력되는 신호 및 퓨즈 회로(90)의 출력 단자 E로부터 출력되는 신호 중 어느 하나의 신호가, 베어 칩(1) 또는 리페어 칩(3)을 활성 상태로 하는 것을 지시하는 활성 상태 지시 신호이면, 베어 칩(1) 또는 리페어 칩(3)은 활성 상태가 된다.
그 때문에, 퓨즈 회로(90)의 출력 단자 E가 베어 칩(1) 또는 리페어 칩(3)을비활성 상태로 하는 것을 지시하는 신호를 출력하고 있는 경우에도, 커맨드 입력 적부 판별 회로(100)의 출력 단자 H로부터 활성 상태 지시 신호가 출력되어 있는 타이밍에서는, 베어 칩(1) 또는 리페어 칩(3)은 외부로부터 송신되어 온 커맨드를 내부로 입력시키고, 그 입력된 커맨드에 의해 특정되는 제어 상태로 제어된다.
또한, 도 12에 도시하는 바와 같이, 퓨즈 회로(90)의 내부에서는, 도 11에서 나타낸 AND 회로(61∼64)의 출력 단자 A, 출력 단자 B, 출력 단자 C, 출력 단자 D 각각이 트랜지스터(93, 94, 95, 96)의 게이트 전극에 접속되어 있고, 트랜지스터(93, 94, 95, 96)의 소스/드레인 전극측 각각은 퓨즈(93a, 94a, 95a, 96a)가 접속되어 있다.
또한, 퓨즈 회로(90)에는 스페어 인에이블 단자 SE가 트랜지스터(97)의 게이트 전극에 접속되어 있고, 트랜지스터(97)의 소스/드레인 전극에도 퓨즈(97a)가 접속되어 있다.
또, 트랜지스터(93, 94, 95, 96, 97) 각각은, 게이트 전극에 전류가 공급되어 왔을 때, 즉, 게이트 전극이 「H」의 상태가 되었을 때에 온, 즉, 소스 전극과 드레인 전극이 도통하는 트랜지스터이다.
퓨즈(93a, 94a, 95a, 96a, 97a)는 모듈 기판(2) 상에 복수의 베어 칩(1)을 탑재한 후 몰드 수지(8)를 도포하기 전에 절단되는지 여부가 결정되는 퓨즈이다.
본 실시예의 반도체 메모리 모듈의 제조 과정에서는 복수의 베어 칩(1) 각각의 복수의 뱅크 중 어느 하나의 뱅크에 불량이 있는지 여부의 검사를 실행한다. 그 검사에 의해 불량이 검출되지 않은 뱅크 이외의 양호한 뱅크만이 사용 가능해지도록, 레이저 트리밍에 의해 퓨즈(93a, 94a, 95a, 96a, 97a) 중에서 선택된 퓨즈가 절단된다.
따라서, 불량이 검출되지 않은 뱅크에 대응하는 퓨즈는 절단되어, 불량이 검출된 뱅크에 대응하는 퓨즈는 절단되지 않는 상태대로 잔존하게 된다.
또, 도 12에 도시하는 바와 같이, 게이트 전극이 스페어 인에이블 단자 SE에 접속된 트랜지스터(97)의 소스/드레인 전극에 접속된 퓨즈(97a)가 절단되어 있지 않으면, 스페어 인에이블 단자 SE로부터의 신호의 입력에 의해, 트랜지스터(97)를 온시켜, 프리차지 회로(99)로부터 송신되어 온 전류를 접지 전극(97b)에 공급할 수 있다.
그 때문에, 퓨즈 회로(90)에서 퓨즈(93a, 94a, 95a, 96a)가 모두 절단되어 있는 경우에도, 퓨즈(97a)가 절단되어 있지 않으면 스페어 인에이블 단자 SE로부터 소정의 신호를 입력하는 것에 의해, 베어 칩(1) 또는 리페어 칩(3)으로 데이터를 입력시키지 않는 비활성 상태로 할 수 있다. 따라서, 반도체 메모리 모듈을 사용할 때에는, 퓨즈(93a, 94a, 95a, 96a) 중 반도체 메모리 모듈에서 사용하는 뱅크에 대응하는 퓨즈를 절단하고, 또한, 스페어 인에이블 단자 SE에 대응하는 퓨즈(97a)를 절단해야 한다.
또한, 트랜지스터(93, 94, 95, 96, 97)의 퓨즈(93a, 94a, 95a, 96a, 97a)가 접속되어 있는 소스/드레인 전극은 프리차지 회로(99)에 접속되어 있다.
이 퓨즈 회로(90)에서는, 트랜지스터(93, 94, 95, 96, 97) 중의 어느 하나의 트랜지스터가 온이며, 또한, 퓨즈(93a, 94a, 95a, 96a, 97a) 중 온으로 되어 있는트랜지스터의 소스/드레인 전극에 접속된 퓨즈가 절단되어 있지 않은 경우에는, 프리차지 회로(99)로부터 공급되어 온 전류는 2개의 인버터 회로(91, 92)에는 이르지 않고 접지 전극(93b, 94b, 95b, 96b, 96b, 97b)에 공급된다.
그러나, 트랜지스터(93, 94, 95, 96, 97) 중 어느 하나의 트랜지스터가 온 이더라도, 퓨즈(93a, 94a, 95a, 96a, 97a) 중 온으로 되어 있는 트랜지스터의 소스/드레인 전극에 접속된 퓨즈가 절단되어 있는 경우에는, 프리차지 회로(99)로부터 출력되어 온 신호가 2개의 인버터 회로(91, 92)를 지나서 도 11에 나타내는 출력 단자 E로부터 출력된다.
환언하면, 퓨즈(93a, 94a, 95a, 96a, 97a) 중 어느 하나의 퓨즈가 절단된 상태로 되어 있을 때에는, 트랜지스터(93, 94, 95, 96, 97) 중 절단된 퓨즈가 소스/드레인 전극에 접속된 트랜지스터가 ON으로 되어 있는지 여부에 관계없이, 프리차지 회로(99)로부터 출력되어 온 신호가 그 상태대로 출력 단자 E로부터 출력된다.
따라서, 절단되어 있는 퓨즈가 있는 경우에는, 퓨즈(93a, 94a, 95a, 96a) 중 절단된 퓨즈가 소스/드레인 전극에 접속된 트랜지스터의 게이트 전극에 신호가 입력되어도, NAND 회로(40)에 출력되는 신호는 변화하지 않는다. 환언하면, 입력된 뱅크 어드레스가, 퓨즈가 절단된 트랜지스터에 대응하는 뱅크 어드레스인 경우에는, 프리차지 회로(99)로부터의 출력이 그대로 NAND 회로(40)의 다른 쪽 입력 단자로 출력된다.
그 결과, 하나의 베어 칩(1) 또는 리페어 칩(3) 중 사용하고자 하는 뱅크에 대응하는 퓨즈를 절단해 두면, 그 뱅크의 뱅크 어드레스를 지정하는 신호가 입력되어 그 퓨즈가 소스/드레인 전극에 접속된 트랜지스터의 게이트 전극에 트랜지스터를 도통시키는 신호의 입력이 있어도, 프리차지 회로(99)로부터 출력되는 신호가 그 상태대로 출력된다. 그 때문에, 그 절단된 퓨즈에 대응하는 뱅크로 데이터를 입력시키는 것을 지시하는 신호가 NAND 회로(40)의 출력 단자 G로부터 출력된다.
반대로, 하나의 베어 칩(1) 또는 리페어 칩(3) 중 사용하지 않는 뱅크에 대응하는 퓨즈는 절단되어 있지 않기 때문에, 그 뱅크의 뱅크 어드레스를 지정하는 신호가 입력되고, 그 퓨즈가 소스/드레인 전극에 접속된 트랜지스터의 게이트 전극에 트랜지스터를 도통시키는 신호의 입력이 있었던 경우에는, 프리차지 회로(99)로부터 출력되는 전류가 접지 전극(93b, 94b, 95b, 96b, 97b) 중 뱅크 어드레스에 대응하는 접지 전극으로 공급되고, 도 11에 나타내는 NAND 회로(40)의 다른 쪽 입력 단자로는 공급되지 않는다. 그 때문에, 그 입력된 뱅크 어드레스에 대응하는 뱅크로 데이터를 입력시키지 않는 것을 지시하는 신호가 NAND 회로(40)의 출력 단자 G로부터 출력된다.
도 13에는, 상술한 퓨즈 회로의 일부만을 개념적으로 취출한 회로도가 나타내어지고 있다. 도 13에는, 출력 단자 A가 접속된 게이트 전극을 갖는 트랜지스터(93) 주변의 구성이 나타내어지고 있다. 또, 도 13에 나타내는 회로도에서는, 퓨즈(93a)가 본 실시예의 반도체 모듈에서 사용하는 레이저 트리밍 퓨즈가 아니라, 알루미늄 퓨즈로 되어 있고, 퓨즈 절단 전류 입력 단자 K로부터 과대한 전류가 입력되는 것에 의해, 알루미늄이 파탄되는 구성의 퓨즈 회로로 되어 있다.
이와 같이, 레이저 트리밍 퓨즈가 아니라, 퓨즈 절단 전류 입력 단자 K와 알루미늄으로 이루어지는 퓨즈를 구비하도록 해 두면, 베어 칩(1) 또는 리페어 칩(3)을 구성하는 내부의 칩이 몰드 수지에 의해 피복된 후에, 검사에 의해 불량으로 되는 뱅크가 있는 것이 검출된 경우에도 활성 상태로 하는 뱅크와 비활성 상태로 하는 뱅크를 선택할 수 있게 된다.
또한, 도 14에는, 도 13에 나타내는 퓨즈 회로(90)의 동작을 설명하기 위해서 타이밍차트가 나타내어지고 있다. 도 13에 나타내는 퓨즈 회로(90)에서, 프리차지 회로(99)로부터 송신되어 온 신호 /PC의 상태가 「L」로 되면, 전원 단자 VDD로부터의 전류에 의해 트랜지스터(98)가 온으로 되어, 노드 N1 및 출력 단자 E로부터 출력되는 신호의 상태는 「H」로 된다. 단, 이 때 트랜지스터(93)는 온으로 되어 있지 않은 상태이다.
또한, 상술한 상태에서, 출력 단자 A에 신호의 입력이 있어 트랜지스터(93)가 온으로 된 경우에도, 퓨즈(93a)가 절단되어 있으면 전원 단자 VDD에서 노드 N1(출력 단자 E)에 입력된 신호가 그 상태대로 출력된다. 또한, 출력 단자 A에 신호의 입력이 있어 트랜지스터(93)가 ON한 경우, 퓨즈(93a)가 절단되어 있지 않으면 출력 단자 E는 접지 전위 「L」 상태의 신호를 출력한다.
따라서, 퓨즈(93a)가 절단되어 있는 경우, 출력 단자 A로부터 출력되는 신호의 상태에 관계없이, 전원 단자 VDD로부터 송신되어 온 신호가 그 상태대로 출력 단자 E로부터 출력된다. 즉, 퓨즈(93a)가 절단되어 있는 경우, 외부로부터 송신되어 온 데이터를 뱅크에 입력시키는 것을 지시하는 신호가 출력 단자 E로부터 출력된다. 또한, 퓨즈(93a)가 절단되어 있지 않은 경우, 트랜지스터(93)의 게이트 전극으로의 신호의 입력이 있는지 여부에 의해, 출력 단자 E로부터 출력되는 신호는 외부로부터 송신되어 온 데이터를 뱅크에 입력시키는 것을 지시하는 신호를 출력하는지 여부가 선택된다.
도 15에는, 본 실시예의 베어 칩(1) 및 리페어 칩(3) 각각의 각 단자에 입력되는 복수 종류의 커맨드를 설명하기 위한 커맨드 테이블이 나타내어지고 있다.
이 커맨드 테이블에 기재된 복수 종류의 커맨드 중 특정 커맨드는, 베어 칩(1) 및 리페어 칩(3)의 각각이 어떠한 상태이더라도, 항상 베어 칩(1) 및 리페어 칩(3)의 각각에 입력되어야 한다.
즉, 특정 커맨드는, 4개의 뱅크 중 어느 하나의 뱅크에 불량이 검출되고, 그 불량이 검출된 뱅크가 비활성 상태로 되도록, 그 불량이 검출된 뱅크에 대응하는 퓨즈가 절단되지 않고 잔존하고 있는 상태에서, 그 퓨즈에 대응하는 뱅크 어드레스를 특정하는 신호가, 베어 칩(1) 및 리페어 칩(3)의 각각에 입력되어 있는 타이밍이더라도, 베어 칩(1) 및 리페어 칩(3)의 각각에 입력되어야 한다.
보다 간단히 설명하면, 상술한 특정 커맨드는, 비활성 상태로 되어 있는 뱅크를 지정하는 뱅크 어드레스를 특정하는 신호가 뱅크 어드레스 단자 BA0, BA1에 입력되어 있는 타이밍이더라도, 베어 칩(1) 및 리페어 칩(3)의 각각에 입력되어야 한다. 환언하면, 특정 커맨드는, 뱅크 어드레스 BA<0, 1>이 어떠한 값이더라도, /CS 단자로부터 출력되는 신호의 상태가 베어 칩(1) 또는 리페어 칩(3)을 활성화시키는 상태일 필요가 있는 커맨드이다.
그 특정 커맨드는, 도 15에 나타내는 (2)무연산, (5)모든 뱅크 프리차지, (10)오토리프레시, (11)셀프리프레시 엔트리, (12)셀프리프레시 엑시트, (13)모드 레지스터 세트의 커맨드이다.
상술한 특정 커맨드가, 베어 칩(1) 또는 리페어 칩(3)에 입력된 경우에는, 도 11에 나타내는 커맨드 입력 적부 판별 회로(100)의 출력 단자 H로부터 출력되는 신호가 상술한 커맨드를 베어 칩(1) 또는 리페어 칩(3) 내로 입력하도록 지시하는 신호로 된다. 그 결과, 출력 단자 I로부터는, 커맨드를 베어 칩(1) 또는 리페어 칩(3) 내로 입력하도록 지시하는 신호가 도 9에 나타내는 제어 회로(10) 내부에 출력된다.
도 16에 나타내는 타이밍차트에는 상술한 /CS 단자, BA0 단자, BA1 단자, 출력 단자 A, 출력 단자 B, 출력 단자 C, 출력 단자 D 및 출력 단자 E 각각으로부터 출력되는 신호의 전환 타이밍이 나타내어지고 있다.
또, 도 16에서, EA, EB, EC, ED에 의해 나타내어지는 타이밍차트에는 출력 단자 A, 출력 단자 B, 출력 단자 C 및 출력 단자 D 중 하나의 출력 단자에 대응하는 퓨즈만이 절단되어 있지 않은 상태를 상정했을 때의, 출력 단자 E로부터 출력되는 신호의 전환 타이밍이 나타내어지고 있다.
또한, 도 17에 나타내는 타이밍차트에는 출력 단자 E, /CS 단자, 출력 단자 F, 출력 단자 G, 출력 단자 H, 출력 단자 I 및 출력 단자 J 각각으로부터 출력되는 신호의 전환 타이밍이 나타내어지고 있다.
도 16에 도시하는 바와 같이, 뱅크 어드레스 단자 BA0, BA1에 입력되는 신호의 조합은 (L, L), (H, L), (L, H), (H, H)의 4개이다. 그 4개의 조합 중에서 선택된 하나의 조합에 의해 뱅크 어드레스가 특정된다. 뱅크 어드레스를 특정하는 뱅크 어드레스 신호가 뱅크 어드레스 단자 BA0, BA1에 입력되면, 출력 단자 A, B, C, D 중의 특정된 뱅크 어드레스에 대응하는 출력 단자로부터 출력되는 신호의 상태가 변화된다(「L」→「H」).
또한, 그 특정된 뱅크 어드레스에 대응하는 퓨즈가 절단되어 있지 않은 경우에는, 그 특정된 뱅크 어드레스에 대응하는 출력 단자 A∼D로부터 출력되는 신호의 상태 변화(「L」→「H」)에 따라, 출력 단자 E로부터 출력되는 신호의 상태가 변화된다(「H」→「L」).
이것은, 뱅크 어드레스에 대응하는 퓨즈가 절단되어 있지 않고, 뱅크 어드레스를 지정하는 신호의 입력에 수반하여, 도 11 내지 도 13에 나타내는 퓨즈 회로(90) 내의 뱅크 어드레스에 대응하는 트랜지스터가 ON으로 됐기 때문이다.
또한, 도 17에 도시하는 바와 같이, 출력 단자 E로부터 출력되는 신호의 상태가 「L」로 되어 있는 타이밍에서는, 도 11에 나타내는 NAND 회로(40)의 출력 단자 G로부터는 「H」 상태의 신호가 출력되고, 또한, 도 11에 나타내는 인버터 회로(45)의 출력 단자 /G로부터는 「L」 상태의 신호가 출력된다. 그 때문에, 상술한 커맨드 입력 적부 판별 회로(100)의 출력 단자 H로부터 출력되는 신호가 「L」이면, 출력 단자 I로부터는 「H」 상태의 신호가 출력되기 때문에, OR 회로(50)의 출력 단자 J로부터는 「L」 상태의 신호가 출력된다.
그 결과, 그 뱅크 어드레스를 특정하는 신호가 입력되어 있는 타이밍에서는, 베어 칩(1) 또는 리페어 칩(3)은 외부로부터 송신되어 온 데이터를 뱅크로 입력시키지 않는 비활성 상태로 된다.
또, 퓨즈(93a, 94a, 95a, 96a)의 모든 퓨즈가 절단되고, 또한, 퓨즈(97a)가 절단되어 있는 경우에는, 즉, 베어 칩(1) 또는 리페어 칩(3)의 모든 뱅크가 정상으로 기능하는 경우에는, 출력 단자 E로부터 출력되는 신호는 항상 「H」의 상태로 된다. 그 결과, /CS 단자로부터 입력되는 신호가 「L」이면, 즉, 그 /CS 단자를 갖는 베어 칩(1) 또는 리페어 칩(3)을 사용하는 것이 선택되어 있으면, OR 회로(50)의 출력 단자 J로부터 출력되는 신호는 항상 「H」의 상태로 된다. 그에 따라, 뱅크 어드레스를 지정하는 신호가 입력되면, 항상, 그 뱅크 어드레스에 대응하는 뱅크에 외부로부터 송신되어 온 데이터가 기억된다.
또한, 도 18에 나타내는 논리 차트에는, 출력 단자 E, /CS 단자, /RAS 단자, /CAS 단자, /WE 단자 및 출력 단자 F, G, H, I, J 각각으로부터 출력되는 신호의 전환 논리가 나타내어지고 있다.
도 18로부터 알 수 있듯이, 도 15에 나타내는 특정 커맨드 중 (2)무연산, (5)모든 뱅크 프리차지, (10)오토리프레시 (11)셀프리프레시 엔트리, (12)셀프리프레시 엑시트 및 (13)모드 레지스터 세트에 의해 나타내어지는 커맨드가 커맨드 입력 적부 판별 회로(100)에 입력되어 있는 경우에는, 즉, /RAS 단자, /CAS 단자 및 /WE 단자의 3개의 단자에 (H, H, H), (L, H, L), (L, L, H), (H, H, H), (L, L, L)의 조합 중 어느 하나의 조합의 커맨드가 입력된 경우에는, 출력 단자 H로부터 출력되는 신호는 「H」의 상태가 된다. 그 결과, /CS 단자로부터 출력되는 신호가 「L」의 상태로 되어 있고, 또한, 출력 단자 E로부터 출력되는 신호가 「L」의 상태로 되어 있는 경우에도, OR 회로(50)의 출력 단자 J로부터 출력되는 신호는 「H」의 상태로 된다.
본 발명의 반도체 메모리 모듈에 의하면, 특정 뱅크 활성/비활성 선택 회로를 갖고 있는 것에 의해, 특정 뱅크를 특정하는 뱅크 특정 신호가 입력된 경우에만 반도체 칩을 비활성 상태로 할 수 있다. 그 때문에, 특정 뱅크 대신에 기능하는 대체용 반도체 칩을 더 탑재하면, 반도체 칩 중 특정 뱅크 이외의 뱅크를 유효하게 이용하면서, 반도체 메모리 모듈을 리페어할 수 있다. 또한, 반도체 칩은 비활성 상태에서는 뱅크 특정 신호에 의해 특정되는 특정 뱅크로 기억될 예정의 데이터를 반도체 칩 내에 입력시키지 않기 때문에, 반도체 칩이 불필요한 전력을 소비하는 것을 방지할 수 있다.

Claims (3)

  1. 모듈 기판과, 해당 모듈 기판에 탑재된 반도체 칩을 구비한 반도체 메모리 모듈에 있어서,
    상기 반도체 칩은,
    데이터를 기억할 수 있는 복수의 뱅크와,
    해당 복수의 뱅크 중 어느 뱅크에 데이터를 기억시킬지를 특정할 수 있는 뱅크 특정 신호가 입력되는 어드레스 입력 단자를 포함하고,
    상기 반도체 칩의 내부 또는 외부에 상기 뱅크 특정 신호가 입력되고, 또한, 해당 뱅크 특정 신호가 입력되었을 때에, 해당 뱅크 특정 신호에 의해 특정되는 특정 뱅크로 기억될 예정의 데이터를 해당 특정 뱅크로 입력시키지 않는 특정 뱅크 비활성 상태로 하는 형태인지 여부를 선택할 수 있는 특정 뱅크 활성/비활성 선택 회로가 마련된
    반도체 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 비활성 상태로 되어 있는 경우에, 상기 특정 뱅크로 기억될 예정의 데이터를 해당 특정 뱅크 대신에 기억하는 대체용 반도체 칩을 더 구비하되,
    상기 대체용 반도체 칩은 복수의 뱅크를 갖고,
    해당 복수의 뱅크 중 상기 특정 뱅크 대신에 사용되는 뱅크 이외의 뱅크에 불량으로 되어 있는 뱅크를 포함하며,
    상기 대체용 반도체 칩은,
    데이터를 기억할 수 있는 복수의 대체 칩 뱅크와,
    해당 복수의 대체 칩 뱅크 중 어느 대체 칩 뱅크에 데이터를 기억시킬지를 특정할 수 있는 대체 칩 뱅크 특정 신호가 입력되는 대체 칩 어드레스 입력 단자를 포함하고,
    상기 대체용 반도체 칩의 내부 또는 외부에 상기 대체 칩 뱅크 특정 신호가 입력되고, 또한, 해당 대체 칩 뱅크 특정 신호가 입력되었을 때에, 해당 대체 칩 뱅크 특정 신호에 의해 특정되는 특정 대체 칩 뱅크로 기억될 예정의 데이터를 해당 특정 대체 칩 뱅크로 입력시키지 않는 특정 대체 칩 뱅크 비활성 상태로 하는 형태인지 여부를 선택할 수 있는 특정 대체 칩 뱅크 활성/비활성 선택 회로가 마련된
    반도체 메모리 모듈.
  3. 제 1 항에 있어서,
    복수 종류의 커맨드가 입력되는 커맨드 입력 회로로서, 해당 복수 종류의 커맨드 중 특정 종류의 커맨드가 입력된 경우에, 상기 특정 뱅크 활성/비활성 선택 회로가 상기 특정 뱅크 비활성 상태로 하는 형태로 되어 있는지 여부에 관계없이,상기 반도체 칩이 상기 특정 종류의 커맨드에 의해 특정되는 제어 상태로 제어되도록 하는 신호를 출력하는 특정 커맨드 제어 가능화 회로를 구비한
    반도체 메모리 모듈.
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