KR100302252B1 - 반도체 기억 장치 - Google Patents

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KR100302252B1
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가즈따미 아리모또
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다까히로 쯔루다
데루히꼬 아마노
마꼬 고바야시
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Abstract

메모리 셀의 동작 제어를 행하는 제어 회로부(3)를 중앙에 집중시키고, 그 위에 접착제(4)를 통해 방열판(5)을 부착한다. 또한, 제어 회로부(3) 상에 MPU 등의 기능을 갖는 반도체 집적 회로를 범프 전극을 통해 탑재한다. 또한, 제어 회로부와 메모리 블럭을 각각 별개의 칩으로 형성한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것이다.
종래부터, 반도체 기억 장치의 일례로서 DRAM(Dynamic Random Access Memory)이 널리 알려져 있다. DRAM은 일반적으로 기억 소자인 메모리 셀이 형성되는 메모리 블럭과, 메모리 셀의 동작 제어를 행하는 주변 회로가 형성되는 주변 회로부를 구비한다. 종래의 DRAM에서는, 예를 들면 4개의 메모리 블럭이 설치되는 경우에는 주변 회로부는 십자형의 형상을 갖고 있었다. 그 때문에, 각 메모리 블럭과 주변 회로부 사이의 신호 지연이 불균일하다고 하는 문제가 있었다.
상기한 문제를 해소하기 위해, 주변 회로부를 복수의 메모리 블럭의 중앙에 집중시킨 레이아웃이 제안되어 있다. 그 일례가 도 10에 도시되어 있다.
도 10을 참조하면, 칩(DRAM ; 1)은 반도체 기판(2)의 주 표면 상에 형성된 8개의 메모리 블럭(7a ∼ 7h)과 이들에 둘러싸이도록 중앙부에 배치된 제어 회로부(3)를 구비한다. 이 제어 회로부(3)가 상기 주변 회로부에 상당한다. 이와 같이 제어 회로부(3)의 주위에 메모리 블럭(7a ∼ 7h)을 설치함으로써, 신호 배선의 길이를 균일하게 하는 것이 용이해지므로 제어 회로부(3)와 메모리 블럭(7a ∼ 7h) 간의 신호 지연을 균일하게 할 수 있게 된다.
그러나, 도 10에 도시한 DRAM에도 다음에 설명한 바와 같은 문제가 있었다.
종래의 DRAM에서는 방열 부재를 적극적으로 설치하는 것이 필요한 만큼 고속 동작이 요구되고 있지 않았다. 그 때문에, 패키지나 리드 프레임으로부터의 방열로 충분히 대응할 수 있었다. 그리나, 최근의 MPU(Micro Processor Unit)의 동작 주파수 향상에 따라 100 MHz 이상의 고주파로 동작하는 DRAM이 요구되게 되었다. 이 경우에, 발열이 많은 회로를 포함하는 제어 회로부(3)가 칩(1)의 중앙부에 집중함으로써, 칩(1)의 중앙부에서 단위 면적당 발열이 종래보다 크게 되어, 그 결과 방열이 충분하지 않아서 열 파괴를 일으킨다고 하는 문제가 발생할 수 있다.
또한, 칩(1)의 형성 후에, MPU, Cache, BIST(Built In Self Test) 회로, 패리티용 DRAM 등의 기능을 부가할 수 있으면, 단일 종류의 칩(1)에 대해 여러 가지의 기능을 추가할 수 있다. 그러나, 도 10에 도시한 구조에서는, 상기한 바와 같은 기능을 칩(1) 상에 선택적으로 추가하는 것은 칩(1)이 칩 간 배선을 위한 패드를 갖지 않기 때문에 불가능했다.
또한, 각 메모리 블럭(7a ∼ 7h)에는 용장(redundancy) 구제 수단이 각각 설치되어 있다. 그러나, 메모리 블럭(7a ∼ 7h) 중 어느 하나에 용장 구제 수단으로 구제할 수 없는 불량이 존재한 경우, 나머지의 메모리 블럭이 양품이었다고 해도 칩(1) 전체가 불량품이라고 판정되었다. 가령, 구제 불가능한 메모리 블럭을 양품과 치환할 수 있으면, 칩(1)을 용장 구제하여 수율을 향상할 수 있지만, 종래는 칩(1) 전체가 단일의 반도체 칩에 형성되어 있기 때문에 그것이 불가능하였다. 그 때문에, 수율이 저하한다고 하는 문제도 있었다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것이다. 본 발명의 하나의 목적은, 메모리 블럭에 둘러싸이도록 제어 회로부를 배치한 경우에, 제어 회로부의 방열을 효율적으로 행할 수 있는 반도체 기억 장치를 제공하는 것에 있다.
본 발명의 다른 목적은, MPU 등의 기능을 선택적으로 추가할 수 있는 반도체 기억 장치를 제공하는 것에 있다.
본 발명의 또 다른 목적은, 수율을 향상시킬 수 있는 반도체 기억 장치를 제공하는 것에 있다.
본 발명에 따른 반도체 기억 장치는 하나의 국면에서는, 복수의 메모리 블럭과, 제어 회로부와, 방열 부재를 구비한다. 메모리 블럭 내에는 복수의 메모리 셀이 형성된다. 제어 회로부는 복수의 메모리 블럭에 둘러싸이며, 메모리 셀의 동작제어를 행하는 제어 회로가 내부에 형성된다. 방열 부재는 제어 회로부의 표면 상부와 이면 상의 적어도 한 쪽에 선택적으로 설치되며, 제어 회로부에서 발생된 열을 방산(放散)하는 기능을 갖는다. 또, 상기한 제어 회로부는 각 메모리 블럭과의 신호 지연이 균일해지도록 배치되면 된다.
상기한 바와 같이, 제어 회로부의 표면 상부와 이면 상부 중 적어도 한 쪽에 선택적으로 방열 부재를 설치함으로써, 발열량이 많은 부분으로부터 외부로 열을 방산할 수 있게 된다. 이에 따라, 효율적으로 방열을 행할 수 있을 뿐만 아니라, 칩의 표면 상부 전체에 방열 부재를 설치하는 경우와 비교하여 비용 삭감도 가능해진다.
상기 반도체 기억 장치는 패키지를 구비해도 된다. 이 경우, 방열 부재는 패키지를 관통하여 외부로 노출되는 것이 바람직하다. 또, 상기 패키지란, 본원 명세서에서는 칩을 기밀 밀봉하기 위한 절연 부재를 칭한다.
상기한 바와 같이 방열 부재가 패키지를 관통함으로써, 제어 회로부에서 발생된 열을 패키지의 외부로 직접 방산할 수 있게 된다. 이에 따라, 효율적인 방열을 행할 수 있다.
본 발명에 따른 반도체 기억 장치는, 다른 국면에서는, 제1과 제2 칩을 구비한다. 제1 칩은 복수의 메모리 블럭과 제어 회로부를 포함한다. 복수의 메모리 블럭 각각에는 복수의 메모리 셀이 형성된다. 제어 회로부는 복수의 메모리 블럭에 둘러싸이고 그 내부에 메모리 셀의 동작 제어를 행하는 제어 회로가 형성된다. 범프 전극은 제어 회로의 주위에 형성된다. 제2 칩은 범프 전극을 통해 제1 칩과접속되며 제어 회로부 상에 배치된다.
제1 칩과 다른 칩인 상기 제2 칩에 MPU, Cache, BIST 회로, 패리티용 DRAM 등의 기능을 선택적으로 부여하는 것은 용이하다. 이 제2 칩을 범프 전극을 통해 제1 칩과 접속함으로써, 반도체 기억 장치가 예를 들면 DRAM인 경우에 MPU 등의 상기 기능을 선택적으로 추가할 수 있게 된다.
상기 제2 칩 표면에는 본딩 패드가 형성되어도 된다. 또한, 제2 칩의 표면 상부와 제어 회로부의 이면 상의 적어도 한쪽에, 제어 회로부 또는 제2 칩에서 발생된 열을 방산하기 위한 방열 부재가 설치되어도 된다.
상기한 바와 같이 제2 칩을 설치함으로써, 그 표면 상에 본딩 패드를 형성할 수 있게 된다. 이에 따라, 본딩 패드 형성 영역의 확보가 용이해진다. 또한, 제2 칩의 표면 상부와 제어 회로부의 이면 상의 적어도 한 쪽에 방열 부재를 설치함으로써, 효율적으로 방열을 행할 수 있게 된다.
본 발명의 또 다른 국면에서는, 반도체 기억 장치는 복수의 메모리 블럭 칩과 제어 회로 칩을 구비한다. 각각의 메모리 블럭 칩에는 복수의 메모리 셀이 형성된다. 제어 회로 칩은 메모리 블럭 칩에 둘러싸이며, 메모리 셀의 동작 제어를 행하는 제어 회로가 내부에 형성된다.
상기한 바와 같이 메모리 블럭 칩과 제어 회로 칩을 각각 설치함으로써, 예를 들면 1개의 메모리 블럭 칩이 불량이라고 판단된 경우에 불량의 메모리 블럭 칩만을 양품의 메모리 블럭 칩과 치환할 수 있게 된다. 이에 따라, 불량품으로서 파기해야 하는 칩을 불량 메모리 블럭 칩에만 그치게 할 수 있으며, 결과로서 종래보다 수율을 향상시킬 수 있게 된다. 또한, 제어 회로 칩의 기능에 맞춰서 임의의 수의 메모리 블럭 칩을 제어 회로 칩과 접속할 수 있으며, 임의의 용량의 반도체 기억 장치를 얻을 수 있다. 또, 메모리 블럭 칩과 제어 회로 칩이란, 예를 들면 멀티 칩 모듈 기술에 의해 일체화 가능하다.
상기한 제어 회로 칩은 복수의 메모리 블럭 칩 내의 불량 행/열을 구제하기 위한 용장(redundancy) 프로그램 회로를 포함해도 된다.
상기한 바와 같이 용장 프로그램 회로를 제어 회로 칩 내에 설치함으로써, 예를 들면 1개의 메모리 블럭 칩 내에서의 불량 행/열을 다른 메모리 블럭 칩 내의 용장 행/열과 치환할 수 있게 된다. 또한, 제어 회로 칩 내에 용장 행/열을 설치한 경우에는, 각 메모리 블럭 칩 내의 불량 행/열과 제어 회로 칩 내의 용장 행/열을 치환할 수 있게 된다. 이에 따라, 불량 발생률이 높은 메모리 블럭 칩이 존재하고 있다고 해도 그것을 구제할 수 있게 된다. 이것도 반도체 기억 장치의 수율 향상에 기여할 수 있다.
또한, 상기 용장 프로그램 회로는 용장 행/열의 어드레스를 기억하는 어드레스 프로그램부와, 어드레스 프로그램부의 출력에 의해 용장 행/열 액세스 지시를 검출하고 메모리 블럭 칩을 불활성화하는 메모리 블럭 칩 불활성화 신호 발생 회로를 포함해도 된다. 그리고, 어드레스 프로그램부는 기억 어드레스와 제공된 어드레스의 일치/불일치를 나타낸 신호를 메모리 블럭 칩 불활성화 신호 발생 회로로 제공한다.
상기한 바와 같이, 어드레스 프로그램부와 메모리 블럭 칩 불활성화 신호 발생 회로를 설치함으로써, 1개의 메모리 블럭 칩 내에서 구제할 수 없는 불량 행/열을 다른 메모리 블럭 칩 혹은 제어 회로 칩 내의 용장 행/열로 치환할 수 있게 된다. 이에 따라, 종래 구제할 수 없었던 불량을 갖는 메모리 블럭을 구제할 수 있으며, 반도체 기억 장치의 수율 향상에 효과적으로 기여할 수 있다.
또한, 상술한 바와 같이 제어 회로 칩은 용장 행/열을 포함해도 된다.
이와 같이, 제어 회로 칩 내에 용장 행/열을 설치함으로써, 이 용장 행/열과 각 메모리 블럭 칩 내에서의 불량 행/열을 치환할 수 있게 된다. 이에 따라, 예를 들면 각 메모리 블럭 칩 내의 용장 행/열을 모두 사용한 경우에도, 그 제어 회로 칩 내의 용장 행/열과 메모리 블럭 칩 내의 불량 행/열을 치환할 수 있게 된다. 이에 따라, 또한 반도체 기억 장치의 불량 발생률을 저하시킬 수 있으며 수율 향상을 도모할 수 있다.
또, 불량 행/열의 프로그램을 전기적으로 기록 가능한 안티 퓨즈 소자 등을 이용하여 행해도 된다.
이에 따라, 용장 구제에서 레이저 트리밍(laser trimming)이 불필요해지며, 생산성을 향상시킬 수 있게 된다.
또한, 제어 회로 칩의 표면 상부와 이면 상부 중 적어도 한 쪽에, 제어 회로 칩에서 발생된 열을 방산하기 위한 방열 부재가 설치되어도 된다.
상기한 바와 같이, 방열 부재를 설치함으로써, 상술한 각 국면의 경우와 마찬가지로, 효율적으로 방열을 행할 수 있게 된다.
도 1은 본 발명의 제1 실시 형태에서의 DRAM을 모식적으로 나타낸 사시도.
도 2a ∼ 도 2c는 도 1에 도시한 DRAM을 패키지로 기밀 밀봉한 상태를 나타낸 단면도.
도 3은 본 발명의 제2 실시 형태에서의 DRAM을 모식적으로 나타낸 사시도.
도 4는 본 발명의 제3 실시 형태에서의 DRAM을 나타낸 평면도.
도 5는 도 4에 도시한 메모리 블럭 칩과 제어 회로 칩의 구성의 일례를 나타낸 블럭도.
도 6은 본 발명의 제4 실시 형태에서의 DRAM을 나타낸 평면도.
도 7은 도 6에 도시한 용장 프로그램 회로의 구성의 일례를 나타낸 블럭도.
도 8은 본 발명의 제5 실시 형태에서의 DRAM을 나타낸 평면도.
도 9는 안티 퓨즈 회로의 회로도.
도 10은 종래의 DRAM의 일례를 나타낸 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 칩
2 : 반도체 기판
3 : 제어 회로부
4 : 접착제
5 : 방열판
6 : 본딩 패드
7a ∼ 7h : 메모리 블럭
10a, 10b, 16 : 패키지
19 : 반도체 집적 회로
20a, 20b : 범프 전극
21, 21a ∼ 21h : 메모리 블럭 칩
22 : 제어 회로 칩
23 : 멀티 칩 모듈
24 : 메모리 셀 어레이
25 : 행 디코더
26 : 센스 앰프
27 : I/O 디코더
28 : 열 디코더
29 : 내부 전위 발생 회로
30 : 내부 클럭 발생 회로
31 : 어드레스 버퍼
32 : DQ 트랜지스터
33 : 용장 프로그램 회로
34 : 용장 어레이 회로
35 : 용장 열 디코더
36 : 용장 메모리 셀(용장 행/열)
37 : 용장 행 디코더
38 : 용장 센스 앰프
40 : 퓨즈
42 : 용장 행/열
43a, 43b : 어드레스 프로그램부
44 : 메모리 블럭 칩 불활성화 신호 발생 회로
45 : 안티 퓨즈 소자
이하, 도 1 ∼ 도 9를 이용하여 본 발명의 실시 형태에 대해 설명한다.
＜제1 실시 형태＞
우선, 도 1과 도 2를 이용하여 본 발명의 제1 실시 형태에 대해 설명한다. 도 1은 본 발명의 제1 실시 형태에서의 DRAM을 모식적으로 나타낸 사시도이다.
도 1을 참조하면, 반도체 기판(2)의 주 표면에는 메모리 블럭(7a ∼ 7h)과 제어 회로부(3)가 형성된다. 메모리 블럭(7a ∼ 7h) 내에는 각각 복수의 메모리 셀이 형성된다. 제어 회로부(3) 내에는 메모리 셀의 동작 제어를 행하는 제어 회로가 형성된다.
제어 회로부(3)는 도 1에 도시한 형태에서는, 8개의 메모리 블럭(7a ∼ 7h)으로 둘러싸여 있다. 그리고, 각 메모리 블럭(7a ∼ 7h)과 제어 회로와의 신호 지연이 균일해지도록 제어 회로부(3)가 반도체 기판(2)의 중앙부에 배치되어 있다. 그러나, 제어 회로부(3)는 각 메모리 블럭과의 신호 지연이 균일하면 반드시 반도체 기판(2)의 중앙부에 설치될 필요는 없다.
제1 실시 형태에서는 제어 회로부(3)의 표면 상에 접착제(4)를 통해 복수의 방열판(5)이 세워 설치되어 있다. 제어 회로부(3)에는 발열량이 많은 제어 회로가 집중되어 있기 때문에, 제어 회로부(3)의 표면 상에 선택적으로 방열판(5)을 설치함으로써, 효율적으로 열을 방산할 수 있게 된다. 또한, 방열판(5)은 예를 들면 강철 등의 방열성이 우수한 재질로 구성되지만, 도 1에 도시된 바와 같이 제어 회로부(3) 상에서만 선택적으로 방열판(5)을 설치함으로써, 방열판(5)을 칩(1)의 표면 상부 전면에 설치하는 경우와 비교해서 방열판(5)을 축소할 수 있게 된다. 이에 따라, 방열판(5) 자체의 비용을 삭감할 수도 있게 된다.
상기한 바와 같이 제1 실시 형태에서의 칩(1)에 따르면, 제어 회로와 메모리 블럭(7a ∼ 7h) 간의 신호 지연이 균일하며 또한 신뢰성이 높은 반도체 기억 장치를 저 비용으로 얻을 수 있다.
또, 도 1에 도시한 바와 같이, 본딩 패드(6)는 방열판(5)을 둘러싸도록 제어 회로부(3)의 표면 상에 형성된다. 그러나, 이 본딩 패드(6)는 메모리 블럭(7a ∼ 7h) 내에 배치되어도 된다.
또한, 방열판(5)은 제어 회로부(3)의 표면 상에 설치되어 있지만, 칩(1)의 이면에서 또한 제어 회로부(3)의 이면에 선택적으로 설치되어도 된다. 이 경우에는, 제어 회로부(3)의 표면이 방열판(5)으로 덮이지 않기 때문에, 본딩 패드(6)의 배치의 자유도가 향상된다.
다음에, 도 2를 이용하여 칩(1)을 패키지로 밀봉한 경우에 대해 설명한다. 도 2a ∼ 도 2c는 상술한 칩(1)을 패키지로 기밀 밀봉한 상태를 나타낸 단면도이다. 또, 본 명세서에서는, 칩(1)을 기밀 밀봉하는 절연 부재를 패키지라고 칭한다.
도 2a를 참조하면, 패키지(10a) 내에 칩(1)이 배치된다. 패키지(10a)는 적층 세라믹(11)과 캡(13)을 포함한다. 적층 세라믹(11)의 표면 상에는 메탈라이즈 도체가 형성되며, 이것과 반도체 칩(1)이 와이어(12)에 의해 전기적으로 접속된다. 패키지(10a)의 양끝에는 리드가 설치된다. 이러한 구성에서, 상기 방열판(5)이 캡(13)을 관통하여 외부로 돌출되어 있다. 이와 같이 방열판(5)을 패키지 외부에노출시킴으로써, 방열판(5)으로부터 패키지(10a) 주위의 외기(外氣) 중에 직접 열을 방산할 수 있게 된다.
다음에, 도 2b를 참조하면, 이 도면에 도시한 패키지(10b)는 세라믹(15)으로 구성된다. 이 경우도, 세라믹(15)을 관통하여 외부에 노출되도록 방열판(5)이 설치된다. 이에 따라, 상술한 경우와 마찬가지의 효과를 기대할 수 있다.
다음에, 도 2c를 참조하면, 이 도면에 도시한 패키지(16)는 몰드 수지로 구성된다. 이러한 패키지(16)를 채용하는 경우에는, 몰드 수지(17)를 관통하여 패키지(16)의 외부에 노출되도록 방열판(5)이 설치된다. 그리고, 칩(1)은 다이패드(18) 상에 배치되며, 칩(1)과 리드(14)는 와이어(12)를 통해 전기적으로 접속된다. 이 경우에도 상술한 각 경우와 마찬가지의 효과를 기대할 수 있다.
＜제2 실시 형태＞
다음에, 도 3을 이용하여 본 발명의 제2 실시 형태에 대해 설명한다. 도 3은 본 발명의 제2 실시 형태에서의 DRAM을 나타낸 사시도이다.
도 3을 참조하면, 제2 실시 형태에서는 제어 회로부(3)의 주연부 상에 복수의 범프 전극(20a)이 설치되어 있다. 한편, 칩(1)과는 별도로 반도체 집적 회로(19)가 준비된다. 이 집적 회로(19)에는 예를 들면 MPU, Cache, BIST 회로, 패리티용 DRAM 등의 기능 중 적어도 1개의 기능이 부여되어 있다.
반도체 집적 회로(19)의 표면 상에는 범프 전극(20b)이 형성되며, 이 범프 전극(20b)과 상기 범프 전극(20a)이 융착된다. 이에 따라, 메모리 블럭(7a ∼ 7h)과 제어 회로부(3)를 포함하는 칩(1) 상에 반도체 집적 회로(19)가 탑재되며 DRAM에 MPU 등의 기능을 선택적으로 부여할 수 있게 된다.
또한, 상술한 바와 같이 칩(1)과 반도체 집적 회로(19)가 별개의 칩으로 구성되기 때문에, 칩(1)은 대량 생산에 의한 비용 절감이 용이해지며 반도체 집적 회로(19)는 저 비용으로 DRAM의 웨이퍼 프로세스에서는 실현 곤란한 바이폴라 소자나 고주파 소자 등을 집적하여 제조할 수도 있게 된다. 그 결과, 저 비용의 다품종 소량 생산을 실현할 수 있다.
또, 제2 실시 형태의 경우도 상술한 제1 실시 형태의 경우와 마찬가지로, 방열판(5)을 반도체 집적 회로(19)의 표면 상부와 제어 회로부(3)의 이면상의 적어도 한 쪽에 설치해도 된다. 이에 따라, 효율적인 방열을 행할 수 있다. 또한, 본딩 패드(6)는 방열판(5)을 둘러싸도록 반도체 집적 회로(19)의 표면 상에 형성되어도 된다.
＜제3 실시 형태＞
다음에, 도 4와 도 5를 이용하여 본 발명의 제3 실시 형태에 대해 설명한다. 도 4는 본 발명의 제3 실시 형태에서의 멀티 칩 모듈(DRAM ; 23)을 모식적으로 나타낸 평면도이다.
도 4를 참조하면, 제3 실시 형태에서는 메모리 셀이 형성되는 메모리 블럭 칩(21a ∼ 21h)과 제어 회로가 형성되는 제어 회로 칩(22)이 설치되어 있다. 제어 회로 칩(22)의 주연부 상에는 복수의 본딩 패드(6)가 설치되며, 각 메모리 블럭 칩(21a ∼ 21h) 상에 형성된 본딩 패드(6)와 와이어(12)를 통해 전기적으로 접속된다. 그리고, 제어 회로 칩(22)과 메모리 블럭 칩(21a ∼ 21h)은 멀티 칩 모듈 기술에 의해 일체화되어 있다. 또, 메모리 블럭 칩(21b, 21f)은 다른 메모리 블럭 칩(21a, 21c ∼ 21e, 21g, 21h)과는 90°다른 방향으로 배치되어 있다.
상술한 바와 같이 메모리 블럭과 제어 회로를 별개의 칩으로 형성함으로써 다음과 같은 효과를 얻을 수 있다.
예를 들면, 메모리 블럭 칩(21a) 내에 종래의 용장 구제 수단으로 구제할 수 없는 불량이 존재하고 나머지 메모리 블럭 칩(21b ∼ 21h)이 양품이었던 경우에, 메모리 블럭 칩(21a)만을 양품의 메모리 블럭 칩으로 치환할 수 있다. 종래 예에서는, 1개의 메모리 블럭 내에 용장 구제 수단으로 구제할 수 없는 불량이 존재한 경우, 다른 양품의 메모리 블럭도 불량품으로서 파기해야만 했었다. 그에 반해, 상술한 바와 같이 용장 구제 수단으로 구제할 수 없는 불량이 존재하는 메모리 블럭 칩(21a)만을 선택적으로 양품의 메모리 블럭 칩으로 치환할 수 있으므로, 나머지 양품의 메모리 블럭 칩(21b ∼ 21h)을 유효하게 활용할 수 있다. 그 결과, 불량품으로서 파기해야만 하는 메모리 블럭을 불량의 메모리 블럭 칩(21a) 내의 메모리 블럭에만 그치게 할 수 있으며, 결과로서 수율을 향상시킬 수 있게 된다.
또한, 메모리 블럭 칩(21a ∼ 21h)은 제어 회로 칩(22)과 별개의 칩으로 했기 때문에, 대량 생산에 의한 비용 절감이 용이해진다. 또한, 제어 회로 칩(22)을 변경하는 것만으로 임의의 수의 메모리 블럭 칩을 제어 회로 칩(22)과 접속할 수 있다. 이에 따라, 동일한 웨이퍼 프로세스에 의한 메모리 블럭 칩을 이용하여 임의의 용량의 DRAM을 얻을 수도 있다.
여기서, 도 5를 이용하여 메모리 블럭 칩(21)과 제어 회로 칩(22)의 구성의일례에 대해 설명한다. 도 5는 메모리 블럭 칩(21)과 제어 회로 칩(22)의 구성의 일례를 나타낸 블럭도이다.
도 5를 참조하면, 메모리 블럭 칩(21)은 메모리 셀 어레이(24)와, 워드선의 선택을 행하는 행 디코더(25)와, 센스 앰프(26)와, 비트선의 선택을 행하는 열 디코더(28)와, I/O 디코더(27)를 구비한다.
제어 회로 칩(22)은 내부 전위 발생 회로(29)와, 내부 클럭 발생 회로(30)와, 외부 어드레스를 내부 어드레스로 변환하는 어드레스 버퍼(31)와, DQ 트랜지스터(32)와, 용장 프로그램 회로(33)와, 용장 어레이 회로(34)를 포함한다. 용장 어레이 회로(34)는 용장 메모리 셀(용장 행/열 ; 36)과, 용장 열 디코더(35)와, 용장 행 디코더(37)와, 용장 센스 앰프(38)를 포함한다.
상기한 바와 같이, 제어 회로 칩(22) 내에 발열량이 많은 회로를 집중시키고 있다. 그 때문에, 도 4에서 도시되지 않았지만 제어 회로 칩(22)의 표면 상부와 이면 상부 중 적어도 한쪽에 도 3의 경우와 마찬가지의 방열판(5)을 설치함으로써, 상술한 각 실시 형태의 경우와 마찬가지로 효율적으로 방열을 행할 수 있게 된다.
또, 용장 어레이 회로(34)는 제어 회로 칩(22)과 메모리 블럭 칩(21) 중 적어도 한쪽에 설치되면 된다. 또, 도 5에 도시한 회로 중에서 발열량이 적은 회로를 메모리 블럭 칩(21) 내에 설치해도 된다.
＜제4 실시 형태＞
다음에, 도 6과 도 7을 이용하여 본 발명의 제4 실시 형태에 대해 설명한다. 도 6은 본 발명의 제4 실시 형태에서의 멀티 칩 모듈(23)을 모식적으로 나타낸 평면도이다.
도 6을 참조하면, 제4 실시 형태에서는 용장 프로그램 회로(33)가 제어 회로 칩(22) 내에만 형성되어 있다. 그에 따라, 불량 어드레스 프로그래밍을 위한 복수의 퓨즈(40)도 제어 회로 칩(22) 내에만 형성되어 있다.
용장 프로그램 회로(33)는 각 메모리 블럭 칩(21a ∼ 21h) 내에서의 불량 행/열을 용장 행/열로 치환하는 기능을 갖는다. 용장 행/열은 제어 회로 칩(22) 내와 각 메모리 블럭 칩(21a ∼ 21h) 내의 적어도 한쪽에 설치되면 된다.
상기한 바와 같은 기능을 갖는 용장 프로그램 회로(33)를 제어 회로 칩(22)에 설치함으로써, 예를 들면 메모리 블럭 칩(21a) 내에서의 불량 행/열을 메모리 블럭 칩(21b) 내에서의 용장 행/열과 치환할 수 있게 된다. 또한, 용장 행/열이 제어 회로 칩(22) 내에 설치되는 경우에는, 각 메모리 블럭 칩(21a ∼ 21h) 내에서의 불량 행/열을 제어 회로 칩(22) 내의 용장 행/열과 치환할 수 있게 된다. 이에 따라, 종래 구제할 수 없는 메모리 블럭 칩(21a ∼ 21h)을 제어 회로 칩(22) 내 혹은 다른 메모리 블럭 칩(21a ∼ 21h) 내의 용장 행/열을 이용하여 구제할 수 있으며, 수율을 향상시킬 수 있게 된다.
여기서, 도 7을 이용하여 용장 프로그램 회로(33)의 구성의 일례에 대해 설명한다. 도 7은 용장 프로그램 회로(33)의 구성의 일례를 나타낸 블럭도이다.
도 7을 참조하면, 용장 프로그램 회로(33)는 어드레스 프로그램부(43a, 43b)와 메모리 블럭 칩 불활성화 신호 발생 회로(44)를 포함한다. 어드레스 프로그램부(43a, 43b)는 용장 행/열(42)의 어드레스를 기억하고, 기억 어드레스와 제공된어드레스의 일치/불일치를 나타내는 신호를 메모리 블럭 칩 불활성화 신호 발생 회로(44)로 제공한다. 메모리 블럭 칩 불활성화 신호 발생 회로(44)는 어드레스 프로그램부(43a, 43b)의 출력에 의한 용장 행/열(42)의 액세스 지시를 검출하고, 메모리 블럭 칩(21a, 21b)을 불활성화한다.
상기한 바와 같이, 용장 프로그램 회로(33)가 어드레스 프로그램부(43a, 43b)와 메모리 블럭 칩 불활성화 신호 발생 회로(44)를 구비함으로써 용장 프로그램 회로(33)에 의해 모든 메모리 블럭 칩(21a ∼ 21h) 내의 불량 행/열과 제어 회로 칩(22) 내의 용장 행/열(42)을 치환할 수 있게 된다. 이에 따라, 모든 메모리 블럭 칩(21a ∼ 21h) 내의 용장 행/열에서는 구제할 수 없는 불량 행/열을 제어 회로 칩(22) 내의 용장 행/열(42)을 이용하여 구제할 수 있게 된다.
또, 도시하지 않았지만 용장 행/열(42)은 각 메모리 블럭 칩(21a ∼ 21h) 내에도 설치된다. 이에 따라, 예를 들면 도 7에서의 메모리 블럭 칩(21a) 내에서 구제할 수 없는 불량 행/열이 존재한 경우에, 메모리 블럭 칩(21b) 내의 용장 행/열을 이용하여 메모리 블럭 칩(21a)을 구제할 수 있게 된다. 이와 같이, 메모리 블럭 칩 간에서 불량 행/열과 용장 행/열과의 치환을 행할 수 있다.
또한, 용장 행/열(42)은 제어 회로 칩(22) 내 혹은 메모리 블럭 칩(21a ∼ 21h) 내에만 설치되어도 된다. 이 경우에도, 용장 행/열(42)을 이용하여 모든 메모리 블럭 칩(21a ∼ 21h) 내의 불량 행/열의 구제를 행할 수 있다.
또한, 상술한 용장 프로그램 회로(33) 자체를 어느 하나의 메모리 블럭 칩(21a ∼ 21h) 내에 설치할 수도 있다. 이 경우에도, 상술한 경우와 마찬가지의효과를 기대할 수 있다. 또한, 용장 행/열만을 포함하는 용장 메모리 블럭 칩을 멀티 칩 모듈(23) 내에 설치하는 것도 고려할 수 있다. 이 경우에는, 제어 회로 칩(22) 내에서 또는 메모리 블럭 칩(21a ∼ 21h) 내에서 용장 행/열(42)을 설치하는 영역을 확보할 필요가 없어지며, 각 칩의 고집적화에 기여할 수 있다. 그 뿐만 아니라, 많은 용장 행/열(42)을 준비할 수 있으므로, 불량 발생률이 높은 양산 초기라도 양품의 디바이스를 얻을 수 있게 된다.
＜제5 실시 형태＞
다음에, 도 8과 도 9를 이용하여 본 발명의 제5 실시 형태에 대해 설명한다. 도 8은 본 발명의 제5 실시 형태에서의 멀티 칩 모듈(23)의 구성을 모식적으로 나타낸 평면도이다.
도 8을 참조하면, 제5 실시 형태에서는 상술한 제4 실시 형태에서의 퓨즈(40) 대신에 안티 퓨즈 소자(45)가 채용되고 있다. 그 이외의 구성에 대해서는 상술한 제4 실시 형태와 마찬가지이다.
제어 회로 칩(22)은 메모리 블럭 칩(21a ∼ 21h)과 다른 칩이기 때문에, 안티 퓨즈 소자를 제어 회로 칩(22) 내에 형성하는 것은 용이하다. 이 안티 퓨즈 소자를 이용하여 불량 어드레스의 프로그래밍을 행함으로써, 불량 행/열 구제에서 퓨즈 블로우가 불필요해지며, 생산성이 향상된다. 또, 전기적으로 프로그램 가능한 소자라면 상기의 안티 퓨즈 소자 이외의 것을 사용할 수 있다.
여기서, 도 9를 이용하여 안티 퓨즈 소자 등의 전기적으로 프로그램 가능한 소자를 이용한 프로그래밍 방법에 대해 설명한다. 도 9는, 예를 들면USP5,631,862에 개시된 안티 퓨즈 회로(50)를 나타낸 회로도이다. 이 안티 퓨즈 회로(50)에서의 안티 퓨즈(60) 대신에 전기적으로 프로그램 가능한 소자를 이용할 수 있다. 여기서, 안티 퓨즈란, 캐패시터형 소자에 고 전위를 인가함으로써 절연막이 절연 파괴되어 퓨즈로서 기능하는 것이다.
도 9를 참조하면, 안티 퓨즈 회로(50)는 3개의 주요한 신호를 받는다. 트리거 신호 T(RAS)와 디바이스 인에이블 신호 DVC2E, 그리고 리세트 신호 RST이다. 트리거 신호 T(RAS)는 행 어드레스 선택 신호 RAS를 지연시킨 것으로, 많은 메모리 소자에 사용되고 있는 칩 내 신호이다. T(RAS)는 어드레스 검지 중에는 액티브(low)이며, 다른 경우에는 인액티브(high)이다. 디바이스 인에이블 신호 DVC2E는 종래부터 있는 칩 내 신호이며, 공급 전위 Vcc의 거의 절반의 진폭을 갖는 신호이다.
T(RAS), DVC2E, RST 외에 안티 퓨즈 회로(50)는 스위쳐블(switchable) 신호 CGND를 스위쳐블 노드(62)에서 받는다. 통상, 동작 시는 스위쳐블 신호 CGND는 안티 퓨즈(60)에 기준 전위를 공급하기 위해 접지되어 있다. 안티 퓨즈(60)를 블로우할 때에는, 스위쳐블 신호 CGND는 통상 10V 이상의 고 전위가 된다.
안티 퓨즈 회로(50)는 2개의 주요한 부분, 즉 출력 래치(51)와 래치 제어부(52)로 이루어진다. 래치 제어부(52)는 기준 경로(65), 리세트 경로(67), 안티 퓨즈 센스 경로(68)를 포함한다. 트랜지스터(53)의 게이트는 접지되어 있으므로, 트랜지스터(53)는 항상 ON 상태이다. 트랜지스터(53)는 노드(54)와 인버터(55)의 입력과의 사이에 삽입된 고 저항 부하가 된다
통상 동작 시에는, 제어 트랜지스터(56)는 디바이스 인에이블 신호 DVC2E에 의해 ON이 되며, 제어 노드(57)를 인버터(55)의 입력에 접속한다. 제어 트랜지스터(56)는 트랜지스터(53)보다 구동 능력이 커지도록 설정되어 있다. 따라서, 인버터(55)의 입력은 제어 노드(57)의 제어 전위 Vcon으로 제어된다.
리세트 트랜지스터(58)는 높은 전류 구동 능력을 가지며, 채널 폭이 채널 길이에 대해 충분히 크다. 그 때문에, 직렬로 연결된 리세트 트랜지스터(58)와 제어 트랜지스터(56)는 리세트 신호 RST가 high로 되면, 트랜지스터(53)에 우세하여 인버터(55)의 입력을 접지 전위로 할 수 있다.
드롭 트랜지스터(59)의 게이트는 Vcc에 접속되어 있으므로, 드롭 트랜지스터(59)는 항상 ON 상태이다. 따라서, 드롭 트랜지스터(59)는 제어 노드(57)와 안티 퓨즈(60)의 사이에 배치된 저항으로서 작동한다. 또한, 드롭 트랜지스터(59)는 제어 노드(57)에 걸린 최대 전위를 공급 전위 Vcc로부터 드롭 트랜지스터(59)의 임계치 전위 Vt를 뺀 값까지 제한한다. 또한, 드롭 트랜지스터(59)는 리세트 트랜지스터(58)와 트랜지스터(61)의 드레인·게이트 간 전위와, 제어 트랜지스터(56)의 소스·게이트 간 전위를, 게이트 산화막이 파괴되는 전위 이하로 제한한다.
안티 퓨즈(60)를 블로우하기 전에는, 트리거 신호 T(RAS)가 high로 되며, 트랜지스터(61)가 ON되고 트랜지스터(63)가 OFF된다. 다음에, 리세트 신호 RST가 단기간 high로 된다. 리세트 신호 RST가 high이므로, 리세트 트랜지스터(58)가 ON되며, 제어 전위 Vcon은 low로 된다. 따라서, 인버터(55)의 입력은 low로 된다. 이에 따라, 출력 신호 FR은 high로 되며, 절단 트랜지스터(64)는 ON된다. 기준 경로(65)는 제어 노드(57)와 접지 전위를 접속한다.
출력 래치(51)가 세트되는데 충분한 기간 후, 리세트 신호 RST가 low로 되어, 리세트 트랜지스터(58)를 OFF시킨다. 제어 노드(57)는 트랜지스터(61)와 절단 트랜지스터(64)를 통해 계속 접지된다. 리세트 신호 RST가 low로 되면, 스위쳐블 신호 CGND는 12V를 스위쳐블 노드(62)에 인가하여 안티 퓨즈(60)를 블로우한다. 안티 퓨즈(60)가 블로우되면 저항치가 저하하고, 스위쳐블 신호 CGND는 제어 노드(57)와 기준 경로(65)를 통하여 접지 전위에 접속된다.
상술한 바와 같이 해서 안티 퓨즈(60)가 블로우되며, 퓨즈로서의 기능을 얻을 수 있다. 이 안티 퓨즈(60)를 전기적으로 기록 가능한 소자로 치환함으로써, 상술한 바와 같이 퓨즈 블로우를 행하는 일없이 불량 행/열을 구제할 수 있다.
또, 상술한 각 실시 형태에서는, 메모리 블럭이 8개인 경우에 대해 설명했지만, 메모리 블럭의 수는 임의로 선택 가능하다. 이 경우에는, 각 메모리 블럭과 제어 회로부 간의 신호 지연이 균일해지도록 제어 회로부를 배치할 필요가 있다. 또한, 상술한 각 실시 형태에서는, 반도체 기억 장치의 일례로서 DRAM에 본 발명을 적용하는 경우에 대해 설명했지만, SRAM(Static Random Access Memory) 등의 DRAM 이외의 반도체 기억 장치에도 본 발명은 적용 가능하다. 또한, 상술한 각 실시 형태의 특징을 서로 조합하는 것도 가능하다.
본 발명에 따른 반도체 기억 장치에 의하면, 하나의 국면에서는, 제어 회로부 상에 선택적으로 방열 부재가 설치되어 있다. 이에 따라, 효율적으로 반도체 기억 장치의 방열이 행해지며, 신뢰성이 높은 반도체 기억 장치를 얻을 수 있다.
본 발명에 따른 반도체 기억 장치는, 다른 국면에서는, 제어 회로부 상에 제2 칩을 갖고 있다. 이와 같이 제2 칩을 가짐으로써, 이 칩에 MPU 등의 기능을 선택적으로 부여할 수 있게 된다. 이에 따라, 고성능 또한 다양한 반도체 기억 장치를 얻을 수 있다.
본 발명에 따른 반도체 기억 장치에 의하면, 또 다른 국면에서는, 메모리 블럭 칩과 제어 회로 칩이 설치된다. 이와 같이 메모리 블럭과 제어 회로부를 별개의 칩 상에 형성함으로써, 예를 들면 1개의 메모리 블럭 칩만 용장 구제 수단으로 구제할 수 없는 경우에, 그 메모리 블럭 칩만을 양품의 메모리 블럭 칩과 교환하는 것만으로 다른 메모리 블럭 칩을 파기할 필요가 없어진다. 이에 따라, 결과로서 수율을 향상시킬 수 있게 된다.

Claims (3)

  1. 복수의 메모리 셀이 각각 형성되는 복수의 메모리 블럭;
    상기 복수의 메모리 블럭에 둘러싸이며, 상기 메모리 셀의 동작 제어를 행하는 제어 회로가 형성되는 제어 회로부; 및
    상기 제어 회로부의 표면 상부와 이면 상부 중 적어도 한 쪽에 선택적으로 설치되며, 상기 제어 회로부에서 발생된 열을 방산하기 위한 방열 부재
    를 구비한 것을 특징으로 하는 반도체 기억 장치.
  2. 복수의 메모리 셀이 각각 형성되는 복수의 메모리 블럭;
    상기 복수의 메모리 블럭에 둘러싸이며, 상기 메모리 셀의 동작 제어를 행하는 제어 회로가 형성되는 제어 회로부를 포함하는 제1 칩;
    상기 제어 회로의 주위에 형성된 범프 전극; 및
    상기 범프 전극을 통해 상기 제1 칩과 접속되며, 상기 제어 회로부 상에 배치되는 제2 칩을 구비하고,
    상기 제2 칩의 표면에 본딩 패드와 방열 부재가 배치되고, 상기 제어 회로의 표면 상에도 방열 부재가 배치된 것을 특징으로 하는 반도체 기억 장치.
  3. 복수의 메모리 셀이 각각 형성되는 복수의 메모리 블럭 칩; 및
    상기 메모리 블럭 칩에 둘러싸이며, 상기 메모리 셀의 동작 제어를 행하는제어 회로가 형성되는 제어 회로 칩
    을 구비하고,
    상기 제어 회로 칩은 상기 복수의 메모리 블록 칩 내의 불량 행/열을 구제하기 위한 용장 프로그램 회로를 포함하며,
    상기 용장 프로그램 회로는 용장 행/열의 어드레스를 기억하는 어드레스 프로그램부 및 상기 어드레스 프로그램부의 출력에 의해 용장 행/열 억세스 지시를 검출하고 메모리 블록 칩을 불활성화하는 메모리 블록 칩 불활성화 신호 발생 회로를 포함하며,
    상기 어드레스 프로그램부는 기억 어드레스에 인가되는 어드레스의 일치/불일치를 나타내는 신호를 상기 메모리 블록 칩 불활성화 신호 발생 회로에 인가하는 것을 특징으로 하는 반도체 기억 장치.
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