JPS63292500A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野］ この発明は、半導体記憶技術さらには大容量メモリの冗
長回路に適用して特に有効な技術に関し、例えば随時読
出し書込み可能な半導体メモリに利用して有効な技術に
関する。 ［従来の技術］ ＲＡＭ　（ランダム・アクセス・メモリ）のような半導
体記憶装置においては、メモリセルアレイの大容量化が
進むに従って、欠陥ビットによる歩留りの低下が問題に
なる。そこで、メモリセルアレイ内の欠陥ビットを含む
列または行を、別に用意された予備のメモリ列またはメ
モリ行と置き換えて欠陥ビットを救済する冗長回路を設
け、歩留りの向上を図ることが行なわれている。 従来の冗長回路は、ヒユーズ等のプログラミング素子を
有するアドレス比較回路に、ヒユーズを溶断もしくはそ
のまま残すことで比較アドレスを設定し、この設定され
た比較アドレスと入力アドレスとを比較して冗長回路へ
の切替え信号を形成するようにしたアドレス比較方式が
一般的であった（日経マグロウヒル社発行「日経エレク
トロニクス４１９８１年１２月７日号、第２３９頁〜２
４５頁参照）。 ［発明が解決しようとする問題点］ 従来のアドレス比較方式を用いた冗長回路にあっては、
比較アドレスを設定するプログラミング用ヒユーズを電
流パルスによって溶断させる方式を採っている。そのた
め、ヒユーズに電流パルスを流すための電流引抜き回路
や切断用電圧を印加するためのパッド、ヒユーズの状態
を検出する回路が必要であった。その結果、冗長回路の
構成が複雑で素子数が多く、大きな面積を占有していた
。 一方、半導体メモリの大容量化に伴うチップサイズの増
大および微細加工技術の採用によって、完全良品の取得
が更に難しくなっている。従って、半導体メモリの歩留
りの向上を図るには、予備列や予備行を増やして冗長数
を高める必要がある。 しかし、そのようにすると冗長回路の占有面積がますま
す大きくなってしまう。 この発明の目的は、大容量の半導体メモリにおいて冗長
構成を採る場合の冗長回路占有面積を低減できるように
することにある。 この発明の他の目的は、冗長回路を有する半導体メモリ
のアクセス速度の向上を図ることにある。 この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

【問題点を解決するための手段】

本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。 すなわち、冗長回路用のプログラミング素子としてレー
ザ切断型の低抵抗ヒユーズを用い、かつ不良アドレスの
切替え信号を上記ヒユーズを含むプログラマブル・ロジ
ック回路によって形成させるようにするものである。 ［作用〕 上記した手段によれば、プログラミング用のヒユーズを
切断するための電流引抜き回路、切断電圧印加用のパッ
ド、ヒユーズの状態検出回路が不用になって冗長回路の
占有面積を低減させることができる。また、プログラマ
ブル・ロジックによって直接、冗長回路の切替え信号を
発生させろことにより、入力アドレスの比較を行なう必
要をなくし、これによって冗長回路を有する半導体メモ
リのアクセス速度の向上を図るという上記［１的を達成
することができる。 ［実施例］ 第１図に本発明に係る半導体メモリの冗長回路の基本構
成を示す。 第１図において、符号１は外部から供給されるアドレス
信号Ａ６〜Ａｉに基づいて内部アドレス信号ａｎｔ　＆
、”ａ　ｉ　、　ａ　ｉを形成するアドレスバッファ回
路、２は複数個のメモリセルがマトリックス状に配置さ
れたメモリセルアレイ、３は内部アドレス信号ａ、ｔ　
ａ″〜ａｉ、ａｘに基づいて対応するメモリ行の選択信
号Ｘを形成するデコーダである。メモリセルアレイに隣
接して、予備メモリ行４が数本設けられている。 この発明は、レーザによって切断可能な低抵抗のヒユー
ズを有するプログラマブル・ロジック５を設け、プロー
ブ検査によって予め検出した不良アドレスに応じて上記
ヒユーズをプログラムする。 そして、このプログラマブル・ロジック５に内部アドレ
ス信号ａｌｌｌ　ａａ〜ａｉ、ａｘを入力させ、その内
部アドレス信号に基づいて、所定のアドレス（不良アド
レス）が入力されたとき、プログラマブル・ロジック５
からデコーダ３に対して正規のメモリ行２ａへの選択信
号Ｘの供給を禁止する信号Ｒを出力し、かつ対応する予
備メモリ行４を選択する信号Ｒｅｄを出力するように、
プログラマブル・ロジック５が構成されている。 第２図には、上記プログラマブル・ロジック５の第１の
実施例が示されている。 この実施例のプログラマブル・ロジック５は、アドレス
バッファ回路１を構成する単位アドレスバッファＡＢ、
〜ＡＢｉごとに、その出力信号たる内部アドレス信号ａ
　ｏ　ｒ　ａ　（１””　ａ　ｌ　ｐ　８１に対応して
各々一対のヒユーズＦ’ａｚ＋　Ｆ’ｏｉ〜Ｆｉｘｔ　
Ｆｉ２が設けられ、多対のヒユーズの一端はアドレスバ
ッファの出力端子に接続され、他端は共通接続されてい
る。そして、この共通接続端子は、多久力ＮＡＮＤ回路
６の入力端子の一つに接続され、多対のヒユーズＦｏＬ
ｅＦｏｉ〜Ｆｉ□、Ｆｉｇのうち一方がレーザによって
接続されることにより、各ｍ位アドレスバッファの出力
信号ａｎ、ａｓ””’ａ　ｉ　。 このうち、真レベルまたは偽レベルのいずれか一方がＮ
ＡＮＤ回路６に供給されるようになっている。 従って、予めプローブ検査によって検出された不良アド
レスに応じて、多対のヒユーズのうちいずれか一方を切
断することにより、所定のアドレス（不良アドレス）が
入力されたときにのみ、ＮＡＮＤ回路６の入力をすべて
ハイレベルにさせることができる。 この実施例のプログラマブル・ロジック５はＮＡＮＤ回
路６の出力信号をインバータ７によって反転した信号を
選択信号ＲｅｄＯとして子骨メモリ行４の中の一つに供
給するように構成されている。 また、上記多対のヒユーズＦ　６１　ｔ　Ｆ　６　＠〜
Ｆ　ｉｌ。 Ｆｉ、およびＮＡＮＤ回路６．インバータ７からなる選
択信号形成ロジックが、メモリセルアレイ部に設けられ
た予備メモリ行の数に対応して例えば４偏設けられ、そ
れら４個のロジックのＮＡＮＤ回路６から出力される予
備行選択信号ＲａｄＯ〜Ｒｅｄ３が、４人力ＮＡＮＤ回
路８に入力され、その論理積出力が禁止信号Ｒとして正
規のメモリ行のデコーダに供給され、選択信号Ｘの形成
を禁止するようにされている。禁止信号Ｒはすべての正
規メモリ行のデコーダ３に対して供給される。 これによって、プログラマブル・ロジック５内の４個の
ＮＡＮＤ回路６のうち一つでもその出力がロウレベルに
なると、ハイレベルの禁止信号Ｒが出力される。つまり
、４本の予備メモリ行のうち一つが選択されると、プロ
グラマブル・ロジック５の禁止信号Ｒがハイレベルにな
って、すべての正規デコーダ４による選択信号Ｘの形成
が禁止される。上記ヒユーズＦｌｌｌｌ　Ｆ’ａｚ〜Ｆ
　ｉｌ、　Ｆ　ｉ。 は、多結晶シリコンのようなレーザによって切断可能な
導電層として形成しておけばよく、単にアルミ配線とし
ておくことも可能である。 第３図には、上記実施例（第２図）のより現実的な実施
例を示す。 この実施例のプログラマブル・ロジック５は、第２図の
実施例の単位アドレスバッファＡＢ、。 ＡＢ、、・・・・ＡＢｉの多対の出力端子とヒユーズＦ
Ｏ１ｐ　Ｆｅ２””　Ｆ　ｌ　１１　Ｆ　ｌ　２との間
にそれぞれＮＯＲゲート　Ｇ　ｏｘ　、Ｇ　ｏ、〜Ｇｉ
ｉ、Ｇｉ、が接続され、各ＮＯＲゲートの一方の入力端
子に内部アドレス信号ａｌｌｙ　ａｏ”ａ　ｉ　、　５
が、また他方の入力端子に、冗長イネーブル回路９のイ
ネーブル信号罠百が供給されている。 冗長イネーブル回路９は１例えば電源電圧間に直列接続
されたヒユーズ素子と抵抗素子とからなり、ヒユーズを
切断するとロウレベルのイネーブル信号ＲＥが、またヒ
ユーズを切断せずにそのままにしておくと、ハイレベル
のイネーブル４Ｒ号にπが出力されるように構成されて
いる。このイネーブル信号ｒ１がロウレベルのとき、プ
ログラマブル・ロジック５は第２図の回路と同じように
機能する。すなわち、予め検出された不良アドレスに応
じて多対のヒユーズＦ　ｏｕｔ　Ｆａａ〜Ｆｉ、、Ｆｉ
２のうち一方を切断することにより、不良アドレスが入
力されたときに、予備行の選択信号ＲｅｄＯを出力し、
かつ正規デコーダの禁止信号Ｒを出力する。 以上説明したように、上記２つの実施例においては、レ
ーザにより切断されるヒユーズを用いてプログラマブル
・ロジック５を構成し、不良アドレスが入力されたとき
にプログラマブル・ロジック５より冗長切替え信号（予
備行選択信号Ｒｅｄと禁止信号Ｒ）を形成させるように
したので、ヒユーズ切断用の電流引抜き回路や切断電圧
印加用のパッド、ヒユーズの状態検出回路が不用となり
、これによって冗長回路の占有面積が大幅に低減される
。しかも、内部アドレス信号に基づいてプログラマブル
・ロジック５によって直接冗長切替え信号を発生させる
ようにしているので、従来のアドレス比較方式の冗長回
路に比べて予備行のアクセス時間が短縮される。 さらに、第２図の実施例では、各単位アドレスバッファ
ごとに設けられた一対のヒユーズのうち一方を必ず切断
しないと貫通電流が流れてしまうので、冗長切替えの不
用な良品メモリにおいても多対のヒユーズをすべて切断
する処理を行なう必要がある。これに対し、第３図の実
施例では、アドレスバッファの出力端子に、イネーブル
信号によって制御されるＮＯＲゲートを介してヒユーズ
を接続しているので、良品メモリでは多対のヒユーズを
全く切断せずにそのまま残しておいても貫通電流が流れ
ることがない、また、冗長イネーブル回路９を、内部の
ヒユーズを切断しないときにロウレベルのイネーブル信
号ＲＥが出力されるように構成しておくことにより、完
全良品については全くヒユーズ切断処理を行なわずに済
むようになる。 第４図には、プログラマブル・ロジック５の第２の実施
例が示されている。 この実施例のプログラマブル・ロジック５は、公知のＰ
ＬＡ　（プログラマブル・ロジックアレイ）と類似の構
成にされている。すなわち、入力ａ６〜ａｉの論理積を
とるＡＮＤプレーン１１と、このＡＮＤブレーン１１内
の各行の出力信号の論理和をとるＯＲプレーン１２とに
より、プログラマブル・ロジック５が構成されている。 上記２つのプレーンのうち、ＡＮＤプレーン１１はヒユ
ーズの切断／非切断によるプログラムが可能な構成にさ
れ、ＯＲプレーン１２は固定的な構成、すなわちＡＮＤ
プレーン１１の全部の行の出力信号について論理和をと
るプログラムネ能な構成にされている。そして、上記Ａ
ＮＤプレーン１１の各行の出力すなわちアドレス信号ａ
、＝ａｉの論理積出力が予備行選択信号ＲｅｄＯ＝Ｒｅ
ｄ３として出力され、さらにＯＲプレーン１２によるそ
れらの各行の出力の論理和出力が正規のメモリ行のデコ
ーダ３に対するデコード禁止信号Ｒとして出力されるよ
うにされている。 第５図には、上記ＡＮＤプレーン１１の一行の具体的な
回路構成例が示されている。 すなわち、ＡＮＤプレーン１１の各行は、アドレス信号
のビット数（ｉ）の２倍のスイッチＭＯ３Ｆ　Ｅ　ＴＱ
ｏｘ−Ｑｏｓ−ＱＬｌｖ　Ｑｎｔ、・・・・Ｑ　ｉｉ。 Ｑｉ２が互いに直列に接続されてなるスイッチアレイｌ
ｌａと、これらのスイッチの各接続ノード間にスイッチ
と並列になるように接続された複数のヒユーズＦ、ＬＩ
Ｆ、２〜Ｆ　ｉ、、　Ｆ　ｉ、からなるヒユーズアレイ
ｌｌｂとによって構成されている。 上記スイッチアレイｌｌａの一端は、ヒユーズＦ０゜を
介して電源電圧Ｖｃｃに接続され、他端は抵抗１１ｃを
介して接地点に接続されている。そして、上記ヒユーズ
アレイｌｌｂを構成する各ヒユーズは、相補的な信号が
印加されるスイッチ対Ｑ、、、Ｑ、、：　Ｑユｔ＋（Ｌ
ｓ：・・・・Ｑｉ工、Ｑｉ、に対応して、各々２つずつ
対をなし、それら多対のヒユーズＦｏｚ＋　Ｆａｍ−Ｆ
　ｉｉ＊　Ｆ　Ｌのうち一方が。 予め検出された不良アドレスに応じて溶断されるように
なっている。 これによって、ＡＮＤプレーン１１に対して所定のアド
レス（不良アドレス）ａ６〜ａｉが入力されたときにの
み、溶断されたヒユーズと対をなすスイッチがすべてオ
ン状態にされて電源電圧Ｖａｃから接地点に向かって貫
通電流が流れ、出力ノードｎ、〜ｎ３の電位がハイレベ
ルにされる。 この出力ノードｎ８〜ｎ、の電位が、ＯＲプレーンを構
成するＭＯ８ＦＥＴＱ＠〜Ｑ３のゲート端子に印加され
ている。また、ＡＮＤプレーン１１の各行に対応して設
けられたＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　−＝　Ｑ　３の各
々のドレイン端子は、出力信号線αに共通に接続されて
いるとともに、出力信号線ａはＭＯＳＦＥＴＱｐを介し
て電源電圧Ｖｃｃに接続されている０ＭｏＳＦＥＴＱｐ
は、制御４４号ＸＤＰによってメモリセル選択時にオン
される。 従って、ＯＲプレーン１２の出力信号線Ωは、ＡＮＤプ
レーン１１の各行のうちいずれか一つの出力ノードｎ０
〜ｎ、の電位がハイレベルにされたとき、対応するＭＯ
５ＦＥＴＱ、〜Ｑ、がオンされて電流が流され、ロウレ
ベレに変化される。上記ＭＯ８ＦＥＴＱｐは、抵抗ある
いはデプレッション形ＭＯ８ＦＥＴからなる負荷素子で
置き換えることができる。また、ＡＮＤプレーン１１の
各出力ノードｎ　ｏ　””　ｎ、に接続された抵抗１１
ｃの代わりに、ＭＯＳＦＥＴを設け、上記ＯＲプレーン
１２内のＭＯ５ＦＥＴＱｐと同時にオンさせるようにし
てもよい。 なお、メモリが完全良品もしくは予備メモリ行のうち一
部のみ使用すればよいような場合には。 ＡＮＤプレーン１１内の使用しない行のＶｃｅ側のヒユ
ーズＦ０を切断してやればよい。 この実施例においても、各ヒユーズＦ　ＩＩ　Ａ　ｔ　
Ｆ　ａ　１〜Ｆ　ｉ、、　Ｆ　ｉ、としてレーザ切断型
のものを用いているため、第５図に示すような電流引抜
き回路や切断電圧印加用パッドの不要なヒユーズアレイ
１１ｂを形成することが可能となる。 第６図は、半導体基板上における上記スイッチアレイｌ
ｌａとヒユーズアレイｌｌｂのレイアウト構成例を示す
。 スイッチアレイｌｌａは、半導体基板の主面上に一方向
に沿って直線的に形成された拡散層２１の上に、絶縁膜
を介して拡散層２１と直交するポリシリコンゲート電極
２２が適当な間隔をおいてスイッチの数の分だけ形成さ
れることにより構成されている。そして、各ゲート電極
２２には、アドレス信号ａｅｔ　ａ、〜ａｉ、ａｉを与
えるアルミ信号線２３の一端が接続されている。さらに
、半導体基板上には、絶縁膜を介して上記拡散層２１と
平行なポリシリコンＭ２４が形成され、このポリシリコ
ン層２４には、上記ゲート電極２２により分割されたソ
ー　ス、ドレイン領域としての拡散層２１からポリシリ
コン層形成側に向かって突出するように形成された複数
個のアルミ接続線２５の一端が接触されている。これに
よって、アルミ接続線２５によって分割された各ポリシ
リコン層の一つ一つがヒユーズ素子としての役割を果た
せるようにされる。つまり、アルミ接続線２５間のポリ
シリコン層２４にレーザを照射して溶断させることによ
ってヒユーズの切断が行なわれる。第６図において、囚
で示されているのは絶縁膜に形成されるコンタクトホー
ルの位置である。 なお、この実施例においてもポリシリコンヒユーズの代
わりにアルミ配線を用いてヒユーズ構成することも可能
であり、その場合、第６図に示されているアルミ接続線
２５とポリシリコン層２４とを一体にした櫛形のアルミ
パターンを形成すればよい。 また、ポリシリコン層２４からなるヒユーズをレーザで
切断する際に、スイッチアレイ部の各ＭｏＳスイッチに
応じて決定された間隔（ヒユーズ長さ）では十分でない
場合には、ヒユーズとなる導電層を方形波状に形成して
、ゲート電極と平行をなす部分で切断するようにしても
よい。 さらに、上記実施例では欠陥ビットを予備メモリ行で置
き換えるようにされたメモリに適用したものについて説
明したが、予備メモリ行の代わりに予備メモリ列を持つ
メモリあるいは予備メモリ行と予備メモリ列の両方を有
するメモリにも適用することができる。 また上記実施例では予備メモリ行が４行設けられたもの
について説明したが予備メモリ行の数は４行に限定され
ず、何行であってもよい、また。 実施例ではＭＯＳＦＥＴからなるメモリを例にあげて説
明したがバイポーラ型メモリについても適用できること
は勿論である。 以上説明したようにこの第２の実施例においても、冗長
回路用のプログラミング素子としてレーザ切断型の低抵
抗ヒユーズを用い、かつ不良アドレスの切替え信号を上
記ヒユーズを含むプログラマブル・ロジック回路によっ
て形成させるようにしたので、プログラミング用のヒユ
ーズを切断するための電流引抜き回路、切断電圧印加用
のパッド、ヒユーズの状態検出回路が不用になって冗長
回路の占有面積を低減させることができる。その結果、
より多くの欠陥ビットの救済用の予備行または予備列を
有するメモリを実現できる。また。 プログラマブル・ロジックによって直接、冗長の切替え
信号を発生させるようにしたことにより、入力アドレス
の比較を行なう必要がな（、これによって冗長回路を有
する半導体メモリのアクセス速度の向上を図ることがで
きるという効果がある。 さらに、上記実施例のプログラマブル・ロジックは、ス
タティックな動作を行なうので、スタティックＲＡＭは
もちろんダイナミックＲＡＭにも適用できるとともに、
ある種のダイナミックＲＡＭにおいて可能ないわゆるス
タティックカラムモードと呼ばれるＹ系のアドレス信号
の変化のみによる連続読出しモードへの応用も容易であ
る。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば冗長切替え信号を
形成するプログラマブル・ロジックは、第２図や第３図
、第４図の実施例のみならず、開放形バイポーラトラン
ジスタ等をプログラミング素子としたＡＮＤアレイとＯ
ＲアレイからなるＰＬＡを使用することも可能である。 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である随時読出し書込み可
能なＲＡＭに適用したものについて説明したがこの発明
はそれに限定されずＥＦＲＯＭその他プログラム可能な
読出し専用の半導体メモリに適用することもできる。 ［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。 すなわち、大容量の半導体メモリにおいて冗長構成を採
る場合の冗長回路占有面積を低減させることができ、ひ
いてはより多くの欠陥ビットの救済用の予備行または予
備列を有するメモリを実現し、歩留りの向上を図ること
ができるとともに、冗長回路を有する半導体メモリのア
クセス速度の向上を図ることが可能となる。

【図面の簡単な説明】

第１図は本発明に係る半導体メモリの冗長回路の基本構
成を示すブロック図。 第２図は冗長切替え信号を形成するプログラマブル・ロ
ジックの第１の実施例を示す回路構成図、第３図は第２
図の実施例の変形例を示す回路構成図、 第４図はプログラマブル・ロジックの第２の実施例を示
す回路構成図、 第５図はプログラマブル・ロジックの一部の回路のより
具体的な回路構成例を示す回路図。 第６図は第５図の回路の素子レベルでのレイアウト構成
例を示す平面図である。 １・・・・アドレスバッファ回路、２・・・・メモリセ
ルアレイ、３・・・・デコーダ、４・・・・予備メ皐り
行、５・・・・プログラマブル・ロジック、１１・・・
・ＡＮＤブレーン、１２・・・・ＯＲプレーン、１１ａ
・・・・スイッチアレイ、ｌｌｂ・・・・ヒユーズアレ
イ、２１・・・・拡散層（ソース、ドレイン領域）、２
２・・・・ゲート電極、２３・・・・７ルミ信号線、２
４・・・・ポリシリコン層（ヒユーズとなる低抵抗導電
層）、２５・・・・アルミ接続線、Ｆ、いＦ。−Ｆｉ、
、Ｆｉ、・・・・プログラミング素子（ヒユーズ）。

Claims (1)

1. 【特許請求の範囲】 １、メモリセルアレイを構成する正規のメモリ行または
   メモリ列とは別個に予備のメモリ行またはメモリ列を備
   え、正規のメモリ行またはメモリ列と予備のメモリ行ま
   たはメモリ列との置換が可能にされた半導体記憶装置に
   おいて、上記予備メモリ行または予備メモリ列への切替
   え信号が、プログラミング素子を有するプログラマブル
   ・ロジックによって形成されるようにされてなることを
   特徴とする半導体記憶装置。 ２、上記プログラミング素子はレーザ光によって切断可
   能なヒューズであることを特徴とする特許請求の範囲第
   １項記載の半導体記憶装置。 ３、上記プログラマブル・ロジックは、プログラム状態
   に応じて相補的な内部アドレス信号の一方を通過させる
   プログラミング素子対と、これらのプログラミング素子
   対により選択された信号の論理積をとる論理ゲート回路
   とにより構成されてなることを特徴とする特許請求の範
   囲第１項もしくは第２項記載の半導体記憶装置。 ４、上記プログラマブル・ロジックは、複数のスイッチ
   が直列に接続されたスイッチ列とこれらのスイッチと並
   列に配設されたヒューズ列とが上記予備メモリ行および
   予備メモリ列の数だけ並設されたプレーンを有している
   ことを特徴とする特許請求の範囲第１項もしくは第２項
   記載の半導体記憶装置。