JP2004119965A - ヒューズ構造及びそれを利用した半導体メモリ装置 - Google Patents

ヒューズ構造及びそれを利用した半導体メモリ装置 Download PDF

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Abstract

【課題】　ヒューズ回路の長さを減らすことができ、かつ動作速度を向上させることができるヒューズ構造及びそれを利用した半導体メモリ装置を提供する。
【解決手段】　ヒューズ構造は第１及び第２ヒューズを含み、第１及び第２ヒューズは各々一端と他端とを有する。前記第１ヒューズの一端と他端は一直線に連結される。前記第２ヒューズは前記第１ヒューズの一端と第１間隔だけ離隔されて配置された一端と、前記第１ヒューズの他端と第２間隔だけ離隔されて配置された他端とを有する。前記第１及び第２ヒューズの一端は前記第１及び第２ヒューズの他端と同一、またはそれより狭い幅を有する。
【選択図】　　　図５

Description

　本発明は半導体メモリ装置に関するものであり、さらに具体的には、半導体メモリ装置に使用されるヒューズ構造に関するものである。
　半導体メモリは、よく知られたように、単一のシリコンチップ内に含まれ、電気的な導体を通じて相互連結されるトランジスタ、ダイオード、及びキャパシタを具備した電子回路である。半導体メモリのサイズは減少しつつあり、半導体メモリが含んでいる回路は複雑になっている。その結果、欠陷がある導電体または故障した素子により、欠陥チップが増加する。欠陥チップの増加を抑制することができる一つの方法は、半導体メモリ内にヒューズを製造することである。製造されたヒューズは欠陥領域を隔離させ、残りの領域が使用されるように、断線になり得る。またヒューズは回路を調整(ｔｒｉｍ)すること、特定モードを活性化すること、または回路の異なる部分を活性化または非活性化させるのに使用することができる。
　欠陥チップの増加を抑制する他の方法は、半導体メモリに冗長素子を設けることである。もし主要な素子に欠陷が生じると、欠陥素子を代替するのに冗長素子が使用される。冗長素子を使用する半導体メモリ装置の一例として半導体メモリ装置を挙げることができる。一般的な半導体メモリ装置は、行と列に配列されたメモリセルを含み、欠陥メモリセルは冗長素子に代替することができる。
　各主要なメモリセルが個別的に指定されるので、欠陥セルを代替するためには、欠陥メモリセルに対応するアドレスが貯蔵されるように、ヒューズ回路がプログラムされなければならない。ヒューズ回路には欠陥アドレスを貯蔵するための複数個のヒューズが含まれる。この分野の通常の知識を持つ者によく知られたように、ヒューズの選択的な断線を通じて欠陥アドレスがヒューズ回路に貯蔵される。いま入力されたアドレスがヒューズ回路に貯蔵された欠陥アドレスと一致すると、欠陥メモリセルに代えて、対応する冗長メモリセルが選択される。ヒューズ回路はメモリセルの行(ワードライン)を選択するための行選択回路に隣接して配置される。
　従来の技術によるヒューズ配列の一例を示す図１を参照すると、ヒューズ１１〜１６は行方向に沿って平行に切断領域１７に配置されている。ヒューズ１１〜１６は同一の幅Ｗを有し、隣接したヒューズ間のピッチＰも同一である。このようなヒューズの配列は次のような問題点を有する。単位メモリセルのサイズが縮まることによって、行方向への長さ (または幅)(行方向への長さの中にワードラインが平行に配列される)は徐々に縮まる。一方、ヒューズピッチがレーザビームを照射する装置の能力に従って決められるので、行方向へのヒューズ回路の長さまたはヒューズピッチを縮めることは現実的に難しい。したがって、縮小された長さの中にヒューズ回路を配置するためには、冗長ワードラインの数を減らさなければならない。
　このような問題点を克服するための新しいヒューズ配列として、一つの切断領域を二つの領域に分離し、二つの切断領域を二層構造に配置するニ層ヒューズ配列を挙げることができる。二層ヒューズ配列の例がＵ．Ｓ　Ｐａｔｅｎｔ　Ｎｏ．５，７７３，８６９に “ＤＯＵＢＬＥ　ＤＥＮＳＩＴＹ　ＦＵＳＥ　ＢＡＮＫ　ＦＯＲ　ＴＨＥ　ＬＡＳＥＲ　ＢＲＥＡＫ−ＬＩＮＫ　ＰＲＯＧＲＡＭＭＩＮＧ　ＯＦ　ＡＮ　ＩＮＴＥＧＲＡＴＥＤ　ＣＩＲＣＵＩＴ”というタイトルで開示されている。図２には'８６９特許に記載されているヒューズ配列が示されている。図２に示したように、ヒューズ素子２２Ａ、２２Ｂの切断領域２６は一列に (ｉｎ　ａ　ｓｉｎｇｌｅ　ｃｏｌｕｍｎ)配列されるのではなく、二つの列に配列される。このようなヒューズ配列は同一の列の隣接した切断領域２６間の距離またはピッチを増加させる。これは同一の長さの中により多くヒューズを配置することができることを意味する。
　他の二層ヒューズ配列がＵ．Ｓ　Ｐａｔｅｎｔ　Ｎｏ．５．６３６，１７２に“ＲＥＤＵＣＥＤ　ＰＩＴＣＨ　ＬＡＳＥＲ　ＲＥＤＵＮＤＡＮＣＹ　ＦＵＳＥ　ＳＴＲＵＣＴＵＲＥ”というタイトルで、そしてＵ．Ｓ　Ｐａｔｅｎｔ　Ｎｏ．６．１７２，８９６に“ＬＡＹＯＵＴ　ＡＲＲＡＮＧＥＭＥＮＴＳ　ＯＦ　ＦＵＳＥ　ＢＯＸＥＳ　ＦＯＲ　ＩＮＴＥＧＲＡＴＥＤ　ＣＩＲＣＵＩＴ　ＤＥＶＩＣＥＳ　ＩＮＣＬＵＤＩＮＧ　ＡＮＤ　ＳＴＲＡＩＧＨＴ　ＦＵＳＥＳ”というタイトルで各々開示されている。上記した'１７２及び'８９６特許に記載されているヒューズ配列が図３及び図４に各々示されている。図３及び図４に示されているように、ヒューズ１８、１９、２０、１８'、１９'、２０'、２３、２４、２５、２３'、２４'、２５'は各々狭部(ｎａｒｒｏｗ　ｐｏｒｔｉｏｎ)と広部(ｗｉｄｅ　ｐｏｒｔｉｏｎ)を有する。ヒューズの広部は狭部の離隔距離より広い離隔距離を有して対応する切断領域２１、２２、２６、２７に各々配置される。しかし、図３及び図４に示されたヒューズ配列の場合は、レーザビームによって切断されるヒューズパターンが切断されないヒューズパターンに比べて大きい。これにより、ヒューズ回路の長さが長くなり、結果的に、ヒューズ回路の長さが減少しない。これは、ヒューズ回路の幅が減少しないことによって、メモリのサイズが減少するように影響を受けることを意味する。
米国特許Ｎｏ．５７７３，８６９号 米国特許Ｎｏ．５，６３６，１７２号 米国特許Ｎｏ．６，１７２，８９６号
　本発明の目的は、ヒューズ回路の長さを減らすことができるヒューズ配列を有するヒューズ構造を提供することにある。
　本発明の他の目的は、動作速度を向上させることができるヒューズ配列を有するヒューズ構造提供することにある。
　本発明のさらに他の目的は、ヒューズ回路の長さを減らすことができるヒューズ配列を有する半導体メモリ装置を提供することにある。
　本発明のさらに他の目的は、動作速度を向上させることができるヒューズ配列を有する半導体メモリ装置を提供することにある。
　本発明の一特徴によると、ヒューズ構造は一端と他端とを有する第１ヒューズと、前記第１ヒューズの一端と第１間隔だけ離隔されて配置された一端と、前記第１ヒューズの他端と第２間隔だけ離隔されて配置された他端とを有する第２ヒューズとを含む。前記第１及び第２ヒューズの一端は前記第１及び第２ヒューズの他端と同一、またはそれより狭い幅を有する。前記第１間隔は前記第２間隔より広くて、前記第１及び第２ヒューズの一端は切断領域に配置される。前記第１ヒューズの一端と他端は一直線に連結され、前記第２ヒューズの一端は前記第２ヒューズの他端から側方にオフセットされる。前記ヒューズ構造は前記第１及び第２ヒューズの第１ヒューズグループに対して１８０°だけ回転するようにして、前記第１ヒューズグループと隣接して配置される、第３及び第４ヒューズを有する第２ヒューズグループをさらに含む。前記第３ 及び第４ヒューズは前記第１及び第２ヒューズと同一の構造を有するように配置される。
　本発明の他の特徴によると、互いに第１間隔だけ離隔されて配置された第１ヒューズセグメントと、前記第１ヒューズセグメントと各々対応し、互いに第２間隔だけ離隔されて切断領域に配置された第２ヒューズセグメントと、前記第２ヒューズセグメントに連結された共通接続ラインとを含むヒューズ構造が提供される。前記第１ヒューズセグメントは対応する第２ヒューズセグメントと直角に連結され、前記第１間隔は前記第２間隔より広くて、前記各第２ヒューズセグメントの幅は前記各第１ヒューズセグメントの幅と同一、またはそれより小さい。
　本発明のさらに他の特徴によると、半導体メモリ装置は行と列に配列されたメモリセルのアレイと、欠陥メモリセルを代替するための冗長アレイと、各々欠陥アドレスを貯蔵するための複数個のヒューズボックスとを含む。前記ヒューズボックスの各々は一直線に連結される一端と他端とを有する第１ヒューズと、前記第１ヒューズの一端と第１間隔だけ離隔されて配置された一端と、前記第１ヒューズの他端と第２間隔だけ離隔されて配置された他端とを有する第２ヒューズとを含む。前記第１及び第２ヒューズの一端は行方向に沿って切断領域に配置され、前記第２ヒューズの一端は前記第２ヒューズの他端から側方にオフセットされ、前記第１及び第２ヒューズの一端は前記第１及び第２ヒューズの他端と同一、またはそれより狭い幅を有する。前記各ヒューズボックスは前記第１及び第２ヒューズの第１ヒューズグループに対して１８０°だけ回転するようにして、前記第１ヒューズグループと隣接して配置される、第３及び第４ヒューズを有する第２ヒューズグループをさらに含む。
　各ヒューズの一端（切断領域に配置される部分）と他端とが同一の幅を有するように、または各ヒューズの一端が他端より狭い幅を有するようにすることによって、ヒューズ回路の長さを最小化することができる。さらに、ラインローディングキャパシタンスが一番大きい特定行アドレス（例えば、ＤＲＡ２３４）ラインを行選択回路上に配置すると同時に、ヒューズ回路の下部に別途に配置することによって、動作速度を改善することができる。また、ヒューズを構成する材質（一般的に、ポリシリコン）の長さを最小化して抵抗成分を減らすことによって動作速度を改善する。
　本発明によるヒューズ配列を説明する前に、一般的に、レーザビームが照射されないヒューズ部分のサイズ及び空間は最小離隔及び導体デザインルール (ｍｉｎｉｍｕｍ　ｓｐａｃｉｎｇ　ａｎｄ　ｃｏｎｄｕｃｔｏｒ　ｄｅｓｉｇｎ　ｒｕｌｅｓ)によって決められ、レーザビームが照射されるヒューズ部分のサイズ及び空間はレーザヒューズ離隔及び幅デザインルール (ｌａｓｅｒ　ｆｕｓｅ　ｓｐａｃｉｎｇ　ａｎｄ　ｗｉｄｔｈ　ｄｅｓｉｇｎ　ｒｕｌｅｓ)によって決められる。このような条件に基づいて本発明の望ましい実施の形態が以下詳細に説明される。
　図５は本発明によるヒューズ配列の第１実施の形態を示す。この図５を参照すると、本発明によるヒューズバンク１００は第１ヒューズグループＦＧ１と第２ヒューズグループＦＧ２を含む。第１ヒューズグループＦＧ１には四つのヒューズ１０１、１０２、１０３、１０４が含まれる。第１ヒューズグループＦＧ１のヒューズ１０１〜１０４の各々は一端と他端を有する。第１ヒューズグループＦＧ１のヒューズ１０１〜１０４の一端は互いに第１間隔Ｄ１だけ離隔されて切断領域１０５に平行に配列されている。ヒューズ１０１〜１０４の他端は第２間隔Ｄ２だけ離隔されて配列されている。ヒューズ１０１の他端は自分の一端と一直線に連結されている。一方、ヒューズ１０２〜１０４の他端はヒューズ１０２〜１０４の一端から側方にオフセットされている。図面で分かるように、第１間隔Ｄ１は第２間隔Ｄ２より広い。第１ヒューズグループＦＧ１に属するヒューズ１０１〜１０４の一端はレーザビームの照射によって選択的に切断することができる。
　レーザ技術の発達によって第１ヒューズグループＦＧ１のヒューズ１０１〜１０４の一端の幅Ｗ１０はそれの他端の幅Ｗ２０とほとんど同一に形成することができ、図６に示すように、第１ヒューズグループＦＧ１のヒューズ１０１〜１０４の一端の幅はそれの他端の幅より狭く形成することもできる。これは、切断領域の長さが縮まるようにして、メモリチップのサイズを縮めることができるようにする。第１ヒューズグループ ＦＧ１のヒューズ１０１〜１０４の一端は行方向に垂直に配列されている。
　続いて、図５を参照すると、第２ヒューズグループＦＧ２は四つのヒューズ１０１'、１０２'、１０３'、１０４'を含み、図面から分かるように、第１ヒューズグループＦＧ１を１８０°だけ回転させたものと同一の形である。第２ヒューズグループＦＧ２のヒューズ１０１'〜１０４'の各々は一端と他端とを有する。第２ヒューズグループＦＧ２のヒューズ１０１'〜１０４'の一端は互いに第１間隔Ｄ１だけ離隔されて切断領域１０５'に平行に配列されている。ヒューズ１０１'〜１０４'の他端は互いに第２間隔Ｄ２だけ離隔されて配列されている。ヒューズ１０１'の他端は自分の一端と一直線に連結されている。一方、ヒューズ１０２'〜１０４'の他端はヒューズ１０２'〜１０４'の一端から側方にオフセットされている。第２ヒューズグループＦＧ２に属するヒューズ１０１'〜１０４'の一端はレーザビームの照射によって選択的に切断することができる。
　第２ヒューズグループＦＧ２のヒューズ１０１'〜１０４'の一端の幅Ｗ１０はそれの他端の幅Ｗ２０とほとんど同一に形成することができる。または、図７に示すように、第２ヒューズグループＦＧ２のヒューズ１０１'〜１０４'の一端の幅Ｗ１０はそれの他端の幅Ｗ２０より狭く形成することができる。ヒューズ１０１'〜１０４'の一端は行方向に垂直に配列されている。図５に示した第１及び第２ヒューズグループのパターンは行方向に繰り返して配列される。
　図５に示したヒューズ配列によると、各ヒューズグループの一端の幅Ｗ１０が図３及び図４に示したものより減少するので、隣接したヒューズ間の幅を同一に維持して、行方向へのヒューズグループの長さを縮めることができる。
　図８は本発明によるヒューズ配列の第２実施の形態である。図８を参照すると、本発明の第２実施の形態によるヒューズバンク１００'は第１ヒューズグループＦＧ１０と第２ヒューズグループＦＧ２０とを含む。第１ヒューズグループＦＧ１０は四つのヒューズ１１１、１１２、１１３、１１４と一つの共通接続ライン１１５とを含む。第１ヒューズグループＦＧ１０のヒューズ１１１〜１１４は二つのヒューズセグメントで構成される。すなわち、第１ヒューズグループＦＧ１０のヒューズ１１１〜１１４は各々一端と他端とを有する。ヒューズ１１１〜１１４の一端は互いに第１間隔Ｄ１だけ離隔されて切断領域１１６に平行に配列されている。ヒューズ１１１〜１１４の一端は共通接続ライン１１５に共通に連結されている。ヒューズ１１１〜１１４の他端は互いに第２間隔Ｄ２だけ離隔されて配置され、ヒューズ１１１〜１１４の一端と９０°の角度を有するようにして対応するヒューズ１１１〜１１４の一端に各々連結されている。
　この実施の形態において、第１ヒューズグループＦＧ１０のヒューズ１１１〜１１４の一端の幅Ｗ１０はそれの他端の幅Ｗ２０とほとんど同一に形成することができる。また、第１ヒューズグループＦＧ１０のヒューズ１１１〜１１４の一端の幅Ｗ１０はそれの他端の幅Ｗ２０より狭く形成することができる。
　続いて、図８を参照すると、第２ヒューズグループＦＧ２０は四つのヒューズ１１１'、１１２'、１１３'、１１４'及び一つの共通接続ライン１１５'を含み、図面から分かるように、第１ヒューズグループＦＧ１０のミラー形状を有する。第２ヒューズグループ ＦＧ２０は第１ヒューズグループＦＧ１０の内容と類似であるので、その説明は省略する。
　図８に示したヒューズ配列によると、各ヒューズグループの一端の幅Ｗ１０が図３及び図４に示したものより減少するので、隣接したヒューズ間の幅を同一に維持し、かつ行方向へのヒューズグループの長さを縮めることができる。また、切断領域１１６のヒューズの配列を図５のように行方向に配列するのではなく、列方向に配置することができる。これは、内部回路構造を変更して、設計者が容易にチップサイズを縮めることができる。
　図８では第１及び第２ヒューズグループＦＧ１０、ＦＧ２０に各々対応する二つの共通接続ライン１１５、１１５'が使用された。これに対して、図９に示すように、共通接続ライン１１５''が第１及び第２ヒューズグループＦＧ１０、ＦＧ２０によって共有される構造とすることもできることは自明である。図９において、図８に示した構成要素と同一の機能を有する構成要素は、同一の参照番号で表記して、それに対する説明は省略する。
　図１０は本発明によるヒューズ配列の第３実施の形態を示す。この図１０を参照すると、本発明によるヒューズバンク１００''は第１ヒューズグループＦＧ３０と第２ヒューズグループＦＧ４０を含む。第１ヒューズグループＦＧ３０は三つのヒューズ１２１、１２２、１２３を含む。第１ヒューズグループＦＧ３０のヒューズ１２１、１２２、１２３は各々一端と他端を有する。ヒューズ１２１〜１２３の一端は互いに第１間隔Ｄ１だけ離隔されて切断領域１２４に平行に配置される。ヒューズ１２１〜１２３の他端は互いに第２間隔Ｄ２だけ離隔されてヒューズ１２１〜１２３の一端に連結されている。具体的に、中央に位置したヒューズ１２２の一端と他端は一直線に連結されている。左側に位置したヒューズ１２１の他端はヒューズ１２２の他端と第２間隔Ｄ２を維持するように、ヒューズ１２１の一端から側方にオフセットされている。右側に位置したヒューズ１２３の他端はヒューズ１２２の他端と第２間隔Ｄ２を維持するように、ヒューズ１２３の一端から側方にオフセットされている。
　ここで、第１間隔Ｄ１は第２間隔Ｄ２より広い。第１ヒューズグループＦＧ３０のヒューズ１２１〜１２３の一端の幅Ｗ１０はヒューズ１２１〜１２３の他端の幅Ｗ２０と同一に形成される。また、第１ヒューズグループＦＧ３０のヒューズ１２１〜１２３の一端の幅Ｗ１０はヒューズ１２１〜１２３の他端の幅Ｗ２０より狭く形成することができる。
　続いて、図１０を参照すると、第２ヒューズグループＦＧ４０のヒューズ１２１'、１２２'、１２３'は各々一端と他端を有する。ヒューズ１２１'〜１２３'の一端は互いに第１間隔Ｄ１だけ離隔されて切断領域 １２４'に平行に配置される。ヒューズ１２１'〜１２３'の他端は互いに第２間隔Ｄ２だけ離隔されてヒューズ１２１'〜１２３'の一端に連結されている。具体的に、中央に位置したヒューズ１２２'の一端と他端は一直線に連結されている。右側に位置したヒューズ１２１'の他端はヒューズ１２２'の他端と第２間隔を維持するように、ヒューズ１２１'の一端から側方にオフセットされている。左側に位置したヒューズ１２３'の他端はヒューズ１２２'の他端と第２間隔Ｄ２を維持するように、ヒューズ１２３'の一端から側方にオフセットされている。
　ここで、第２ヒューズグループＦＧ４０のヒューズ１２１'〜１２３'の一端の幅Ｗ１０はヒューズ１２１'〜１２３'の他端の幅Ｗ２０と同一に形成される。また、第２ヒューズグループＦＧ４０のヒューズ１２１'〜１２３'の一端の幅Ｗ１０はヒューズ １２１'〜１２３'の他端の幅Ｗ２０より狭く形成することができる。
　図１１は本発明によるヒューズ配列の第４実施の形態を示す。この図１１を参照すると、本発明によるヒューズバンク２００は第１ヒューズグループＦＧ５０と第２ヒューズグループＦＧ６０を含む。第１ヒューズグループＦＧ５０は各々ポリシリコンで形成された二つのヒューズ２０９、２１０を含む。ヒューズ２０９は信号ラインまたは導電ライン２０１、２０３の間に連結され、ヒューズ２１０は信号ラインまたは導電ライン２０２、２０４の間に連結されている。すなわち、ヒューズ２０９の一端と他端は対応するコンタクトを通じて導電ライン２０１、２０３に各々連結され、ヒューズ２１０の一端と他端は対応するコンタクトを通じて導電ライン２０２、２０４に各々連結されている。導電ライン２０１〜２０４はポリシリコンに比べて小さい抵抗値を有する金属で形成される。第１ヒューズグループＦＧ５０のヒューズ２０９、２１０はレーザビームが照射される第１ヒューズ領域２１２に形成される。
　続いて、図１１を参照すると、第２ヒューズグループＦＧ６０は各々ポリシリコンで形成された二つのヒューズ２２０、２２１を含む。ヒューズ２２０は信号ラインまたは導電ライン２０５、２０７の間に連結され、ヒューズ２２１は信号ラインまたは導電ライン２０６、２０８の間に連結されている。すなわち、ヒューズ２２０の一端と他端は対応するコンタクトを通じて導電ライン２０５、２０７に各々連結され、ヒューズ２２１の一端と他端は対応するコンタクトを通じて導電ライン２０６、２０８に各々連結されている。導電ライン２０５〜２０８はポリシリコンに比べて小さい抵抗値を有する金属で形成される。第２ヒューズグループＦＧ６０のヒューズ２２０、２２１はレーザビームが照射される第２ヒューズ領域２２３に形成される。
　図１１に示したように、ヒューズ２０９、２１０が形成される第１ヒューズ領域２１２の右側には金属で形成される信号ライン２０５、２０６が配置され、ヒューズ２２０、２２１が形成される第２ヒューズ領域２２３の左側には金属で形成される信号ライン２０３、２０４が配置される。図１１に示した二層ヒューズ配列は、ヒューズ領域に隣接したラインがポリシリコンで作られたヒューズバンク(例えば、図２乃至図１０に示したヒューズバンク)と比べた時に、信号送信ラインの遅延時間を減少させることができる。なぜなら、金属がポリシリコンより小さい抵抗値を有するためである。これは最近、活発に開発されている高速メモリ製品に使用するのに適する構造である。
　図１２は本発明によるヒューズ配列を採用した半導体メモリ装置を示すブロック図である。
　図１２を参照すると、半導体メモリ装置３００はアレイ３１０を含み、図示しないが、アレイ３１０には行(またはワードライン)と列(またはビットライン)のマトリックスに配列されたメモリセルが設けられる。図で、行方向(ＲＯＷ)はワードラインが配列された方向であり、列方向(ＣＯＬＵＭＮ)はビットラインが平行に配列された方向である。アレイ３１０にはまた欠陥メモリセルの行を代替するための冗長メモリセルの冗長セルアレイがさらに含まれることはこの分野の通常の知識を持つ者に自明である。行選択回路３２０はアドレス信号ＤＲＡ２３４［０：７］、ＤＲＡ５６［０：３］、ＤＲＡ７８［０：３］に応答してワードラインを選択する。第１アドレス信号ラインＤＲＡ２３４［０：７］、第２アドレス信号ラインＤＲＡ５６［０：３］、及び第３アドレス信号ラインＤＲＡ７８［０：３］は行選択回路３２０上に配列されている。
　続いて、図１２を参照すると、半導体メモリ装置３００はヒューズ回路３３０をさらに含み、このヒューズ回路３３０は複数個のヒューズバンクＦＢ１〜ＦＢ３を有する。ヒューズバンクＦＢ１〜ＦＢ３の各々は欠陥アドレスを貯蔵し、二つのサブヒューズバンク３３０Ｔ、３３０Ｂで構成される。各ヒューズバンクのサブヒューズバンク３３０Ｔは第２及び第３アドレス信号ラインＤＲＡ５６［０：３］、ＤＲＡ７８｛０：３｝に連結されるが、第１アドレス信号ラインＤＲＡ２３４［０：７］はヒューズ回路３３０に連結されない。代りに、アドレス信号ＤＲＡ２３４「０：７」は他のラインを通じてヒューズ回路３３０に提供される。すなわち、図１２に示したように、各ヒューズバンクのサブヒューズバンク３３０Ｂには第４アドレス信号ラインＤＲＡ２３４［０：７］が連結されている。ヒューズバンクＦＢ１のサブヒューズバンク３３０Ｔ、３３０Ｂと、それに関連する行選択回路３２０の一部が図１３に示されている。図１３に示したヒューズＦ１〜Ｆ２、Ｆ３〜Ｆ４は先に説明した第１乃至第３実施の形態のうちいずれか一つを利用して配列することができることは自明である。
　行選択回路の階層的なデコーディング体系によってアドレスローディングキャパシタンスは最下位アドレス(ｌｅａｓｔ　ｓｉｇｎｉｆｉｃａｎｔ　ｂｉｔ　ａｄｄｒｅｓｓ)が一番大きく、上位アドレスに移れば移るほど小くなる。この場合、最下位アドレス(例えば、ＤＲＡ２３４)のラインローディングが一番大きく、最下位アドレスは速度特性を制限するアドレスになる。このような問題点は、図１２及び図１３に示したように、ラインローディングキャパシタンスが最大の特定行アドレス(例えば、ＤＲＡ２３４)ライン(例えば、ＤＲＡ２３４［０：７］)を行選択回路３２０上に配置すると同時に、ヒューズ回路 ３３０の下部に別途配置することによって解消することができる。図１２及び図１３に示したヒューズバンクの二層構造はサブヒューズバンクを上下に分離することによって、行方向の制限を解決する。そして、アドレスローディングキャパシタンスを分散することによって、半導体メモリ装置の動作速度を改善することができる。アドレスラインＤＲＡ２３４〜ＤＲＡ７８上の信号はアドレス信号をデコーディングした信号であるとすることもできる。
　以上、本発明による回路の構成及び動作を上述したが、これは例を挙げて説明しただけに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。
従来の技術によるヒューズ配列の例を示す図。 従来の技術によるヒューズ配列の例を示す図。 従来の技術によるヒューズ配列の例を示す図。 従来の技術によるヒューズ配列の例を示す図。 本発明によるヒューズ配列の望ましい実施の形態を示す図。 本発明によるヒューズ配列の望ましい実施の形態を示す図。 本発明によるヒューズ配列の望ましい実施の形態を示す図。 本発明によるヒューズ配列の望ましい実施の形態を示す図。 本発明によるヒューズ配列の望ましい実施の形態を示す図。 本発明によるヒューズ配列の望ましい実施の形態を示す図。 本発明によるヒューズ配列の望ましい実施の形態を示す図。 本発明によるヒューズ配列を利用した半導体メモリ装置を示すブロック図。 図１２に示したヒューズバンク及びそれと関連する行選択回路の一部を示す回路図である。
符号の説明
　　　　１００　　ヒューズバンク
　　　　ＦＧ１　　第１ヒューズバンク
　　　　１０１〜１０４　　ヒューズ
　　　　１０５　　切断領域
　　　　ＦＧ２　　第２ヒューズバンク
　　　　１０１’〜１０４’　　ヒューズ
　　　　１０５’　　切断領域

Claims (31)

  1. 　一端と他端とを有する第１ヒューズと、
    　前記第１ヒューズの一端と第１間隔だけ離隔されて配置された一端と、前記第１ヒューズの他端と第２間隔だけ離隔されて配置された他端とを有する第２ヒューズとを含み、前記第１及び第２ヒューズの一端は前記第１及び第２ヒューズの他端と同一、またはそれより狭い幅を有することを特徴とするヒューズ構造。
  2. 　前記第１間隔は前記第２間隔より広くて、前記第１及び第２ヒューズの一端は切断領域に配置されることを特徴とする請求項１に記載のヒューズ構造。
  3. 　前記第１及び第２ヒューズの一端及び他端は行方向に配置されることを特徴とする請求項１に記載のヒューズ構造。
  4. 　前記第１ヒューズの一端と他端は一直線に連結され、前記第２ヒューズの一端は前記第２ヒューズの他端から側方にオフセットされることを特徴とする請求項２に記載のヒューズ構造。
  5. 　前記第１及び第２ヒューズの第１ヒューズグループに対して１８０度だけ回転するようにして、前記第１ヒューズグループと隣接して配置される、第３及び第４ヒューズを有する第２ヒューズグループをさらに含み、前記第３及び第４ヒューズは前記第１及び第２ヒューズと同一の構造を有するように配置されることを特徴とする請求項４に記載のヒューズ構造。
  6. 　前記第１及び第２ヒューズの一端は前記第１及び第２ヒューズの他端と垂直に連結されることを特徴とする請求項２に記載のヒューズ構造。
  7. 　一直線に連結される一端と他端とを有する第１ヒューズと、
    　一直線に連結される一端と他端とを有する第２ヒューズと、
    　前記第１ヒューズの一端と第１間隔だけ離隔されて配置された一端と、前記第１ヒューズの他端と第２間隔だけ離隔されて配置された他端とを有し、前記一端は前記他端から側方にオフセットされる第３ヒューズと、
    　前記第２ヒューズの一端と第１間隔だけ離隔されて配置された一端と、前記第２ヒューズの他端と第２間隔だけ離隔されて配置された他端とを有し、前記一端は前記他端から側方にオフセットされる第４ヒューズとを含み、前記第１及び第３ヒューズの一端は前記第２及び第４ヒューズの他端と同一、またはそれより狭い幅を有することを特徴とするヒューズ構造。
  8. 　前記第１乃至第４ヒューズの一端及び他端は行方向に平行に配置されることを特徴とする請求項７に記載のヒューズ構造。
  9. 　前記第１間隔は前記第２間隔より広いことを特徴とする請求項７に記載のヒューズ構造。
  10. 　前記第１及び第３ヒューズの一端は第１行に沿って形成される第１切断領域に配置され、前記第２及び第４ヒューズの他端は第２行に沿って形成される第２切断領域に配置されることを特徴とする請求項７に記載のヒューズ構造。
  11. 　各々一端と他端とを有する複数個の第１ヒューズで構成され、前記第１ヒューズの一端は互いに第１間隔だけ離隔され、前記第１ヒューズの他端は互いに第２間隔だけ離隔され、前記第１ヒューズのうち一つの一端と他端は一直線に連結され、残りの第１ヒューズの一端はそれの他端から側方にオフセットされる第１ヒューズグループと、
    　各々一端と他端とを有する複数個の第２ヒューズで構成され、前記第２ヒューズの一端は互いに第１間隔だけ離隔され、前記第２ヒューズの他端は互いに第２間隔だけ離隔され、前記第２ヒューズのうち一つの一端と他端は一直線に連結され、残りの第２ヒューズの一端はそれの他端から側方にオフセットされる第２ヒューズグループとを含み、
    　一端と他端とが一直線に連結された第１及び第２ヒューズは残りの第１及び第２ヒューズを含むように配置され、前記各ヒューズグループのヒューズの一端はそれの他端と同一、またはそれより狭い幅を有することを特徴とするヒューズ構造。
  12. 　前記第１及び第２ヒューズの一端及び他端は行方向に平行に配置されることを特徴とする請求項１１に記載のヒューズ構造。
  13. 　前記第１間隔は前記第２間隔より広くて、前記第１ヒューズの一端は第１行に沿って形成される第１切断領域に配置され、前記第２ヒューズの他端は第２行に沿って形成される第２切断領域に配置されることを特徴とする請求項１１に記載のヒューズ構造。
  14. 　互いに第１間隔だけ離隔されて配置された第１ヒューズセグメントと、
    　前記第１ヒューズセグメントと各々対応し、互いに第２間隔だけ離隔されて切断領域に配置された第２ヒューズセグメントと、
    　前記第２ヒューズセグメントに連結された共通接続ラインとを含み、
    　前記第１ヒューズセグメントは対応する第２ヒューズセグメントと直角に連結され、前記第２間隔は前記第１間隔より広くて、前記各第２ヒューズセグメントの幅は前記各第１ヒューズセグメントの幅と同一、またはそれより小さいことを特徴とするヒューズ構造。
  15. 　前記第１及び第２ヒューズセグメントの第１ヒューズグループと対称するように、前記第１ヒューズグループと隣接して配置され、第３及び第４ヒューズセグメントを有する第２ヒューズグループをさらに含むことを特徴とする請求項１４に記載のヒューズ構造。
  16. 　前記第３及び第４ヒューズセグメントは前記第１及び第２ヒューズセグメントと同一の構造を有するように配置されることを特徴とする請求項１５に記載のヒューズ構造。
  17. 　前記第１及び第２ヒューズセグメントと前記共通接続ラインとで構成される第１ヒューズグループと対称するように、前記第１ヒューズグループと隣接して配置され、第３及び第４ヒューズセグメントを有する第２ヒューズグループをさらに含むことを特徴とする請求項１４に記載のヒューズ構造。
  18. 　前記第３及び第４ヒューズセグメントは前記第１及び第２ヒューズセグメントと同一の構造を有するように配置されることを特徴とする請求項１７に記載のヒューズ構造。
  19. 　前記第１ヒューズセグメントは行方向に沿って平行に配置され、前記第２ヒューズセグメントは列方向に沿って平行に配置されることを特徴とする請求項１４に記載のヒューズ構造。
  20. 　第１ヒューズ領域に配置され、第１間隔だけ離隔されて配置される第１及び第２ヒューズと、
    　互いに第２間隔だけ離隔され、前記第１及び第２ヒューズに各々連結される第１及び第２信号ラインと、
    　第２ヒューズ領域に配置され、前記第１間隔だけ離隔されて配置される第３及び第４ヒューズと、
    　互いに第２間隔だけ離隔され、前記第３及び第４ヒューズに各々連結される第３及び第 ４信号ラインとを含み、
    　前記第１及び第２信号ラインは前記第２ヒューズ領域に隣接して配置され、前記第３及び第４信号ラインは前記第１ヒューズ領域に隣接して配置され、前記第１間隔は前記第２間隔より広いことを特徴とするヒューズ構造。
  21. 　前記第１信号ラインは前記第１ヒューズの一端に一直線に連結され、前記第２信号ラインは前記第２ヒューズの一端から所定の角度だけオフセットされるように、前記第２ヒューズの一端に連結されることを特徴とする請求項２０に記載のヒューズ構造。
  22. 　前記第３信号ラインは前記第３ヒューズの一端に一直線に連結され、前記第４信号ラインは前記第４ヒューズの一端から所定の角度だけオフセットされるように、前記第４ヒューズの一端に連結されることを特徴とする請求項２０に記載のヒューズ構造。
  23. 　行と列に配列されたメモリセルのアレイと、
    　欠陥メモリセルを代替するための冗長アレイと、
    　各々欠陥アドレスを貯蔵するための複数個のヒューズボックスとを含み、
    　前記ヒューズボックスの各々は、
    　一直線に連結される一端と他端とを有する第１ヒューズと、
    　前記第１ヒューズの一端と第１間隔だけ離隔されて配置された一端と、前記第１ヒューズの他端と第２間隔だけ離隔されて配置された他端とを有する第２ヒューズとを含み、
    　前記第１及び第２ヒューズの一端は行方向に沿って切断領域に配置され、前記第２ヒューズの一端は前記第２ヒューズの他端から側方にオフセットされ、前記第１及び第２ヒューズの一端は前記第１及び第２ヒューズの他端と同一、またはそれより狭い幅を有することを特徴とする半導体メモリ装置。
  24. 　前記各ヒューズボックスは前記第１及び第２ヒューズの第１ヒューズグループに対して １８０°だけ回転するようにして、前記第１ヒューズグループと隣接して配置される、第３及び第４ヒューズを有する第２ヒューズグループをさらに含むことを特徴とする請求項２３に記載の半導体メモリ装置。
  25. 　前記第３及び第４ヒューズは前記第１及び第２ヒューズと同一の構造を有するように配置されることを特徴とする請求項２４に記載の半導体メモリ装置。
  26. 　行方向に平行に配列された複数個のワードラインと、
    　列方向に平行に配列された複数個のビットラインと、
    　前記ワードラインと前記ビットラインに各々連結されるメモリセルと、
    　欠陥アドレス情報を貯蔵するための複数個のヒューズボックスと、
    　デコーディング信号に応答して前記ワードラインのうち少なくとも一つを選択する行選択回路と、
    　前記行選択回路及び前記ヒューズボックスに連結され、前記ヒューズボックスの一側に配置される第１信号ラインと、
    　前記行選択回路に連結され、前記ヒューズボックスの一側に配置される第２信号ラインと、
    　前記ヒューズボックスに連結され、前記ヒューズボックスの他の側に配置される第３信号ラインとを含むことを特徴とする半導体メモリ装置。
  27. 　前記第２及び第３信号ラインは同一の信号を伝達することを特徴とする請求項２６に記載の半導体メモリ装置。
  28. 　前記第２及び第３信号ラインのローディングは前記第１信号ラインより大きいことを特徴とする請求項２６に記載の半導体メモリ装置。
  29. 　前記複数個のヒューズボックスは行方向に配置される第１ヒューズボックスグループ及び前記第１ヒューズボックスグループに１８０°回転して前記第１ヒューズボックスグループに隣接して配置される第２ヒューズボックスグループで構成されることを特徴とする請求項２６に記載の半導体メモリ装置。
  30. 　前記第１ヒューズボックスグループには前記第１信号ラインが連結され、前記第２ヒューズボックスグループには前記第３信号ラインが連結されることを特徴とする請求項２９に記載の半導体メモリ装置。
  31. 　前記第３信号ラインは前記第２信号ラインと同一であることを特徴とする請求項３０に記載の半導体メモリ装置。
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