JPH06310603A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06310603A JPH06310603A JP10076193A JP10076193A JPH06310603A JP H06310603 A JPH06310603 A JP H06310603A JP 10076193 A JP10076193 A JP 10076193A JP 10076193 A JP10076193 A JP 10076193A JP H06310603 A JPH06310603 A JP H06310603A
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- JP
- Japan
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- wiring
- semiconductor memory
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- transistor
- wirings
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Abstract
(57)【要約】
【目的】 配線間隔及び素子間隔を縮め、面積の縮小さ
れた半導体記憶装置を得る。 【構成】 １４本の配線１５を並列に配置し、この配線
１５の３本を１組としてそれらの外部からレーザー光線
やＦＩＢなどで切断可能なヒューズ１１となる広い配線
間隔（大きな丸印１６）の配線部分の領域と、本来の配
線用として使用される狭い配線間隔（小さな丸印１７）
の配線部分の領域とが横方向に交互に繰り返すようにす
る。
れた半導体記憶装置を得る。 【構成】 １４本の配線１５を並列に配置し、この配線
１５の３本を１組としてそれらの外部からレーザー光線
やＦＩＢなどで切断可能なヒューズ１１となる広い配線
間隔（大きな丸印１６）の配線部分の領域と、本来の配
線用として使用される狭い配線間隔（小さな丸印１７）
の配線部分の領域とが横方向に交互に繰り返すようにす
る。
Description
【０００１】
【産業上の利用分野】この発明は、レーザー光線などに
よって切断可能な、冗長な配線を備えた半導体記憶装置
に関し、特に半導体記憶装置内の冗長回路で使用される
レーザトリミングヒューズのレイアウトに関する。
よって切断可能な、冗長な配線を備えた半導体記憶装置
に関し、特に半導体記憶装置内の冗長回路で使用される
レーザトリミングヒューズのレイアウトに関する。
【０００２】
【従来の技術】図３は一般的な半導体記憶装置を概略的
に示すブロック図である。図において、１は半導体記憶
装置、２は半導体記憶装置１内に設けられたメモリアレ
イ、３，４はメモリアレイ２をアクセスするために外部
より例えば７ビットのバス５を介して入力されるアドレ
ス信号をデコードするそれぞれ行デコーダおよび列デコ
ーダ、６は後述する冗長行選択線をアクセスするために
外部よりバス５を介して入力されるアドレス信号をデコ
ードする冗長選択線用デコーダ、７はメモリアレイ２内
に生じた欠陥を補うために使用される冗長行選択線、８
はメモリアレイ２に対してデータの入出力を行うデータ
入出力回路、９は内部制御回路である。
に示すブロック図である。図において、１は半導体記憶
装置、２は半導体記憶装置１内に設けられたメモリアレ
イ、３，４はメモリアレイ２をアクセスするために外部
より例えば７ビットのバス５を介して入力されるアドレ
ス信号をデコードするそれぞれ行デコーダおよび列デコ
ーダ、６は後述する冗長行選択線をアクセスするために
外部よりバス５を介して入力されるアドレス信号をデコ
ードする冗長選択線用デコーダ、７はメモリアレイ２内
に生じた欠陥を補うために使用される冗長行選択線、８
はメモリアレイ２に対してデータの入出力を行うデータ
入出力回路、９は内部制御回路である。
【０００３】この半導体記憶装置１は、メモリアレイ２
内に生じた欠陥を冗長選択線によって補うことができる
機能を有している。図３には、冗長行選択線７のみを示
したが、冗長列選択線、及びその両方を備えることも可
能である。同図において、冗長行選択線７は、２7 ＝１
２８本の行選択線に対して１本のみ存在する。この１本
の冗長行選択線７を定めるための方法を、行デコーダ３
に含まれる図４に示すようなアドレス設定回路を用いて
簡単に説明する。
内に生じた欠陥を冗長選択線によって補うことができる
機能を有している。図３には、冗長行選択線７のみを示
したが、冗長列選択線、及びその両方を備えることも可
能である。同図において、冗長行選択線７は、２7 ＝１
２８本の行選択線に対して１本のみ存在する。この１本
の冗長行選択線７を定めるための方法を、行デコーダ３
に含まれる図４に示すようなアドレス設定回路を用いて
簡単に説明する。
【０００４】このアドレス設定回路は、例えば１４個の
Ｎチャネル型トランジスタ１０を有し、その各ドレイン
はそれぞれヒューズ１１を介して信号線１２にが接続さ
れ、その各ソースはグランド線１３に接続され、そし
て、その各ゲート１４にそれぞれ アドレス信号Ａ0 〜
Ａ6、およびその反転信号／Ａ0 〜／Ａ６が入力される
ようになされている。また、信号線１２はそのゲートに
初期化信号ＳIが印加されるトランジスタ１８を介して
電源端子ＶCCに接続されている。尚、ヒューズ１１は予
め製造段階で欠陥のある選択線のアドレスに対応するも
のは外部からのレーザー光線やＦＩＢなどで切断されて
いる。
Ｎチャネル型トランジスタ１０を有し、その各ドレイン
はそれぞれヒューズ１１を介して信号線１２にが接続さ
れ、その各ソースはグランド線１３に接続され、そし
て、その各ゲート１４にそれぞれ アドレス信号Ａ0 〜
Ａ6、およびその反転信号／Ａ0 〜／Ａ６が入力される
ようになされている。また、信号線１２はそのゲートに
初期化信号ＳIが印加されるトランジスタ１８を介して
電源端子ＶCCに接続されている。尚、ヒューズ１１は予
め製造段階で欠陥のある選択線のアドレスに対応するも
のは外部からのレーザー光線やＦＩＢなどで切断されて
いる。
【０００５】次に、このアドレス設定回路の動作を説明
する。まず、アドレス信号の入力される前の初期段階
時、トランジスタ１８を一時的にオンして信号線１２を
ハイレベル“１”に保持しておく。そして、いま例えば
欠陥のある選択線のアドレスに対応するアドレス信号Ａ
0 〜Ａ6の７ビットのコードを［１１１１１１１］とす
ると、対応するトランジスタ１０は全てオンしようとす
るが、これらトランジスタ１０に接続されているヒュー
ズ１１は上述のごとく全て切断されているのでオンしな
い。
する。まず、アドレス信号の入力される前の初期段階
時、トランジスタ１８を一時的にオンして信号線１２を
ハイレベル“１”に保持しておく。そして、いま例えば
欠陥のある選択線のアドレスに対応するアドレス信号Ａ
0 〜Ａ6の７ビットのコードを［１１１１１１１］とす
ると、対応するトランジスタ１０は全てオンしようとす
るが、これらトランジスタ１０に接続されているヒュー
ズ１１は上述のごとく全て切断されているのでオンしな
い。
【０００６】一方この時の対応する反転信号／Ａ0 〜／
Ａ6は全てローレベル“０”であるので、対応するトラ
ンジスタ１０はオンせず、１２８通りあるアドレスの組
み合わせのうち、１通りのアドレスに対応したアドレス
信号の入力時だけ、信号線１２がグランド線１３から電
気的に切り離される。この結果、信号線１２のレベルは
“１”に保持されたままで変わらず、従って、アドレス
時この信号線１２のレベルが“１”となることを欠陥の
ある選択線のアドレスに対応しておけば、これを補う１
本の冗長行選択線７を定めることができる。
Ａ6は全てローレベル“０”であるので、対応するトラ
ンジスタ１０はオンせず、１２８通りあるアドレスの組
み合わせのうち、１通りのアドレスに対応したアドレス
信号の入力時だけ、信号線１２がグランド線１３から電
気的に切り離される。この結果、信号線１２のレベルは
“１”に保持されたままで変わらず、従って、アドレス
時この信号線１２のレベルが“１”となることを欠陥の
ある選択線のアドレスに対応しておけば、これを補う１
本の冗長行選択線７を定めることができる。
【０００７】ちなみに、正常な選択線のアドレスに対応
するアドレス信号Ａ0 〜Ａ6の７ビットのコードの１つ
を例えば［０１１１１１１］とすると、最上位ビット
（ＭＳＢ）の“０”に対応するトランジスタ１０は勿論
オフであるが、残りの全ての下位ビットの“１”に対応
するトランジスタ１０も上述のごとく当該トランジスタ
１０に接続されているヒューズ１１が全て切断されてい
るのでオフとなり、一方この時の対応する反転信号／Ａ
0 〜／Ａ6は最上位ビットのみが“１”で、残りの下位
ビットは全て“０”であるので、最上位ビットに対応す
るトランジスタ１０はオン、残りの下位ビットに対応す
るトランジスタ１０は全てオフとなり、最上位ビットに
対応するトランジスタ１０のオンにより信号線１２のレ
ベルが“０”となり、これにより当該［０１１１１１
１］のコードのアドレス信号Ａ0 〜Ａ6は正常な選択線
に対応したアドレスであり、何ら冗長行選択線７で補う
必要のないものであることが分かる。
するアドレス信号Ａ0 〜Ａ6の７ビットのコードの１つ
を例えば［０１１１１１１］とすると、最上位ビット
（ＭＳＢ）の“０”に対応するトランジスタ１０は勿論
オフであるが、残りの全ての下位ビットの“１”に対応
するトランジスタ１０も上述のごとく当該トランジスタ
１０に接続されているヒューズ１１が全て切断されてい
るのでオフとなり、一方この時の対応する反転信号／Ａ
0 〜／Ａ6は最上位ビットのみが“１”で、残りの下位
ビットは全て“０”であるので、最上位ビットに対応す
るトランジスタ１０はオン、残りの下位ビットに対応す
るトランジスタ１０は全てオフとなり、最上位ビットに
対応するトランジスタ１０のオンにより信号線１２のレ
ベルが“０”となり、これにより当該［０１１１１１
１］のコードのアドレス信号Ａ0 〜Ａ6は正常な選択線
に対応したアドレスであり、何ら冗長行選択線７で補う
必要のないものであることが分かる。
【０００８】図５はこのような機能を有する従来のアド
レス設定回路のレイアウト図である。同図では、１４個
のＮチャネル型トランジスタ１０が並列に配置され、そ
のドレインが配線１５を介して信号線１２に接続されて
おり、丸印１６で示す部分が上述したヒューズ１１とな
る部分である。また、各トランジスタ１０のソースはグ
ランド線１３に接続されている。
レス設定回路のレイアウト図である。同図では、１４個
のＮチャネル型トランジスタ１０が並列に配置され、そ
のドレインが配線１５を介して信号線１２に接続されて
おり、丸印１６で示す部分が上述したヒューズ１１とな
る部分である。また、各トランジスタ１０のソースはグ
ランド線１３に接続されている。
【０００９】このレイアウト図から分かるように、１４
本の配線１５は並列に配置され、ヒューズ１１となる丸
印１６で示す部分を外部からレーザー光線やＦＩＢなど
で誤りなく切断できるように、その配線間隔は、ある程
度その幅に余裕を持たせた広い等間隔となっており、し
かもその形状が図面上横方向に一直線状となっている。
本の配線１５は並列に配置され、ヒューズ１１となる丸
印１６で示す部分を外部からレーザー光線やＦＩＢなど
で誤りなく切断できるように、その配線間隔は、ある程
度その幅に余裕を持たせた広い等間隔となっており、し
かもその形状が図面上横方向に一直線状となっている。
【００１０】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成され、配線のヒューズとなる部分は
勿論その他の部分も一様に広い等間隔の配線間隔で横方
向に一直線状に並列に配置されているため、レイアウト
における配線やトランジスタ等の間隔を詰められず、以
てレイアウト面積を縮小することができず、形状が大型
となる等の問題点があった。
は以上のように構成され、配線のヒューズとなる部分は
勿論その他の部分も一様に広い等間隔の配線間隔で横方
向に一直線状に並列に配置されているため、レイアウト
における配線やトランジスタ等の間隔を詰められず、以
てレイアウト面積を縮小することができず、形状が大型
となる等の問題点があった。
【００１１】この発明は、このような問題点を解決する
ためになされたもので、ヒューズとなる配線部分以外の
部分等の間隔を縮めることによってレイアウト面積即ち
装置全体の面積を縮小して小型化が可能な半導体記憶装
置を提供することを目的としている。
ためになされたもので、ヒューズとなる配線部分以外の
部分等の間隔を縮めることによってレイアウト面積即ち
装置全体の面積を縮小して小型化が可能な半導体記憶装
置を提供することを目的としている。
【００１２】
【課題を解決するための手段】この発明に係わる半導体
記憶装置は、並列に配置された複数本の配線を備え、該
複数本の配線の外部からの電気的手段あるいは機械的手
段によって切断可能な配線部分の広い配線間隔の領域と
上記配線部分以外の配線部分の狭い配線間隔の領域とを
横方向に交互に繰り返すように配置したものである。
記憶装置は、並列に配置された複数本の配線を備え、該
複数本の配線の外部からの電気的手段あるいは機械的手
段によって切断可能な配線部分の広い配線間隔の領域と
上記配線部分以外の配線部分の狭い配線間隔の領域とを
横方向に交互に繰り返すように配置したものである。
【００１３】
【作用】この発明においては、並列に配置された複数本
の配線のヒューズとなる配線部分の間隔が広い配線間隔
とされ、本来の配線用として使用される配線部分の間隔
が狭い配線間隔とされ、これらの領域が交互に繰り返さ
れるようにレイアウトされる。これにより、レイアウト
面積が縮小され、装置の小型化が可能となる。
の配線のヒューズとなる配線部分の間隔が広い配線間隔
とされ、本来の配線用として使用される配線部分の間隔
が狭い配線間隔とされ、これらの領域が交互に繰り返さ
れるようにレイアウトされる。これにより、レイアウト
面積が縮小され、装置の小型化が可能となる。
【００１４】
【実施例】以下、この発明の一実施例を図面を参照しな
がら説明する。 実施例１．図１は、この発明の一実施例を示すレイアウ
ト図である。同図において、図５と対応する部分には同
一符号を付し、その詳細説明は省略する。
がら説明する。 実施例１．図１は、この発明の一実施例を示すレイアウ
ト図である。同図において、図５と対応する部分には同
一符号を付し、その詳細説明は省略する。
【００１５】本実施例では、例えば１４個のＮチャネル
型トランジスタ１０のドレインにそれぞれ接続された１
４本の配線１５を並列に配置し、その配線間隔は、欠陥
のある選択線のアドレスに対応して外部からレーザー光
線やＦＩＢなどで切断されることを想定されるヒューズ
１１としての配線部分の間隔が同図に大きな丸印１６で
示すように広い配線間隔とされ、一方通常本来の配線用
として使用される配線部分が同図に小さな丸印１７で示
すように狭い配線間隔とされ、これらの配線部分の領域
が横方向に交互に繰り返されている。なお、ここでは、
一例として３本の配線１５を１単位として交互に繰り返
すようにレイアウトしている。
型トランジスタ１０のドレインにそれぞれ接続された１
４本の配線１５を並列に配置し、その配線間隔は、欠陥
のある選択線のアドレスに対応して外部からレーザー光
線やＦＩＢなどで切断されることを想定されるヒューズ
１１としての配線部分の間隔が同図に大きな丸印１６で
示すように広い配線間隔とされ、一方通常本来の配線用
として使用される配線部分が同図に小さな丸印１７で示
すように狭い配線間隔とされ、これらの配線部分の領域
が横方向に交互に繰り返されている。なお、ここでは、
一例として３本の配線１５を１単位として交互に繰り返
すようにレイアウトしている。
【００１６】このように、広い配線間隔の領域と狭い配
線間隔の領域とを交互に繰り返すようにしたので、ヒュ
ーズ１１及びトランジスタ１０等の間隔を縮めることが
できる。例えば、広い配線間隔を１０μｍ、狭い配線間
隔を１μｍとすると、図１における線I−I間の配線間隔
の合計は、１０μｍ×９＋１μｍ×４＝９４μｍとな
る。これに比べて従来のレイアウトでは、１０μｍ×１
３＝１３０μｍであり、３６μｍの縮小が可能となる。
線間隔の領域とを交互に繰り返すようにしたので、ヒュ
ーズ１１及びトランジスタ１０等の間隔を縮めることが
できる。例えば、広い配線間隔を１０μｍ、狭い配線間
隔を１μｍとすると、図１における線I−I間の配線間隔
の合計は、１０μｍ×９＋１μｍ×４＝９４μｍとな
る。これに比べて従来のレイアウトでは、１０μｍ×１
３＝１３０μｍであり、３６μｍの縮小が可能となる。
【００１７】実施例２．図２は、この発明の他の実施例
を示すレイアウト図である。本実施例は、２本の配線１
５を１単位とし、大きな丸印１６で示すヒューズ１１と
なる配線部分の広い配線間隔の領域と、小さな丸印１７
で示す本来の配線用として使用される配線部分の狭い配
線間隔の領域とが交互に繰り返されている。このような
レイアウトによっても、ヒューズ１１及びトランジスタ
１０の間隔を縮めることができる。
を示すレイアウト図である。本実施例は、２本の配線１
５を１単位とし、大きな丸印１６で示すヒューズ１１と
なる配線部分の広い配線間隔の領域と、小さな丸印１７
で示す本来の配線用として使用される配線部分の狭い配
線間隔の領域とが交互に繰り返されている。このような
レイアウトによっても、ヒューズ１１及びトランジスタ
１０の間隔を縮めることができる。
【００１８】
【発明の効果】以上説明したように、この発明によれ
ば、並列に配置された複数本の配線を備え、該複数本の
配線の外部からの電気的手段あるいは機械的手段によっ
て切断可能な配線部分の広い配線間隔の領域と上記配線
部分以外の配線部分の狭い配線間隔の領域とを横方向に
交互に繰り返すように配置したので、全体的に配線間隔
等が縮められて装置全体の面積が縮小することができ、
装置の小型化をさらに促進できるという効果がある。
ば、並列に配置された複数本の配線を備え、該複数本の
配線の外部からの電気的手段あるいは機械的手段によっ
て切断可能な配線部分の広い配線間隔の領域と上記配線
部分以外の配線部分の狭い配線間隔の領域とを横方向に
交互に繰り返すように配置したので、全体的に配線間隔
等が縮められて装置全体の面積が縮小することができ、
装置の小型化をさらに促進できるという効果がある。
【図１】この発明の一実施例を示すレイアウト図であ
る。
る。
【図２】この発明の他の実施例を示すレイアウト図であ
る。
る。
【図３】一般的な半導体記憶装置のブロック図である。
【図４】図３の半導体装置で使用されているアドレス設
定回路の一例を示す回路図である。
定回路の一例を示す回路図である。
【図５】従来のアドレス設定回路を示すレイアウト図で
ある。
ある。
１０ トランジスタ １１ ヒューズ １５ 配線
Claims (1)
- 【請求項１】 並列に配置された複数本の配線を備え、 該複数本の配線の外部からの電気的手段あるいは機械的
手段によって切断可能な配線部分の広い配線間隔の領域
と上記配線部分以外の配線部分の狭い配線間隔の領域と
を横方向に交互に繰り返すように配置したことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10076193A JPH06310603A (ja) | 1993-04-27 | 1993-04-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10076193A JPH06310603A (ja) | 1993-04-27 | 1993-04-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310603A true JPH06310603A (ja) | 1994-11-04 |
Family
ID=14282500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10076193A Pending JPH06310603A (ja) | 1993-04-27 | 1993-04-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310603A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023907A1 (en) * | 1995-12-22 | 1997-07-03 | Micron Technology, Inc. | Reduced pitch laser redundancy fuse bank structure |
| EP0720229A3 (en) * | 1994-12-29 | 1998-01-07 | Siemens Aktiengesellschaft | Double density fuse bank for the laser break-link programming of an integrated circuit |
| US5905295A (en) * | 1997-04-01 | 1999-05-18 | Micron Technology, Inc. | Reduced pitch laser redundancy fuse bank structure |
| WO2000008687A1 (de) * | 1998-08-04 | 2000-02-17 | Infineon Technologies Ag | Integrierte schaltung mit durch energieeinwirkung auftrennbaren elektrischen verbindungsstellen |
| US6215173B1 (en) | 1998-11-11 | 2001-04-10 | Nec Corporation | Redundancy fuse block having a small occupied area |
| KR100317533B1 (ko) * | 1999-11-10 | 2001-12-24 | 윤종용 | 반도체 집적회로 장치에서의 레이저 퓨즈박스의 구조 및그에 따른 제조 방법 |
| US6333545B1 (en) | 1998-08-19 | 2001-12-25 | Fujitsu Limited | Semiconductor device having blocking layer and fuses |
| US6380838B1 (en) * | 1999-06-07 | 2002-04-30 | Nec Corporation | Semiconductor device with repair fuses and laser trimming method used therefor |
| JP2004119965A (ja) * | 2002-09-27 | 2004-04-15 | Samsung Electronics Co Ltd | ヒューズ構造及びそれを利用した半導体メモリ装置 |
-
1993
- 1993-04-27 JP JP10076193A patent/JPH06310603A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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