JPH11345499A - ウェハ上の複数のメモリチップを検査するための装置 - Google Patents
ウェハ上の複数のメモリチップを検査するための装置Info
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- JPH11345499A JPH11345499A JP11122764A JP12276499A JPH11345499A JP H11345499 A JPH11345499 A JP H11345499A JP 11122764 A JP11122764 A JP 11122764A JP 12276499 A JP12276499 A JP 12276499A JP H11345499 A JPH11345499 A JP H11345499A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
検査できたよりもはるかに多くのメモリチップを検査で
きる、ウェハ上の複数のメモリチップを検査するための
装置を提供することである。 【解決手段】 上記課題は、本発明の装置においてアド
レス信号、データ信号及び制御信号の少なくとも幾つか
がメモリチップのカーフに配置されたロジックで発生さ
れ、このメモリチップに直接供給されることによって解
決される。
Description
リチップに給電電圧、初期化信号、読み出し信号、クロ
ック信号が供給されならびにアドレス信号、データ信号
及び制御信号が供給される、ウェハ上の複数のメモリチ
ップを検査するための装置に関する。
のチップは小グループでプローブカード(Nadelkarte)
の針を用いて検査される。この場合、多数のチップに、
有利にはウェハの全チップに針によって検査過程の間に
接触するために、十分な針を有するプローブカードを製
造することは問題をもたらす。
はほぼ1000針である。従って、ほぼ20〜50個の
規模でチップが検査される。というのも、各々のチップ
に針を介して様々なアドレス信号、データ給電信号及び
制御信号を供給しなくてはならないからである。
針を有するプローブカードが設けられている。これらの
針によって同時にほぼ20〜50個のチップが検査でき
る。この場合、問題なのは、1000本の針によってこ
れら20〜50個のチップに対して加えられる比較的大
きな表面圧力である。また、ウェハ上の各チップが確実
に検査されるように、チップ毎に50本の規模の針が置
かれている各チップに対してこれほど多くの針をこれら
の針の先端部において共平面に形成することも困難であ
る。
まで検査過程でプローブカードによって検査できたより
もはるかに多くのメモリチップを検査できる、ウェハ上
の複数のメモリチップを検査するための装置を提供する
ことである。
たタイプの装置において、本発明では、アドレス信号、
データ信号及び制御信号のうちの少なくとも幾つかがメ
モリチップのカーフ(マスクの検査構造及びセンタリン
グ補助部を含む鋸切断用周縁部(Saegerand))に配置
されたロジックで発生され、このメモリチップに直接供
給されることによって解決される。この場合、有利には
全てのアドレス信号、データ信号及び制御信号がカーフ
に設けられたこのロジックで発生される。ここで注意し
ておくが、例えば、カーフによって隔てられた2つのメ
モリチップのように、複数のメモリチップを個別のメモ
リチップと解釈してもらいたい。
は完全に異なるやり方を記述する。すなわち、これ自体
開発途中にあるのだろうが、プローブカード乃至は針の
改善に努める代わりに、別個のロジックをメモリチップ
のカーフに配置し、このロジックによってアドレス信
号、データ信号及び制御信号をローカルにこのカーフに
おいて各メモリチップ毎に発生し、直接このメモリチッ
プに供給する。これは、給電電圧及び符号化された少数
の出力信号だけを各メモリチップ毎にプローブカードを
介して供給しさえすればよい、という重要な利点を有す
る。つまり、プローブカードを介して給電電圧、初期化
信号、読み出し信号及びクロック信号に対するたった5
個の接触部が必要であり、この結果、ほぼ1000針を
有するプローブカードによって200個までのチップが
検査できるのである。
ックは個々のメモリチップに対して全ての必要とされる
アドレス信号、データ信号及び制御信号を発生し、これ
らを評価する。エラーが発生すればエラー信号が出力さ
れ、このエラー信号は検査機器にエラー発生を通報す
る。相応に符号化された信号を介して簡単にどこにこの
エラーが存在するのかが検出される。4つのワードライ
ンが同時にブーストされる場合には、このために例えば
2つの符号化された信号が必要となる。エラーが発生し
た時点及びn個の符号化された信号を介して、正確なエ
ラー箇所が検出できる。
る。
このメモリチップ1はカーフ乃至は鋸切断用周縁部2に
よって取り囲まれている。このカーフ2はウェハを鋸に
よって切断し個々のメモリチップ1に分割する際に脱落
する。この結果、この分割の後にはカーフ2を持たない
個々のメモリチップ1だけが残る。
ッション)3、4、7が設けられている。これら異なる
パッド3、4、7には検査過程の際にプローブカードの
針が接触する。従って、初期化信号I、クロック信号C
LK及びセレクト乃至は選択信号CS用のパッド3及び
給電電圧VDD乃至はVSS用のパッド7が存在する。
さらにこのメモリチップ1はアドレス信号、データ信号
及び制御信号用の針によって接触されるパッド4を有す
る。実際には検査過程では例えば11個のアドレス信
号、8〜17個のデータ信号及び5個の制御信号が印加
されるのだが、簡略化するためにこの図では3つのこの
ようなパッド4だけが示されている。従って、既述の通
り、多数の針が必要とされ、この結果、比較的少数のメ
モリチップだけがグループで共にほぼ1000針を有す
るプローブカードによって検査される。
れ、このロジック5は出力側Oに接続されており、アド
レス信号、データ信号、制御信号を直接パッド4に送出
する。従って、これらのパッド4に対してもはや針は必
要ではなく、このためメモリチップ1の検査に必要な針
の数は大幅に低減される。
面に対して垂直に延在しているのだが、これらの針は概
略的に示されており、参照符号6が付けられている。
タ信号及び制御信号による検査機能を引き受ける。この
結果、全体として必要とされる針の数は相応に低減され
る。当然、これらの信号のうちのいくつかだけをロジッ
ク5を介してメモリチップ1に供給することも可能であ
る。
去され、これによってそれ以後はもはや必要ないロジッ
ク5が分離される。
針6の数の低減を行うために、本発明は有利なやり方で
カーフによって与えられる場所を利用するのである。
体チップに相応のアドレス信号、データ信号及び制御信
号を供給するように、このロジック5をカーフに配置す
ることもできる。この結果、例えば1つのロジック5が
2つ又はそれ以上の複数のメモリチップ1に配属され
る。
の針の数を増大することも可能である。というのも、こ
れらの針自体を互いにより広い間隔をおいて配置するこ
とができるからである。これは個々のメモリチップに必
要な針がより少なくなることに起因する。
Claims (2)
- 【請求項1】 ウェハ上の複数のメモリチップ(1)を
検査するための装置であって、 針(6)を使用して前記メモリチップ(1)に給電電圧
(VDD,VSS)、初期化信号(I)、読み出し信号
(CS)、クロック信号(CLK)が供給されならびに
アドレス信号、データ信号及び制御信号が供給される、
ウェハ上の複数のメモリチップ(1)を検査するための
装置において、 前記アドレス信号、前記データ信号及び前記制御信号の
うちの少なくとも一部分が前記メモリチップ(1)のカ
ーフ(鋸切断用周縁部)(2)に配置されたロジック
(5)で発生され、前記メモリチップ(1)に直接供給
されることを特徴とするウェハ上の複数のメモリチップ
(1)を検査するための装置。 - 【請求項2】 アドレス信号、データ信号及び制御信号
は全てロジック(5)で発生され、メモリチップ(1)
に直接供給されることを特徴とする請求項1記載の装
置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19819570.2 | 1998-04-30 | ||
DE19819570A DE19819570C2 (de) | 1998-04-30 | 1998-04-30 | Anordnung zum Testen mehrerer Speicherchips auf einem Wafer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11345499A true JPH11345499A (ja) | 1999-12-14 |
Family
ID=7866437
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11122764A Pending JPH11345499A (ja) | 1998-04-30 | 1999-04-28 | ウェハ上の複数のメモリチップを検査するための装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6529028B1 (ja) |
EP (1) | EP0953986A3 (ja) |
JP (1) | JPH11345499A (ja) |
KR (1) | KR100347660B1 (ja) |
CN (1) | CN1132193C (ja) |
DE (1) | DE19819570C2 (ja) |
TW (1) | TW419666B (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19930169B4 (de) * | 1999-06-30 | 2004-09-30 | Infineon Technologies Ag | Testeinrichtung und Verfahren zum Prüfen eines Speichers |
DE10028145C2 (de) * | 2000-06-07 | 2002-04-18 | Infineon Technologies Ag | Integrierte Schaltungsanordnung zum Testen von Transistoren und Halbleiterscheibe mit einer solchen Schaltungsanordnung |
DE10043350C2 (de) * | 2000-08-22 | 2003-01-02 | Infineon Technologies Ag | Verfahren zur Untersuchung von Strukturen auf einem Wafer |
CN100440381C (zh) * | 2003-06-13 | 2008-12-03 | 钰创科技股份有限公司 | 使用一低速测试器以进行高速记忆体测试的方法 |
DE102004042074A1 (de) * | 2004-08-31 | 2006-03-09 | Infineon Technologies Ag | Verfahren zum Testen eines Speichers mittels externem Testchip und Vorrichtung zur Durchführung des Verfahrens |
US7516293B2 (en) * | 2006-09-08 | 2009-04-07 | International Business Machines Corporation | Increased performance using mixed memory types |
CN101196546B (zh) * | 2006-12-04 | 2011-02-02 | 上海华虹Nec电子有限公司 | 可供不同ip产品进行老化测试的方法及其所用测试板 |
CN101452010B (zh) * | 2007-11-30 | 2011-12-14 | 上海华虹Nec电子有限公司 | 用于芯片测试的探针卡的测试方法 |
CN103364706B (zh) * | 2013-07-26 | 2017-03-08 | 上海华虹宏力半导体制造有限公司 | 验收测试装置及一次性可编程器件的验收测试方法 |
CN105988906B (zh) * | 2015-03-02 | 2018-07-06 | 中山市云创知识产权服务有限公司 | 测试卡及应用该测试卡的主板 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
US5053700A (en) * | 1989-02-14 | 1991-10-01 | Amber Engineering, Inc. | Method for wafer scale testing of redundant integrated circuit dies |
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FR2700063B1 (fr) * | 1992-12-31 | 1995-02-10 | Sgs Thomson Microelectronics | Procédé de test de puces de circuit intégré et dispositif intégré correspondant. |
US5418452A (en) * | 1993-03-25 | 1995-05-23 | Fujitsu Limited | Apparatus for testing integrated circuits using time division multiplexing |
DE19630316A1 (de) * | 1996-07-26 | 1998-01-29 | Siemens Ag | Vorrichtung zur elektrischen Kontaktierung eines Bauelements |
-
1998
- 1998-04-30 DE DE19819570A patent/DE19819570C2/de not_active Expired - Fee Related
-
1999
- 1999-03-12 TW TW088103838A patent/TW419666B/zh not_active IP Right Cessation
- 1999-03-19 EP EP99105689A patent/EP0953986A3/de not_active Withdrawn
- 1999-04-28 KR KR1019990015170A patent/KR100347660B1/ko not_active IP Right Cessation
- 1999-04-28 JP JP11122764A patent/JPH11345499A/ja active Pending
- 1999-04-30 CN CN99105342A patent/CN1132193C/zh not_active Expired - Fee Related
- 1999-04-30 US US09/302,649 patent/US6529028B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
CN1132193C (zh) | 2003-12-24 |
EP0953986A2 (de) | 1999-11-03 |
DE19819570C2 (de) | 2000-06-15 |
DE19819570A1 (de) | 1999-11-04 |
KR19990083552A (ko) | 1999-11-25 |
TW419666B (en) | 2001-01-21 |
KR100347660B1 (ko) | 2002-08-07 |
CN1233841A (zh) | 1999-11-03 |
EP0953986A3 (de) | 2005-05-11 |
US6529028B1 (en) | 2003-03-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040413 |
|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041210 |
|
A521 | Request for written amendment filed |
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