JP2000323539A - 半導体装置をウエーハ面上でバーンイン処理するための装置 - Google Patents
半導体装置をウエーハ面上でバーンイン処理するための装置Info
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Abstract
(57)【要約】
【課題】 即座に高い信頼度でウエーハ面上に使用する
ことができる、半導体装置をバーンイン処理するための
装置を提供すること。 【解決手段】 ＢＩＳＴユニットは、個別半導体チップ
に配属される。 【効果】 バーンイン処理を自己テストによって行うこ
とができ、複雑なピン（エレクトロニクス）カードを用
いないで済む。
ことができる、半導体装置をバーンイン処理するための
装置を提供すること。 【解決手段】 ＢＩＳＴユニットは、個別半導体チップ
に配属される。 【効果】 バーンイン処理を自己テストによって行うこ
とができ、複雑なピン（エレクトロニクス）カードを用
いないで済む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置をウエ
ーハ面上でバーンイン処理するための装置であって、該
装置で、多数の半導体チップを含む半導体ウエーハがバ
ーンイン処理され、該バーンイン処理により、半導体チ
ップに構成されている集積回路及び構成部品が高温にさ
れて、外部から導入された電圧が印加される装置に関す
る。
ーハ面上でバーンイン処理するための装置であって、該
装置で、多数の半導体チップを含む半導体ウエーハがバ
ーンイン処理され、該バーンイン処理により、半導体チ
ップに構成されている集積回路及び構成部品が高温にさ
れて、外部から導入された電圧が印加される装置に関す
る。
【０００２】
【従来の技術】半導体装置、例えば、チップのバーンイ
ン処理では、人工的なエージングが行われる。そのよう
な人工的なエージングによって、その半導体装置は、そ
のような処理なしでは比較的長い作動期間後に初めて達
成される状態になる。バーンインに続いて、バーンイン
処理後、欠陥があると分かった半導体装置を全て選別す
る。つまり、バーンイン処理により、前述の比較的長い
作動期間後に故障するような半導体装置を機器内に組み
込む前に除去することができる。
ン処理では、人工的なエージングが行われる。そのよう
な人工的なエージングによって、その半導体装置は、そ
のような処理なしでは比較的長い作動期間後に初めて達
成される状態になる。バーンインに続いて、バーンイン
処理後、欠陥があると分かった半導体装置を全て選別す
る。つまり、バーンイン処理により、前述の比較的長い
作動期間後に故障するような半導体装置を機器内に組み
込む前に除去することができる。
【０００３】バーンイン処理の際、半導体装置は、高
温、例えば、１４０℃で、所定の負荷テストが行われ、
その際、半導体装置には、所定の電圧パターンが印加さ
れる。例えば、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）をワード線の周期的な負荷（"ｗｏｒｄｌ
ｉｎｅ ｃｙｃｌｉｎｇ"）に使用することができる。
温、例えば、１４０℃で、所定の負荷テストが行われ、
その際、半導体装置には、所定の電圧パターンが印加さ
れる。例えば、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）をワード線の周期的な負荷（"ｗｏｒｄｌ
ｉｎｅ ｃｙｃｌｉｎｇ"）に使用することができる。
【０００４】つまり、ユーザに、長い作動期間に亘って
高い信頼度を保証する半導体装置を供給する必要がある
場合には、バーンイン処理は、実際上必須である。つま
り、バーンイン処理により、半導体装置をユーザに供給
する前に、場合によって欠陥のある半導体装置を選別
し、その結果、半導体装置を所定の機器内に組み込んだ
後欠陥が現れるのを回避することができる。
高い信頼度を保証する半導体装置を供給する必要がある
場合には、バーンイン処理は、実際上必須である。つま
り、バーンイン処理により、半導体装置をユーザに供給
する前に、場合によって欠陥のある半導体装置を選別
し、その結果、半導体装置を所定の機器内に組み込んだ
後欠陥が現れるのを回避することができる。
【０００５】従来、バーンイン処理は、チップ面上でし
か実行されておらず、ウエーハ面上では実行されていな
かった。と言うのは、チップのバーンイン時に、約６０
個の端子を用いて、チップの所定の端子に電圧を印加す
る必要があり、目下のところ、１５００ピン以上ものピ
ン（エレクトロニクス）カード（Ｎａｄｅｌｋａｒｔｅ
ｎ）を入手することはできないからである。しかし、ウ
エーハは、約１０００チップも有しており、つまり、ウ
エーハ面上でのバーンイン処理のためには、約６０００
０本のピンを持ったピン（エレクトロニクス）カードが
必要である。しかし、この前提条件は、現在利用可能な
約１５００本のピンを持ったピン（エレクトロニクス）
カードの大きさを超えるものである。
か実行されておらず、ウエーハ面上では実行されていな
かった。と言うのは、チップのバーンイン時に、約６０
個の端子を用いて、チップの所定の端子に電圧を印加す
る必要があり、目下のところ、１５００ピン以上ものピ
ン（エレクトロニクス）カード（Ｎａｄｅｌｋａｒｔｅ
ｎ）を入手することはできないからである。しかし、ウ
エーハは、約１０００チップも有しており、つまり、ウ
エーハ面上でのバーンイン処理のためには、約６０００
０本のピンを持ったピン（エレクトロニクス）カードが
必要である。しかし、この前提条件は、現在利用可能な
約１５００本のピンを持ったピン（エレクトロニクス）
カードの大きさを超えるものである。
【０００６】チップ面上のバーンイン処理には、ウエー
ハ面上にバーンインするために、かなり長時間掛かるた
めに、所定の欠点がある。この欠点は、以下のようにま
とめることができる： -チップ面上にバーンインする際、半導体装置はプラス
チック内に成型される。バーンイン後、その半導体装置
に欠陥が検出されても、その半導体装置を修理すること
はできない。これは、例えば、故障したセルを代替し、
従って、修理のために、ヒューズのレーザヒュージング
乃至溶断によって作動状態にすることができる冗長回路
を有するＤＲＡＭのようなメモリ装置では特に不利であ
る。しかし、そのようにして、検出された欠陥を修理す
ることは、チップをプラスチック又は他のケーシング内
に成型していない場合に限ってしか可能でない。
ハ面上にバーンインするために、かなり長時間掛かるた
めに、所定の欠点がある。この欠点は、以下のようにま
とめることができる： -チップ面上にバーンインする際、半導体装置はプラス
チック内に成型される。バーンイン後、その半導体装置
に欠陥が検出されても、その半導体装置を修理すること
はできない。これは、例えば、故障したセルを代替し、
従って、修理のために、ヒューズのレーザヒュージング
乃至溶断によって作動状態にすることができる冗長回路
を有するＤＲＡＭのようなメモリ装置では特に不利であ
る。しかし、そのようにして、検出された欠陥を修理す
ることは、チップをプラスチック又は他のケーシング内
に成型していない場合に限ってしか可能でない。
【０００７】-従来技術のバーンイン処理のためには、
各コンポーネントを別個の容器内に組み込み、バーンイ
ンの間、この容器に接触接続する必要がある。その種の
容器は、繰り返し使用され、バーンイン中、高温に曝さ
れるのがしばしばである。このように、容器を頻繁に繰
り返し使用することによって、一般的な種類の接触接続
上の問題点が生じ、つまり、歩留まりが小さくなること
があり、何れにせよ、チェックを頻繁に行って、バーン
インボード乃至バーンインフイールドを組み込み直す必
要がある。
各コンポーネントを別個の容器内に組み込み、バーンイ
ンの間、この容器に接触接続する必要がある。その種の
容器は、繰り返し使用され、バーンイン中、高温に曝さ
れるのがしばしばである。このように、容器を頻繁に繰
り返し使用することによって、一般的な種類の接触接続
上の問題点が生じ、つまり、歩留まりが小さくなること
があり、何れにせよ、チェックを頻繁に行って、バーン
インボード乃至バーンインフイールドを組み込み直す必
要がある。
【０００８】-バーンイン処理は、できる限り均一且つ
平行に実施されるけれども、特に、数時間ものオーダー
の長いバーンイン時間に起因する、かなりの装備コスト
を生じる。
平行に実施されるけれども、特に、数時間ものオーダー
の長いバーンイン時間に起因する、かなりの装備コスト
を生じる。
【０００９】-機能的なテストプログラムは、現在、で
きる限りバーンインオーブン内で実行されている。つま
り、そうすることによって、コスト高なテスト装置を用
いずに済み、製品の品質を向上させることができるから
である。例えば、１６個の半導体装置が同一アドレスバ
スと接続されているバーンイン時の既述の平行作動の結
果、高い容量性の負荷の結果、信号は緩慢であり、つま
り、処理時間に不都合な影響を及ぼしてしまう。半導体
装置の２，３の欠陥を検出することも殆ど不可能であ
る。つまり、得られる情報は、単に、例えば、１６個の
半導体装置の１つに１つの欠陥があるということが示さ
れるにすぎないからである。
きる限りバーンインオーブン内で実行されている。つま
り、そうすることによって、コスト高なテスト装置を用
いずに済み、製品の品質を向上させることができるから
である。例えば、１６個の半導体装置が同一アドレスバ
スと接続されているバーンイン時の既述の平行作動の結
果、高い容量性の負荷の結果、信号は緩慢であり、つま
り、処理時間に不都合な影響を及ぼしてしまう。半導体
装置の２，３の欠陥を検出することも殆ど不可能であ
る。つまり、得られる情報は、単に、例えば、１６個の
半導体装置の１つに１つの欠陥があるということが示さ
れるにすぎないからである。
【００１０】前述の理由から、バーンイン処理をウエー
ハ面上で行うこと（"ｗａｆｅｒｌｅｖｅｌ ｂｕｒｎ-
ｉｎ"乃至"ＷＬＢＩ"）が繰り返し行われている。即
ち、ＷＬＢＩでは、ウエーハを個別チップに分解して、
個別チップをプラスチック内に成型する前に、ウエーハ
全体でバーンインが行われる。
ハ面上で行うこと（"ｗａｆｅｒｌｅｖｅｌ ｂｕｒｎ-
ｉｎ"乃至"ＷＬＢＩ"）が繰り返し行われている。即
ち、ＷＬＢＩでは、ウエーハを個別チップに分解して、
個別チップをプラスチック内に成型する前に、ウエーハ
全体でバーンインが行われる。
【００１１】前述の理由からピン（エレクトロニクス）
カードを用いてＷＬＢＩを行うことはできないので、従
来技術では、基本的に以下のような両手段が検討されて
いた： -相応に成型されたボンディング線を細い特殊ピンとし
て使用する従来技術の接触接続方法が利用される。その
際、ウエーハは、そのようなボンディング線が設けられ
た基板と接触される。
カードを用いてＷＬＢＩを行うことはできないので、従
来技術では、基本的に以下のような両手段が検討されて
いた： -相応に成型されたボンディング線を細い特殊ピンとし
て使用する従来技術の接触接続方法が利用される。その
際、ウエーハは、そのようなボンディング線が設けられ
た基板と接触される。
【００１２】-通常でないやり方では、例えば、"Ｇｏｒ
ｅ Ｍａｔｅ"が使用され、この"Ｇｏｒｅ Ｍａｔｅ"
は、例えば、相互に接触していない、金製の小さな金属
球が封入加工されているアイソレータから形成されてい
る。この"Ｇｏｒｅ Ｍａｔｅ"がウエーハと相応の形状
の接触接続構造体との間に圧入されている場合、コンタ
クトクッションが十分に大きくて、金属球間の間隔が十
分に小さい限りで、各金属球は接触接続部を形成してい
るものとすることができる。
ｅ Ｍａｔｅ"が使用され、この"Ｇｏｒｅ Ｍａｔｅ"
は、例えば、相互に接触していない、金製の小さな金属
球が封入加工されているアイソレータから形成されてい
る。この"Ｇｏｒｅ Ｍａｔｅ"がウエーハと相応の形状
の接触接続構造体との間に圧入されている場合、コンタ
クトクッションが十分に大きくて、金属球間の間隔が十
分に小さい限りで、各金属球は接触接続部を形成してい
るものとすることができる。
【００１３】しかし、この従来技術の方法を以てして
は、ウエーハ面上の半導体装置をバーンイン処理するた
めの高信頼度の手段は提供されない。
は、ウエーハ面上の半導体装置をバーンイン処理するた
めの高信頼度の手段は提供されない。
【００１４】
【発明が解決しようとする課題】本発明の課題は、即座
に高い信頼度でウエーハ面上に使用することができる、
半導体装置をバーンイン処理するための装置を提供する
ことにある。
に高い信頼度でウエーハ面上に使用することができる、
半導体装置をバーンイン処理するための装置を提供する
ことにある。
【００１５】
【発明が解決しようとする課題】この課題は、冒頭に挙
げた種類の装置において、本発明によると、少なくとも
１つの、半導体ウエーハに設けられたＢＩＳＴ（ＢＩＳ
Ｔ＝"Ｂｕｉｌｔ ｉｎｓｅｌｆ ｔｅｓｔ"）ユニット
によって解決される。
げた種類の装置において、本発明によると、少なくとも
１つの、半導体ウエーハに設けられたＢＩＳＴ（ＢＩＳ
Ｔ＝"Ｂｕｉｌｔ ｉｎｓｅｌｆ ｔｅｓｔ"）ユニット
によって解決される。
【００１６】
【発明の実施の形態】従来技術では、ＢＩＳＴ技術は、
チップの自己テスト回路を構成するために使用されてお
り、それにより、テスト時間を低減することができ、又
は、付加的なコスト高な外部テスト装置を何ら必要とせ
ず、自分で自動的にテストする回路を構成することがで
きる。
チップの自己テスト回路を構成するために使用されてお
り、それにより、テスト時間を低減することができ、又
は、付加的なコスト高な外部テスト装置を何ら必要とせ
ず、自分で自動的にテストする回路を構成することがで
きる。
【００１７】本発明は、有利な形式で、このＢＩＳＴ技
術をウエーハ面上に使用し、その際、ＢＩＳＴ装置は、
バーンイン処理が実行されるウエーハ上に設けられてい
る。つまり、本発明にとって重要な点は、ＢＩＳＴ技術
をＷＬＢＩに結合させる点にある。
術をウエーハ面上に使用し、その際、ＢＩＳＴ装置は、
バーンイン処理が実行されるウエーハ上に設けられてい
る。つまり、本発明にとって重要な点は、ＢＩＳＴ技術
をＷＬＢＩに結合させる点にある。
【００１８】ＢＩＳＴ技術をＷＬＢＩ用に一般的に使用
することは特に有利である。と言うのは、信号及びパタ
ーンは全てウエーハ自体の上で形成され、ウエーハ上に
完全に接触接続された装置、例えば、ピン（エレクトロ
ニクス）カードを用いないで済む。その際、例えば、例
えば、個別ＢＩＳＴユニットをウエーハ上の各チップ又
はウエーハの複数チップのそれぞれに設けることができ
る。その際、そのようなユニットは、所用の制御信号を
チップ又は複数のチップに並列に供給することができ
る。
することは特に有利である。と言うのは、信号及びパタ
ーンは全てウエーハ自体の上で形成され、ウエーハ上に
完全に接触接続された装置、例えば、ピン（エレクトロ
ニクス）カードを用いないで済む。その際、例えば、例
えば、個別ＢＩＳＴユニットをウエーハ上の各チップ又
はウエーハの複数チップのそれぞれに設けることができ
る。その際、そのようなユニットは、所用の制御信号を
チップ又は複数のチップに並列に供給することができ
る。
【００１９】ＢＩＳＴユニットがウエーハのチップ又は
複数のチップ用に設けられている場合、種々異なるグロ
ーバル信号が、供給信号、クロック信号及び命令信号と
して、ウエーハ上の、このユニットに供給される。これ
は、例えば、付加的な金属面をＢＩＳＴ配線用に設ける
ようにして可能である。
複数のチップ用に設けられている場合、種々異なるグロ
ーバル信号が、供給信号、クロック信号及び命令信号と
して、ウエーハ上の、このユニットに供給される。これ
は、例えば、付加的な金属面をＢＩＳＴ配線用に設ける
ようにして可能である。
【００２０】しかし、特に有利には、ＢＩＳＴユニット
を所謂"Ｋｅｒｆ"、即ち、ウエーハを各チップに切り離
した後何れせよ削除される個別チップの所謂切除縁部
（Ｓａｅｇｅｒａｎｄ）に構成するとよい。ＢＩＳＴユ
ニットを切除縁部(Ｋｅｒｆ)内に設けると、実際上、Ｂ
ＩＳＴユニット用に付加的なチップ面を必要としない。
このＢＩＳＴユニットは、ウエーハを個別チップに切り
離す際に削除される切除縁部(Ｋｅｒｆ)内に設けられて
いる。
を所謂"Ｋｅｒｆ"、即ち、ウエーハを各チップに切り離
した後何れせよ削除される個別チップの所謂切除縁部
（Ｓａｅｇｅｒａｎｄ）に構成するとよい。ＢＩＳＴユ
ニットを切除縁部(Ｋｅｒｆ)内に設けると、実際上、Ｂ
ＩＳＴユニット用に付加的なチップ面を必要としない。
このＢＩＳＴユニットは、ウエーハを個別チップに切り
離す際に削除される切除縁部(Ｋｅｒｆ)内に設けられて
いる。
【００２１】特に有利には、ＷＬＢＩで得られた結果を
電気ヒューズ内に記憶しておき、この電気ヒューズで、
事後のテスト装置を構成することができるようにすると
よい。このヒューズは、有利な形式で、同様に切除縁部
(Ｋｅｒｆ)内に設けることができる。更に、電気又は金
属ヒューズを、個別ＢＩＳＴユニットのプログラミング
のために切除縁部(Ｋｅｒｆ)内に収容することができ
る。
電気ヒューズ内に記憶しておき、この電気ヒューズで、
事後のテスト装置を構成することができるようにすると
よい。このヒューズは、有利な形式で、同様に切除縁部
(Ｋｅｒｆ)内に設けることができる。更に、電気又は金
属ヒューズを、個別ＢＩＳＴユニットのプログラミング
のために切除縁部(Ｋｅｒｆ)内に収容することができ
る。
【００２２】本発明によると、ウエーハ面上にバーンイ
ン処理するための既存の装置の難点を有利な形式でＢＩ
ＳＴをＷＬＢＩに結合して、１５００本以上のピンを有
するピン（エレクトロニクス）カードによって生じる接
触接続上の問題点を回避することができる。それにも拘
わらず、ＢＩＳＴによって、ＷＬＢＩで、半導体装置の
高い信頼度のテストが可能である。
ン処理するための既存の装置の難点を有利な形式でＢＩ
ＳＴをＷＬＢＩに結合して、１５００本以上のピンを有
するピン（エレクトロニクス）カードによって生じる接
触接続上の問題点を回避することができる。それにも拘
わらず、ＢＩＳＴによって、ＷＬＢＩで、半導体装置の
高い信頼度のテストが可能である。
【００２３】
【実施例】以下、本発明の実施例について、図を用いて
詳細に説明する。その際、図には、本発明の、半導体装
置のバーンイン処理するための装置の平面略図が示され
ている。
詳細に説明する。その際、図には、本発明の、半導体装
置のバーンイン処理するための装置の平面略図が示され
ている。
【００２４】半導体ウエーハ１は、このウエーハ１上に
設けられた多数の半導体チップ２から形成されている。
つまり、半導体ウエーハ１は、例えば、１０００個のチ
ップ２を有している。
設けられた多数の半導体チップ２から形成されている。
つまり、半導体ウエーハ１は、例えば、１０００個のチ
ップ２を有している。
【００２５】チップ２を有する半導体ウエーハ１の詳細
部Ａが、図の左下側領域内に示されている。
部Ａが、図の左下側領域内に示されている。
【００２６】個別半導体チップ２には、バス４乃至６が
設けられており、このバスを介して、半導体チップ２に
給電電圧、クロックパルス信号、命令信号等を供給する
ことができる。このために、このバス４には、端子５が
設けられており、この端子に、給電電圧、クロックパル
ス信号、命令信号等を外部から供給することができる。
設けられており、このバスを介して、半導体チップ２に
給電電圧、クロックパルス信号、命令信号等を供給する
ことができる。このために、このバス４には、端子５が
設けられており、この端子に、給電電圧、クロックパル
ス信号、命令信号等を外部から供給することができる。
【００２７】バス４は、別個の付加的な金属化面上に形
成することができる。しかし、バス４を場合によって
は、図１に示されているように、切除縁部（Ｋｅｒｆ）
３内に収容することもできる。この場合には、別の金属
化面も付加的な面もバス用に必要としない。
成することができる。しかし、バス４を場合によって
は、図１に示されているように、切除縁部（Ｋｅｒｆ）
３内に収容することもできる。この場合には、別の金属
化面も付加的な面もバス用に必要としない。
【００２８】半導体チップ２上にコンタクトクッション
乃至パッド１１を設けることもでき、このコンタクトク
ッション乃至パッド１１を介して、実行すべきバーンイ
ン処理用のピンを配設することができる。つまり、本発
明の装置は、全てのピンをＢＩＳＴユニットによって代
替する必要はない。寧ろ、所定数のピンを半導体チップ
毎に設けて、バーンイン処理の一部分だけをＢＩＳＴユ
ニットを介して制御することが可能である。しかし、場
合によっては、コンタクトピンを介して給電するのを完
全に行わないようにすることもできることは当然であ
る。その結果、バーンイン処理は、全てＢＩＳＴユニッ
トを介して制御される。
乃至パッド１１を設けることもでき、このコンタクトク
ッション乃至パッド１１を介して、実行すべきバーンイ
ン処理用のピンを配設することができる。つまり、本発
明の装置は、全てのピンをＢＩＳＴユニットによって代
替する必要はない。寧ろ、所定数のピンを半導体チップ
毎に設けて、バーンイン処理の一部分だけをＢＩＳＴユ
ニットを介して制御することが可能である。しかし、場
合によっては、コンタクトピンを介して給電するのを完
全に行わないようにすることもできることは当然であ
る。その結果、バーンイン処理は、全てＢＩＳＴユニッ
トを介して制御される。
【００２９】図には、そのようなＢＩＳＴユニット７を
半導体チップ２の切除縁部(Ｋｅｒｆ)３内に配設して、
線路９を介してバス４と接続する様子が示されている。
ＢＩＳＴユニット７は、ここでは、バス４と接続されて
おり、場合によっては、既存の、コンタクトピン用のコ
ンタクトクッション１１に線路１０を用いて接続されて
いる。
半導体チップ２の切除縁部(Ｋｅｒｆ)３内に配設して、
線路９を介してバス４と接続する様子が示されている。
ＢＩＳＴユニット７は、ここでは、バス４と接続されて
おり、場合によっては、既存の、コンタクトピン用のコ
ンタクトクッション１１に線路１０を用いて接続されて
いる。
【００３０】ＢＩＳＴユニット７を半導体チップ２の切
除縁部３内に収容せずに、面のコスト上の理由で、直接
半導体チップ２内に設けてもよいことは当然である。そ
の際、ＢＩＳＴユニット７は、同時に複数の半導体チッ
プ２用に設けてもよく、その結果、各半導体チップ２に
ＢＩＳＴユニット７を設ける必要はない。例えば、半導
体チップ２をＢＩＳＴユニットとして構成して、それか
ら、この半導体チップに、多数の半導体チップを別個の
ＢＩＳＴユニットなしに配属することもできる。
除縁部３内に収容せずに、面のコスト上の理由で、直接
半導体チップ２内に設けてもよいことは当然である。そ
の際、ＢＩＳＴユニット７は、同時に複数の半導体チッ
プ２用に設けてもよく、その結果、各半導体チップ２に
ＢＩＳＴユニット７を設ける必要はない。例えば、半導
体チップ２をＢＩＳＴユニットとして構成して、それか
ら、この半導体チップに、多数の半導体チップを別個の
ＢＩＳＴユニットなしに配属することもできる。
【００３１】つまり、本発明によると、ＢＩＳＴユニッ
トを半導体チップに配属するような多数の手段が提供さ
れ、即ち、半導体チップをＢＩＳＴユニットとして構成
して、半導体ウエーハの残りの全ての半導体チップに、
バーンイン用の相応のテストプログラムを設けることも
できる。同様に、各個別半導体チップ２に、ＢＩＳＴユ
ニット７が、有利には、切除縁部(Ｋｅｒｆ)３内で配属
されている。これら２つの極端な解決手段間の中間の解
決手段も可能であり、つまり、既述のように、ＢＩＳＴ
ユニットに複数の半導体チップを配属するのである。
トを半導体チップに配属するような多数の手段が提供さ
れ、即ち、半導体チップをＢＩＳＴユニットとして構成
して、半導体ウエーハの残りの全ての半導体チップに、
バーンイン用の相応のテストプログラムを設けることも
できる。同様に、各個別半導体チップ２に、ＢＩＳＴユ
ニット７が、有利には、切除縁部(Ｋｅｒｆ)３内で配属
されている。これら２つの極端な解決手段間の中間の解
決手段も可能であり、つまり、既述のように、ＢＩＳＴ
ユニットに複数の半導体チップを配属するのである。
【００３２】同様に、給電電圧、命令信号、制御信号、
クロックパルス信号等の供給用の種々の手段もある。つ
まり、給電電圧、命令信号、制御信号、クロックパルス
信号等を、バス４、又は、コンタクトクッション１１を
介して供給するのである。有利には、コンタクトクッシ
ョン１１を用いずに済む解決手段もある。この場合に
は、ピン（エレクトロニクス）カードも必要なく、テス
ト回路全体は、半導体ウエーハ内、場合によっては、別
の金属化面内に構成することができる。
クロックパルス信号等の供給用の種々の手段もある。つ
まり、給電電圧、命令信号、制御信号、クロックパルス
信号等を、バス４、又は、コンタクトクッション１１を
介して供給するのである。有利には、コンタクトクッシ
ョン１１を用いずに済む解決手段もある。この場合に
は、ピン（エレクトロニクス）カードも必要なく、テス
ト回路全体は、半導体ウエーハ内、場合によっては、別
の金属化面内に構成することができる。
【００３３】バーンインテスト結果は、同様に切除縁部
(Ｋｅｒｆ)３内に収容されている電気ヒューズ８内に記
憶することができる。このヒューズは、チップ内の他の
個所に設けてもよく、場合によっては、複数の半導体チ
ップ２に配属してもよい。図示の装置構成では、ヒュー
ズ８が各半導体チップ２に設けられており、その結果、
高度に中心から離れた構成を実施することができる。こ
こでは、各ＢＩＳＴユニット７に配属された半導体チッ
プ２にバーンイン処理を施すことができる。
(Ｋｅｒｆ)３内に収容されている電気ヒューズ８内に記
憶することができる。このヒューズは、チップ内の他の
個所に設けてもよく、場合によっては、複数の半導体チ
ップ２に配属してもよい。図示の装置構成では、ヒュー
ズ８が各半導体チップ２に設けられており、その結果、
高度に中心から離れた構成を実施することができる。こ
こでは、各ＢＩＳＴユニット７に配属された半導体チッ
プ２にバーンイン処理を施すことができる。
【００３４】切除縁部(Ｋｅｒｆ)３内のヒューズ８内に
記憶されたテスト結果は、場合によっては、半導体ウエ
ーハ１を個別半導体チップ２に切り離す前に外部メモリ
に記憶することができる。
記憶されたテスト結果は、場合によっては、半導体ウエ
ーハ１を個別半導体チップ２に切り離す前に外部メモリ
に記憶することができる。
【００３５】このヒューズ８は、必要に応じてプログラ
ミング可能であるようにすることができる。こうするこ
とによって、ＢＩＳＴユニット７によって実行すべき処
理プログラムを変更することができ、その結果、装置構
成を全て高い程度にフレキシブルになる。と言うのは、
ＢＩＳＴユニットの面上でマスクを変更せずにレーザヒ
ューズによって実行すべき処理を、それぞれの必要に適
合させることができるからである。
ミング可能であるようにすることができる。こうするこ
とによって、ＢＩＳＴユニット７によって実行すべき処
理プログラムを変更することができ、その結果、装置構
成を全て高い程度にフレキシブルになる。と言うのは、
ＢＩＳＴユニットの面上でマスクを変更せずにレーザヒ
ューズによって実行すべき処理を、それぞれの必要に適
合させることができるからである。
【００３６】各ＢＩＳＴユニットに、個別チップ２の外
部端子を接続して、この個別チップを個別モジュールと
してテストすることができるようにすると目的に適って
いる。しかし、半導体チップ２内に他の接続部を設ける
ことも可能である。何れにしても、ＢＩＳＴユニット７
と半導体チップ２の個別端子との間の接続を、何れにせ
よ設けられている金属化面又は付加的な金属化面上で行
うことができる。レーザヒューズは、場合によっては、
バーンイン処理が終了した後、ＢＩＳＴユニット７を半
導体チップ２から切り離すために使用することができ、
そうすることによって、チップの各端子の容量負荷を低
減することができる。これは、殊に、ＢＩＳＴユニット
７が、図示のように、切除縁部(Ｋｅｒｆ)３内に設けら
れている場合に該当する。
部端子を接続して、この個別チップを個別モジュールと
してテストすることができるようにすると目的に適って
いる。しかし、半導体チップ２内に他の接続部を設ける
ことも可能である。何れにしても、ＢＩＳＴユニット７
と半導体チップ２の個別端子との間の接続を、何れにせ
よ設けられている金属化面又は付加的な金属化面上で行
うことができる。レーザヒューズは、場合によっては、
バーンイン処理が終了した後、ＢＩＳＴユニット７を半
導体チップ２から切り離すために使用することができ、
そうすることによって、チップの各端子の容量負荷を低
減することができる。これは、殊に、ＢＩＳＴユニット
７が、図示のように、切除縁部(Ｋｅｒｆ)３内に設けら
れている場合に該当する。
【図１】本発明の、半導体装置のバーンイン処理するた
めの装置の平面略図
めの装置の平面略図
１ 半導体ウエーハ ２ 半導体チップ ３ 切除縁部（Ｋｅｒｆ） ４乃至６ バス ５ 端子 ７ ＢＩＳＴユニット ８ ヒューズ ９，１０ 線路 １１ コンタクトクッション乃至パッド
Claims (13)
- 【請求項１】 半導体装置をウエーハ面上でバーンイン
処理するための装置であって、該装置で、多数の半導体
チップ（２）を含む半導体ウエーハ（１）がバーンイン
処理され、該バーンイン処理により、前記半導体チップ
（２）に構成されている集積回路及び構成部品が高温に
されて、外部から導入された電圧が印加される装置にお
いて、少なくとも１つの半導体ウエーハ（１）内にＢＩ
ＳＴ（ＢＩＳＴ＝"Ｂｕｉｌｔｉｎ ｓｅｌｆ ｔｅｓ
ｔ"）ユニットを設けたことを特徴とする装置。 - 【請求項２】 各半導体チップ（２）に、１つのＢＩＳ
Ｔユニット（７）が配属されている請求項１記載の装
置。 - 【請求項３】 複数の各半導体チップ（２）のそれぞれ
に、１つのＢＩＳＴユニット（７）が配属されている請
求項１記載の装置。 - 【請求項４】 半導体ウエーハ（１）の実質的に全ての
半導体チップ（２）に、１つのＢＩＳＴユニットが配属
されている請求項１記載の装置。 - 【請求項５】 給電電圧、クロック信号、命令信号及び
制御信号は、半導体ウエーハ（１）上に案内された線路
（４）によってＢＩＳＴユニット（７）に供給される請
求項１〜４迄の何れか１記載の装置。 - 【請求項６】 給電電圧、クロック信号、命令信号及び
制御信号は、半導体チップ（２）上に設けられたコンタ
クトクッション（Ｋｏｎｔａｋｔｋｉｓｓｅｎ）（１
１）によってＢＩＳＴユニットに供給される請求項１〜
４迄の何れか１記載の装置。 - 【請求項７】 供給電圧、クロックパルス信号、制御信
号、命令信号は、ＢＩＳＴユニット（７）に半導体ウエ
ーハ（１）上に設けられた線路（４）及び半導体チップ
（２）上に設けられたコンタクトクッション（１１）を
介して供給可能である請求項１〜４迄の何れか１記載の
装置。 - 【請求項８】 ＢＩＳＴユニットに対して、別個の金属
化面が設けられている請求項１〜７迄の何れか１記載の
装置。 - 【請求項９】 ＢＩＳＴユニット（７）は、半導体チッ
プ（２）の切除縁部(Ｋｅｒｆ)（３）内に設けられてい
る請求項１〜７迄の何れか１記載の装置。 - 【請求項１０】 線路（４）は、切除縁部(Ｋｅｒｆ)
（３）内で案内される請求項５記載の装置。 - 【請求項１１】 電気ヒューズ（８）内でのバーンイン
テスト結果は、事後の評価のために記憶可能である請求
項１〜１０迄の何れか１記載の装置。 - 【請求項１２】 ＢＩＳＴユニット（７）は、ヒューズ
を介してプログラミング可能である請求項１〜１１迄の
何れか１記載の装置。 - 【請求項１３】 ヒューズは、切除縁部（Ｋｅｒｆ）
（３）内に設けられている請求項１〜１２迄の何れか１
記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19917586.1 | 1999-04-19 | ||
| DE19917586A DE19917586C2 (de) | 1999-04-19 | 1999-04-19 | Anordnung zur Durchführung von Burn-In-Behandlungen von Halbleitervorrichtungen auf Waferebene |
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| Publication Number | Publication Date |
|---|---|
| JP2000323539A true JP2000323539A (ja) | 2000-11-24 |
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ID=7905048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000116586A Pending JP2000323539A (ja) | 1999-04-19 | 2000-04-18 | 半導体装置をウエーハ面上でバーンイン処理するための装置 |
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|---|---|
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| EP (1) | EP1046921B1 (ja) |
| JP (1) | JP2000323539A (ja) |
| KR (1) | KR100392316B1 (ja) |
| DE (2) | DE19917586C2 (ja) |
| TW (1) | TW473890B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7219286B2 (en) | 2001-05-22 | 2007-05-15 | Infineon Technologies Ag | Built off self test (BOST) in the kerf |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7173444B2 (en) * | 2000-04-04 | 2007-02-06 | Ali Pourkeramati | Structure and method for parallel testing of dies on a semiconductor wafer |
| CA2308820A1 (en) * | 2000-05-15 | 2001-11-15 | The Governors Of The University Of Alberta | Wireless radio frequency technique design and method for testing of integrated circuits and wafers |
| JP2003031666A (ja) * | 2001-07-12 | 2003-01-31 | Mitsubishi Electric Corp | 半導体デバイスまたは半導体ウェハ一括のテスト装置及びテスト方法 |
| DE102007030286A1 (de) * | 2007-06-29 | 2009-01-02 | Qimonda Ag | Wafer-Anordnung und Verfahren zum Herstellen einer Wafer-Anordnung |
| JP5170395B2 (ja) * | 2008-02-21 | 2013-03-27 | 日本電気株式会社 | ウエハ及びその温度試験方法 |
| FR2973561A1 (fr) * | 2011-04-01 | 2012-10-05 | St Microelectronics Rousset | Gestion autonome et automatique de test et/ou procedure de securite sur une plaquette de circuits electroniques |
| FR2973563A1 (fr) * | 2011-04-01 | 2012-10-05 | St Microelectronics Rousset | Memorisation de donnees sur une plaquette de circuits electroniques |
| FR2973560A1 (fr) * | 2011-04-01 | 2012-10-05 | St Microelectronics Rousset | Tri de puces d'une plaquette de circuits électroniques |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
| US4939694A (en) * | 1986-11-03 | 1990-07-03 | Hewlett-Packard Company | Defect tolerant self-testing self-repairing memory system |
| US5173906A (en) * | 1990-08-31 | 1992-12-22 | Dreibelbis Jeffrey H | Built-in self test for integrated circuits |
| JPH04139850A (ja) * | 1990-10-01 | 1992-05-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びその検査方法 |
| US5442282A (en) * | 1992-07-02 | 1995-08-15 | Lsi Logic Corporation | Testing and exercising individual, unsingulated dies on a wafer |
| US5489538A (en) * | 1992-08-21 | 1996-02-06 | Lsi Logic Corporation | Method of die burn-in |
| US6577148B1 (en) * | 1994-08-31 | 2003-06-10 | Motorola, Inc. | Apparatus, method, and wafer used for testing integrated circuits formed on a product wafer |
| US5852581A (en) * | 1996-06-13 | 1998-12-22 | Micron Technology, Inc. | Method of stress testing memory integrated circuits |
| US5929650A (en) * | 1997-02-04 | 1999-07-27 | Motorola, Inc. | Method and apparatus for performing operative testing on an integrated circuit |
| US5899703A (en) * | 1997-03-28 | 1999-05-04 | International Business Machines Corporation | Method for chip testing |
| US5835504A (en) * | 1997-04-17 | 1998-11-10 | International Business Machines Corporation | Soft fuses using bist for cache self test |
-
1999
- 1999-04-19 DE DE19917586A patent/DE19917586C2/de not_active Expired - Fee Related
-
2000
- 2000-04-12 TW TW089106819A patent/TW473890B/zh not_active IP Right Cessation
- 2000-04-17 DE DE50011603T patent/DE50011603D1/de not_active Expired - Fee Related
- 2000-04-17 EP EP00108444A patent/EP1046921B1/de not_active Expired - Lifetime
- 2000-04-18 JP JP2000116586A patent/JP2000323539A/ja active Pending
- 2000-04-19 KR KR10-2000-0020612A patent/KR100392316B1/ko not_active IP Right Cessation
- 2000-04-19 US US09/553,126 patent/US6535009B1/en not_active Expired - Lifetime
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|---|---|---|---|---|
| US7219286B2 (en) | 2001-05-22 | 2007-05-15 | Infineon Technologies Ag | Built off self test (BOST) in the kerf |
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| EP1046921A3 (de) | 2003-09-10 |
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