JP2002093199A - テストモードを備えた集積回路および集積回路のテストのためのテスト装置 - Google Patents

テストモードを備えた集積回路および集積回路のテストのためのテスト装置

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JP2002093199A JP2001178490A JP2001178490A JP2002093199A JP 2002093199 A JP2002093199 A JP 2002093199A JP 2001178490 A JP2001178490 A JP 2001178490A JP 2001178490 A JP2001178490 A JP 2001178490A JP 2002093199 A JP2002093199 A JP 2002093199A
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Abstract

(57)【要約】 【課題】 テストモードにおける別の給電電圧を低いコ
ストで供給することのできる集積回路、およびこのよう
な集積回路をテストするための自動テスト装置を備えた
テスト装置を提供すること。 【解決手段】 給電電圧の２つの極のそれぞれ１つに対
する第１の接続面と、信号に依存して専らスイッチとだ
け接続される第２の接続面と、電圧印加によって不可逆
的に接続可能な素子を備えた機能ユニットとを有し、前
記スイッチは、テスト信号により制御可能であり、前記
回路のテストモード時には閉じられており、通常モード
においては開かれており、前記機能ユニットの端子は電
圧を印加するために前記スイッチと接続されているよう
に集積回路を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、給電電圧の極のた
めの接続面を有し、テストモードにおいても通常モード
においても作動可能な集積回路に関する。本発明はさら
に、このような集積回路のテストのためのテスト装置に
関する。
【０００２】
【従来の技術】集積回路は、回路の製造終了時にその機
能に関するテストを受ける。このために、集積回路に自
動テスト装置が接続される。この回路は、自動テスト装
置により給電電圧を供給され、所定のテストプログラム
に従って信号を供給する。回路のタイプに応じて、作動
給電電圧とは異なる電圧の印加が行われる。
【０００３】とりわけ半導体メモリは冗長的構造を有し
ているため、欠陥のある構成素子またはメモリセルの埋
合わせをすることができる。欠陥のある構造部の代わり
に、冗長的構造部が接続される。この切換は、不可逆ス
イッチ、いわゆるヒューズを用いて行われる。ヒューズ
のプログラミングのためには、作動電圧を超えた比較的
高い電圧が必要である。例えば、半導体メモリの作動電
圧は３Ｖであり、ヒューズのプログラミングのためには
６Ｖが必要である。
【０００４】自動テスト装置は、給電電圧および処理す
べき信号のそれぞれのための端子を有している。通常の
自動テスト装置では、１つまたは複数の給電電圧のため
の端子は、互いに独立して制御可能であり、任意の高さ
の広範囲の電圧を供給することができる。これに対し
て、テストすべき回路の信号供給のために設けられた端
子は、その信号状態に関して個別に制御可能であるが、
しかし信号電圧の高さは、多数の信号端子のグループ毎
にしか制御することができない。ヒューズのプログラミ
ングに必要な比較的高い電圧を供給するために、信号端
子を使用することは勧められない。というのも、テスト
装置の信号端子のすべてのグループに、この高い電圧を
供給しなければならなくなるからである。テストすべき
半導体メモリ側では、信号端子に過度に高い電圧負荷が
かかり、これによって回路は、不要に高い負荷ストレス
と経年劣化を促進するストレスにさらされる。最悪の場
合には、半導体構造が破壊しかねない。その一方で、半
導体メモリの内部に電圧発生器を設けることもできる。
しかしながら、このためには、半導体チップ上のより多
くの面積を使用する必要がある。
【０００５】
【発明が解決しようとする課題】本発明の課題は、テス
トモードにおけるさらなる給電電圧を低いコストで供給
することのできる集積回路を提供することである。本発
明の別の課題は、このような集積回路をテストするため
の自動テスト装置を備えたテスト装置を提供することで
ある。
【０００６】
【課題を解決するための手段】上記課題は、本発明によ
り、給電電圧の２つの極のそれぞれ１つに対する第１の
接続面と、信号に依存して専らスイッチとだけ接続され
る第２の接続面と、電圧印加によって不可逆的に接続可
能な素子を備えた機能ユニットとを有し、前記スイッチ
は、テスト信号により制御可能であり、これにより、前
記回路のテストモード時には、前記スイッチは閉じられ
ており、通常モード時には、前記スイッチは開かれてお
り、前記機能ユニットの端子は、電圧を印加するため
に、前記スイッチと接続されているように、集積回路を
構成することにより解決される。
【０００７】また上記課題は、本発明により、自動テス
ト装置と集積回路とを有し、前記自動テスト装置は、給
電電圧のうちの１つの極を供給するための端子と、複数
の状態を表す信号を供給するための複数の端子とを有
し、前記第２の接続面は、前記自動テスト装置の給電電
圧のうちの１つの極を供給するための端子と接続されて
いるように、集積回路のテストのためのテスト装置を構
成することにより解決される。
【０００８】
【発明の実施の形態】集積回路をテストするためのテス
ト装置は、自動テスト装置を含んでおり、この自動テス
ト装置は、給電電圧の一方の極を供給するための端子
と、複数の状態を表す複数の信号を供給するための端子
とを有しており、本発明による集積回路を含んでいる。
ここで、第２の接続面は、自動テスト装置の給電電圧の
一方の極を供給するための端子と接続されている。
【０００９】このように集積回路には付加的な接続面が
設けられており、この接続面は、テストモードにおい
て、作動給電電圧とは異なる電圧を供給することにしか
使用されない。集積回路、とりわけ半導体メモリでは、
ケーシングの大きさに応じてしばしば接続ピンまたは接
続パッドが設けられているが、これらは通常モードでは
機能しない。したがってこれらは、テストモード専用に
使用することができる。集積回路では、チップ面積だけ
でなく特に端子も節約する努力が必要である。しかし、
チップの空き領域に接続面をまだ難なく配置することが
でき、通常作動用に基準化された大きさに基づいたケー
シングが、未機能のまま接続されている接続ピンを有し
ている場合には、このような接続面およびこれに接続さ
れる接続ピンを、テストモード専用のさらなる給電電圧
の供給に使用することができる。このようなテストモー
ドのためだけに使用される給電ピンは、自動テスト装置
において、専用の給電電圧端子に接続することができる
という利点を有している。自動テスト装置のこのような
端子は、形成すべき給電電圧の高さに個別に設定するこ
とができる。この端子は、信号レベルの高さが一般的に
グループ毎にしか設定できない信号端子とは根本的に区
別される。
【００１０】さらに、この接続面は、通常モード時には
確実かつ完全に遮断されていなければならない。このた
めに、１つのスイッチが設けられており、このスイッチ
は、テストモード時に導通するよう接続され、これによ
って、供給可能なさらなる給電電圧が回路内部に、例え
ばヒューズのプログラミングのために供給される。但
し、通常モードでは確実に開いているので、このスイッ
チによって、印加されるそれぞれの信号が回路内部に通
じることはない。必要があれば、集積回路のデータシー
トに、ケーシングの当該接続ピンは通常モードでは何の
機能も持たないが、まったく配線されていない訳ではな
いということを明記すべきである。とりわけチップ面側
の接続面には、ＥＳＤパルス（ＥＳＤ：静電放電）の取
出しに適した回路を装備すべきである。
【００１１】付加的に供給可能な給電電圧は、通常の作
動電圧とは異なる。この給電電圧は、通常モード時の給
電電圧よりも低いか、または有利には高い、すなわち絶
対値の点で数値的に給電電圧より大きくてもよい。この
付加的な給電電圧は、不可逆的に接続可能なスイッチン
グ素子のプログラミングに使用される。このようなスイ
ッチング素子は、例えばヒューズであり、初期状態のと
きには導通状態にあり、１回かぎりの不可逆的プログラ
ミング状態のときには無負荷状態を示す。択一的には、
初期状態のときには無負荷状態を示し、プログラミング
状態のときには導通状態にある逆ヒューズも考えられ
る。このようなヒューズまたは逆ヒューズは、集積回路
の初期化の際に、記憶素子に信号状態を印加するために
使用される。半導体メモリでは、このようなヒューズを
用いて信号路が接続され、この信号路によって、欠陥の
ある構成素子は、冗長的に存在する欠陥のない構成素子
に置換えられる。例えば、欠陥のあるメモリセルまたは
メモリセルのグループを、冗長的に存在するメモリセル
またはメモリセルのグループによって代用することがで
きる。
【００１２】上で説明した集積回路、とりわけ集積半導
体メモリのテストのためのテスト装置は、給電電圧の供
給のためだけでなく作動信号の供給のための端子も有す
る自動テスト装置を含んでいる。給電電圧端子は自動装
置側で、印加すべき電圧の高さに関連して個別に制御可
能である。作動信号は、これら信号のそれぞれの信号状
態に関連して個別に制御可能である。しかし、それぞれ
の状態に対するレベルの高さは、信号のグループ毎にし
か設定できない。テスト装置の給電電圧端子は、それゆ
えテストすべき集積回路のヒューズのプログラミングに
使用される付加的な給電電圧端子と接続されている。テ
ストプロセスの際に、通常は多数の集積回路がテストさ
れる。これらの集積回路は、テストボード上に配置され
る。ヒューズのプログラミングのために印加される電圧
を供給するための付加的な給電電圧端子は、テストすべ
き多数の集積回路のために互いに配線される。これによ
り、付加的な電圧が、テストすべきすべての集積回路の
相応の電圧ピンのそれぞれに印加される。それぞれの回
路に供給可能な別の信号に依存して、信号路がチップ内
部で適時に接続される。これは、相応のヒューズをプロ
グラムするためにこのヒューズに印加される比較的高い
電圧を供給するためである。さらにその上、それぞれの
任意の電圧を、例えば印加される電圧の基準として、テ
ストすべき集積回路に供給する付加的な給電電圧端子を
設けてもよい。
【００１３】
【実施例】以下では、本発明を図面中に描かれた図を用
いてより詳細に説明する。図は、自動テスト装置１およ
びテストすべき集積半導体回路２を示している。集積半
導体回路２は、接続面、いわゆるパッドを有しており、
このパッドを介して、信号を半導体チップに供給するこ
とができる。パッドは、チップ表面からアクセス可能な
平らな金属箔である。パッド上にスタンピングされたボ
ンディングワイヤを用いて、それぞれのパッドは１つの
接続ピンに接続されており、この接続ピンはケーシング
に装着されており、ケーシング外部からアクセスするこ
とができる。集積回路２は、給電電圧のプラス極ＶＤＤ
のための１つ（または複数）のパッド３１、および給電
電圧のマイナス極ＶＳＳ（アース）を供給するための１
つ（または複数）のパッド３２を有している。通常モー
ドでは、パッド３１，３２から、集積半導体回路に作動
電圧が供給される。さらにその上、複数の信号パッド３
３，３４，３５が設けられており、これら信号パッドを
通して、信号状態を交替させる作動信号を供給および取
り出すことができる。ハイレベル状態およびローレベル
状態に対応する信号レベルは、パッド３３，３４，３５
を介して供給される信号においては、それぞれ等しい。
【００１４】さらに１つのパッド３６が配置されてい
る。このパッド３６は、ただ１つの導体３７を介してス
イッチ装置３８に接続されている。このスイッチ装置３
８は、信号ＴＥＳＴにより制御可能であり、信号ＴＥＳ
Ｔは、集積回路がテスト状態にあることを示す。例え
ば、信号ＴＥＳＴは、パッド３３，３４，３５に入力さ
れる作動信号を介して特別にコーディングされた信号列
によって形成される。信号ＴＥＳＴの活性化の際には、
スイッチ装置３８は閉じられており、導通状態の経路が
形成され、この経路を通って、パッド３６に印加された
電圧は導体３７を介してさらに集積回路の内部へと導か
れる。パッド３６は、導体３７以外によっては配線され
ていない。とりわけパッド３６は、パッド３３，３４，
３５とは違って、作動信号の入力のために付加的に使用
されることはない。パッド３６は専ら印加電圧ＶＴＥＳ
Ｔの供給にのみ使用される。集積回路のテストの間は、
この給電電圧はさらに回路内部に導かれ、それ以外の場
合に実行される通常モードの間は、スイッチ３８は開か
れており、場合によってパッド３６に入力される信号
は、プルダウン抵抗３９を介してアースへ導かれる。ピ
ン３６を介して印加される電圧ＶＴＥＳＴは、図示した
実施例では、基準電圧ＶＳＳに関して、作動給電電位Ｖ
ＤＤよりも高く設定されていなければならない。
【００１５】テストモードでは、スイッチ３８の出力側
の導体４０には、比較的高い電圧が供給される。この作
動電圧は、不可逆的に接続可能なスイッチ４２，４３、
いわゆるヒューズをプログラミングするために使用され
る。ヒューズは、初期状態のときには導通接続を形成
し、これにより、ヒューズ４２に接続されている導体４
４は、アースと接続される。通常作動電圧でない電圧
が、例えば６Ｖまたはそれ以上の高さで、ヒューズ４２
に十分長い間印加された場合には、ヒューズ４２は切れ
る。そして導体４４は、プルアップ抵抗４５を介して正
の給電電位ＶＤＤに置かれる。導体４４によってレジス
タセル４６への入力が制御され、レジスタセル４６は、
集積回路内の別の回路プロセスを実行する。例えば、レ
ジスタセル４６の出力信号は、欠陥のあるメモリセルを
冗長的なメモリセルに置換するために使用される。パッ
ド３６を介して入力される比較的高い電圧をそれぞれの
ヒューズ４２，４３に適時に接続するために、テスト制
御装置４１が設けられており、この装置は、欠陥および
冗長性に関する情報に応じて、複数のビットを含む制御
信号ＣＴＲＬによって制御される。
【００１６】自動テスト装置１は、それぞれの端子３
１，…，３６に割当てられた端子２１，…，２６を有し
ている。端子２１，２２は、任意の個別に設定可能な高
さの電圧を低抵抗で使用できるように設計されている。
端子２３，２４，２５は、作動信号を供給するが、この
作動信号は、信号レベルの高さに関して、グループ毎に
しか設定することができない。注目すべきは、プログラ
ミング電圧のための端子３６が、端子２１，２２に対比
される自動テスト装置１の給電電圧端子と接続されてい
ることである。この端子は、この端子から供給可能な給
電電圧を顧慮して、任意に個別に構成することができ
る。
【００１７】これにより、パッド３６は通常モードでは
接続されず、機能しないという前提の下で、作動電圧と
は異なる電圧をテストモード時に低コストで供給するこ
とのできる解決手段が得られる。
【図面の簡単な説明】
【図１】自動テスト装置１およびテストすべき集積半導
体回路２を示している
【符号の説明】
１ 自動テスト装置 ２ 集積回路 ２１，２２，２３，２４，２５，２６ 端子 ３１，３２，３３，３４，３５，３６ パッド ３７，４０，４４ 導体 ３８ スイッチ ３９ プルダウン抵抗 ４１ テスト制御装置 ４２，４３ ヒューズ ４５ プルアップ抵抗 ４６ レジスタセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 集積回路において、 給電電圧の２つの極（ＶＤＤ，ＶＳＳ）のそれぞれ１つ
    に対する第１の接続面（３１，３２）と、 信号に依存して専らスイッチ（３８）とだけ接続される
    第２の接続面（３６）と、 電圧印加によって不可逆的に接続可能な素子（４２，４
    ３）を備えた機能ユニットとを有し、 前記スイッチ（３８）は、テスト信号（ＴＥＳＴ）によ
    り制御可能であり、これにより、前記回路のテストモー
    ドにおいては、前記スイッチ（３８）が閉じられてお
    り、通常モードでは、前記スイッチ（３８）は開かれて
    おり、 前記機能ユニットの端子は、電圧（ＶＴＥＳＴ）を印加
    するために、前記スイッチ（３８）と接続されている、
    ことを特徴とする集積回路。
  2. 【請求項２】 前記電圧印加によって不可逆的に接続可
    能な素子（４２，４３）は、初期状態においては、導通
    する電流路を形成し、電圧の印加が行われた後には、無
    負荷の電流路を形成する、請求項１記載の集積回路。
  3. 【請求項３】 前記素子（４２，４３）を不可逆的に接
    続するのに必要な電圧（ＶＴＥＳＴ）は、前記給電電圧
    （ＶＤＤ，ＶＳＳ）とは異なる、請求項１または２記載
    の集積回路。
  4. 【請求項４】 前記必要な電圧（ＶＴＥＳＴ）は、数値
    的に（絶対値の点で）前記給電電圧（ＶＤＤ，ＶＳＳ）
    よりも大きい、請求項３記載の集積回路。
  5. 【請求項５】 集積回路（２）のテストのためのテスト
    装置において、 自動テスト装置（１）と、請求項１から４のいずれか１
    項による集積回路（２）とを有し、 前記自動テスト装置（１）は、給電電圧（ＶＤＤ，ＶＳ
    Ｓ，ＶＴＥＳＴ）のうちの一方の極を供給するための端
    子（２１，２２，２６）と、複数の状態を表す信号を供
    給するための複数の端子（２３，２４，２５）とを有
    し、 前記第２の接続面（３６）は、前記自動テスト装置
    （１）の給電電圧のうちの一方の極（ＶＴＥＳＴ）を供
    給するための端子（２６）に接続されている、ことを特
    徴とするテスト装置。
JP2001178490A 2000-06-16 2001-06-13 テストモードを備えた集積回路および集積回路のテストのためのテスト装置 Pending JP2002093199A (ja)

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