JPH077139A - 集積回路のためのヒューズ付き回路 - Google Patents
集積回路のためのヒューズ付き回路Info
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- JPH077139A JPH077139A JP5294762A JP29476293A JPH077139A JP H077139 A JPH077139 A JP H077139A JP 5294762 A JP5294762 A JP 5294762A JP 29476293 A JP29476293 A JP 29476293A JP H077139 A JPH077139 A JP H077139A
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Abstract
(57)【要約】
【目的】 集積回路、さらに、詳しく言えば、ヒューズ
回路に関する。 【構成】 本発明は、物理的ヒューズを備える集積回路
の信頼性を向上させるために、電気的にプログラム可能
な不揮発性メモリセルＴＧＦをヒューズＦに付属させる
ことを提案する。このセルは、ヒューズがブレイクダウ
ンされると同時にプログラムされる。ヒューズの状態
は、メモリの状態によって確認できる。特に、ヒューズ
のブレイクダウン状態によって規定された機能を回路が
保持し続けることができることを確保することが重要で
ある用途では、ヒューズのブレイクダウンされた状態は
メモリのプログラムされた状態によって確認される。ブ
レイクダウン構造が多少とも元のままの構造の特性を後
にとる時、その時、メモリは欠陥のあるヒューズの代わ
りとなる。
回路に関する。 【構成】 本発明は、物理的ヒューズを備える集積回路
の信頼性を向上させるために、電気的にプログラム可能
な不揮発性メモリセルＴＧＦをヒューズＦに付属させる
ことを提案する。このセルは、ヒューズがブレイクダウ
ンされると同時にプログラムされる。ヒューズの状態
は、メモリの状態によって確認できる。特に、ヒューズ
のブレイクダウン状態によって規定された機能を回路が
保持し続けることができることを確保することが重要で
ある用途では、ヒューズのブレイクダウンされた状態は
メモリのプログラムされた状態によって確認される。ブ
レイクダウン構造が多少とも元のままの構造の特性を後
にとる時、その時、メモリは欠陥のあるヒューズの代わ
りとなる。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路に関するもの
であり、さらに詳しく言えば、１つまたは複数の物理的
ヒューズを備える集積回路に関するものである。
であり、さらに詳しく言えば、１つまたは複数の物理的
ヒューズを備える集積回路に関するものである。
【０００２】物理的ヒューズは、非可逆的に破壊され
て、初期構造に、異なる特性を有する最終構造を与える
回路素子である。初期構造は、例えば絶縁体構造であ
り、最終構造は導体構造または抵抗構造である。また
は、反対に、初期構造が導電性または抵抗性であり、ヒ
ューズの破壊はそれを絶縁体構造にすることからなる。
破壊は、一般的に、ヒューズを溶融させるようにヒュー
ズに当てられるレーザビームによって、または、ヒュー
ズに、その構造を変えることができる電流及び／または
電圧を印加することができる電気ブレイクダウン回路に
よって行われる。
て、初期構造に、異なる特性を有する最終構造を与える
回路素子である。初期構造は、例えば絶縁体構造であ
り、最終構造は導体構造または抵抗構造である。また
は、反対に、初期構造が導電性または抵抗性であり、ヒ
ューズの破壊はそれを絶縁体構造にすることからなる。
破壊は、一般的に、ヒューズを溶融させるようにヒュー
ズに当てられるレーザビームによって、または、ヒュー
ズに、その構造を変えることができる電流及び／または
電圧を印加することができる電気ブレイクダウン回路に
よって行われる。
【０００３】ヒューズの例は、ヨーロッパ特許出願公開
第0,408,419 号に記載されている。このヒューズは、２
つの導体間の極めて薄い絶縁層によって構成されてい
る。そのヒューズは、数10ミリ秒の間、数ミリアンペア
の電流で導体間に高い電圧（約20Ｖ）を印加することに
よってブレイクダウンされる。この時、絶縁体層は、抵
抗性となる。ヒューズの状態（元のままか、または、ブ
レイクダウンされているかどうか）は、ヒューズを流れ
る電流を測定する回路によって検出される。この回路
は、ヒューズが挿入されている集積回路の他の素子を制
御するために使用される。ヒューズは、例えば、集積回
路内の不揮発性メモリ領域へのアクセスを非可逆的に阻
止するために使用される。
第0,408,419 号に記載されている。このヒューズは、２
つの導体間の極めて薄い絶縁層によって構成されてい
る。そのヒューズは、数10ミリ秒の間、数ミリアンペア
の電流で導体間に高い電圧（約20Ｖ）を印加することに
よってブレイクダウンされる。この時、絶縁体層は、抵
抗性となる。ヒューズの状態（元のままか、または、ブ
レイクダウンされているかどうか）は、ヒューズを流れ
る電流を測定する回路によって検出される。この回路
は、ヒューズが挿入されている集積回路の他の素子を制
御するために使用される。ヒューズは、例えば、集積回
路内の不揮発性メモリ領域へのアクセスを非可逆的に阻
止するために使用される。
【０００４】この種のヒューズは、ＩＣカードに多く見
られる。本発明は、ＩＣカードの回路用のヒューズに限
定されていないが、ＩＣカードは、ヒューズについて起
こることがある問題を示している。すなわち、これらの
カードは薄く、従って、捩じれることがあり、それによ
って、集積回路チップ内に大きな機械的な歪みが生じ
る。上述したようなヒューズの場合、その歪みは、ヒュ
ーズのブレイクダウンにより形成された抵抗性接続の破
壊の原因となる。ヒューズは非可逆的と思われる方法で
ブレイクダウンされているが、このようにして、ヒュー
ズが、再度、その元の状態に近い状態となることができ
る。他のヒューズ構造でも、歪みは、同種の欠陥を生
じ、すなわち、ヒューズが元のヒューズと等価である状
態に戻ったり、または、元のままのヒューズがブレイク
ダウンされたヒューズとして挙動する。その起きる可能
性が低くても、かかる状態を許容することはできない。
られる。本発明は、ＩＣカードの回路用のヒューズに限
定されていないが、ＩＣカードは、ヒューズについて起
こることがある問題を示している。すなわち、これらの
カードは薄く、従って、捩じれることがあり、それによ
って、集積回路チップ内に大きな機械的な歪みが生じ
る。上述したようなヒューズの場合、その歪みは、ヒュ
ーズのブレイクダウンにより形成された抵抗性接続の破
壊の原因となる。ヒューズは非可逆的と思われる方法で
ブレイクダウンされているが、このようにして、ヒュー
ズが、再度、その元の状態に近い状態となることができ
る。他のヒューズ構造でも、歪みは、同種の欠陥を生
じ、すなわち、ヒューズが元のヒューズと等価である状
態に戻ったり、または、元のままのヒューズがブレイク
ダウンされたヒューズとして挙動する。その起きる可能
性が低くても、かかる状態を許容することはできない。
【０００５】
【課題を解決するための手段】物理的ヒューズを備える
集積回路の信頼性を向上させるために、本発明は、ヒュ
ーズと、電気的にプログラム可能な不揮発性メモリセル
と組み合わせることを提案するものである。このセル
は、ヒューズがブレイクダウンされると同時にプログラ
ムされる。ヒューズの状態はメモリの状態によって確認
される。特に、ヒューズのブレイクダウン状態によって
決定された機能を回路が保持し続けることができること
を確保する必要がある用途では、ヒューズのブレイクダ
ウン状態は、メモリのプログラムされた状態によって確
認することができる。ブレイクダウン構造が後段で多少
とも元のままの構造の特性をとる時、その時、メモリセ
ルは、欠陥のあるヒューズの代わりとなるであろう。
集積回路の信頼性を向上させるために、本発明は、ヒュ
ーズと、電気的にプログラム可能な不揮発性メモリセル
と組み合わせることを提案するものである。このセル
は、ヒューズがブレイクダウンされると同時にプログラ
ムされる。ヒューズの状態はメモリの状態によって確認
される。特に、ヒューズのブレイクダウン状態によって
決定された機能を回路が保持し続けることができること
を確保する必要がある用途では、ヒューズのブレイクダ
ウン状態は、メモリのプログラムされた状態によって確
認することができる。ブレイクダウン構造が後段で多少
とも元のままの構造の特性をとる時、その時、メモリセ
ルは、欠陥のあるヒューズの代わりとなるであろう。
【０００６】従って、言い換えると、本発明は、物理的
ヒューズと、そのヒューズの状態を検出する回路とを備
えるヒューズ回路であって、そのヒューズ回路はさら
に、ヒューズに付属しており、ヒューズがブレイクダウ
ンされるときにプログラムされる電気的にプログラム可
能な不揮発性メモリセルを備え、そのメモリセルは、検
出回路に接続されており、そのメモリセルがプログラム
されている時、ブレイクダウンされたヒューズの特性が
時間の経過につれて変化しても、ヒューズのブレイクダ
ウン状態を確認できるヒューズ回路を提案するものであ
る。
ヒューズと、そのヒューズの状態を検出する回路とを備
えるヒューズ回路であって、そのヒューズ回路はさら
に、ヒューズに付属しており、ヒューズがブレイクダウ
ンされるときにプログラムされる電気的にプログラム可
能な不揮発性メモリセルを備え、そのメモリセルは、検
出回路に接続されており、そのメモリセルがプログラム
されている時、ブレイクダウンされたヒューズの特性が
時間の経過につれて変化しても、ヒューズのブレイクダ
ウン状態を確認できるヒューズ回路を提案するものであ
る。
【０００７】本発明は、主に、電気的にブレイクダウン
されるヒューズに適用される。本発明、特に、絶縁体ブ
レイクダウンヒューズに適している。単一のブレイクダ
ウン回路は、好ましくは、物理的ヒューズのブレイクダ
ウン及び付属するセルのプログラミングを単一なブレイ
クダウン命令で実行するように構成されている。
されるヒューズに適用される。本発明、特に、絶縁体ブ
レイクダウンヒューズに適している。単一のブレイクダ
ウン回路は、好ましくは、物理的ヒューズのブレイクダ
ウン及び付属するセルのプログラミングを単一なブレイ
クダウン命令で実行するように構成されている。
【０００８】ブレイクダウン回路は、物理的ヒューズに
ブレイクダウン電圧を印加するために、好ましくは、ブ
レイクダウン電圧源とヒューズとの間に接続された第１
のトランジスタを備え、そのヒューズはさらにアースに
接続されている。メモリセルは、一端でヒューズに、他
端で制御トランジスタに接続されたフローティングゲー
トトランジスタであり、その制御トランジスタはさらに
アースに接続されている。制御トランジスタは、メモリ
のプログラミング段階以外では導通状態にされる。
ブレイクダウン電圧を印加するために、好ましくは、ブ
レイクダウン電圧源とヒューズとの間に接続された第１
のトランジスタを備え、そのヒューズはさらにアースに
接続されている。メモリセルは、一端でヒューズに、他
端で制御トランジスタに接続されたフローティングゲー
トトランジスタであり、その制御トランジスタはさらに
アースに接続されている。制御トランジスタは、メモリ
のプログラミング段階以外では導通状態にされる。
【０００９】ヒューズとフローティングゲートトランジ
スタとを接続する共通ノードは、さらに、ヒューズの状
態を検出することができる検出回路に接続されている。
この検出回路は、好ましくは、ヒューズとメモリセルを
流れる電流の合計を測定するための回路である。本発明
のその他の特徴及び利点は、添付図面を参照して行う以
下の実施例の説明から明らかになろう。但し、これらの
実施例は、本発明を何等限定するものではない。
スタとを接続する共通ノードは、さらに、ヒューズの状
態を検出することができる検出回路に接続されている。
この検出回路は、好ましくは、ヒューズとメモリセルを
流れる電流の合計を測定するための回路である。本発明
のその他の特徴及び利点は、添付図面を参照して行う以
下の実施例の説明から明らかになろう。但し、これらの
実施例は、本発明を何等限定するものではない。
【００１０】
【実施例】本発明が適用される１つのヒューズは、図１
のものである。ヒューズＦは、局所的に薄くされた絶縁
層（薄くされた位置では約100 オングストローム程度の
厚さ) によって分離された２つの導体Ａ及びＢによって
構成されている。この絶縁層は、十分な電界（１cmにつ
き約20,000,000Ｖの電界に対応する、導体Ａ及びＢの間
に約20Ｖ）の存在下で、ブレイクダウンして、抵抗性と
なる。
のものである。ヒューズＦは、局所的に薄くされた絶縁
層（薄くされた位置では約100 オングストローム程度の
厚さ) によって分離された２つの導体Ａ及びＢによって
構成されている。この絶縁層は、十分な電界（１cmにつ
き約20,000,000Ｖの電界に対応する、導体Ａ及びＢの間
に約20Ｖ）の存在下で、ブレイクダウンして、抵抗性と
なる。
【００１１】フローティングゲートトランジスタを使用
するメモリの技術でヒューズを容易に形成するために、
導体Ａは、フローティングゲートトランジスタのドレイ
ンとして、すなわち、単結晶半導体基板のＮ+形拡散領
域によって形成される。導体Ｂは、フローティングゲー
トトランジスタのゲートＧ２によって形成される。ゲー
トは、多結晶シリコンでつくられ、導体Ｂを形成してい
る。酸化物の局部的な薄い部分は、Ｎ+ 形拡散領域上に
位置する。もちろん、ここでは、導体Ｂを形成するよう
に互いに電気的に接続された２つの多結晶シリコンゲー
トを備えるトランジスタを有することができる。このヒ
ューズ（例として示したに過ぎない）の他の詳細な点
は、前述のヨーロッパ特許出願公開第0,408,419 号に記
載されている。
するメモリの技術でヒューズを容易に形成するために、
導体Ａは、フローティングゲートトランジスタのドレイ
ンとして、すなわち、単結晶半導体基板のＮ+形拡散領
域によって形成される。導体Ｂは、フローティングゲー
トトランジスタのゲートＧ２によって形成される。ゲー
トは、多結晶シリコンでつくられ、導体Ｂを形成してい
る。酸化物の局部的な薄い部分は、Ｎ+ 形拡散領域上に
位置する。もちろん、ここでは、導体Ｂを形成するよう
に互いに電気的に接続された２つの多結晶シリコンゲー
トを備えるトランジスタを有することができる。このヒ
ューズ（例として示したに過ぎない）の他の詳細な点
は、前述のヨーロッパ特許出願公開第0,408,419 号に記
載されている。
【００１２】図２は、本発明による改良を加えた、ヒュ
ーズに付属するブレイクダウン及び検出回路の概略図で
ある。最も単純なブレイクダウン回路は、トランジスタ
Ｔ１を備え、そのソース（ノードＡ１）はヒューズＦに
接続され、そのヒューズはさらにアースに接続されてい
る。ブレイクダウン命令は、Ｔ１のドレインを十分なブ
レイクダウン電圧Ｖppにすると同時にＴ１のゲートにブ
レイクダウン信号ＦＢを入力することによって与えられ
る。
ーズに付属するブレイクダウン及び検出回路の概略図で
ある。最も単純なブレイクダウン回路は、トランジスタ
Ｔ１を備え、そのソース（ノードＡ１）はヒューズＦに
接続され、そのヒューズはさらにアースに接続されてい
る。ブレイクダウン命令は、Ｔ１のドレインを十分なブ
レイクダウン電圧Ｖppにすると同時にＴ１のゲートにブ
レイクダウン信号ＦＢを入力することによって与えられ
る。
【００１３】ヒューズのブレイクダウンを実施するため
に、電圧Ｖppは、通常の低い値（例えば５Ｖ）からより
高い値、例えば、約20Ｖに上昇させられる。同時に、ブ
レイクダウン信号ＦＢは、０Ｖから約20Ｖに上昇させら
れる。トランジスタＴ１は導通状態になり、20Ｖの電圧
がヒューズに印加され、ヒューズはブレイクダウンし、
その端子間電圧は、低い値（例えば、ノードＡでは２
Ｖ）に降下し、次に電圧Ｖppは、Ｖppを供給しているブ
レイクダウン電圧源が高いブレイクダウン電流を与える
ことができず、同時にその値を約20Ｖに維持することが
できないために、低い値に普通降下する。
に、電圧Ｖppは、通常の低い値（例えば５Ｖ）からより
高い値、例えば、約20Ｖに上昇させられる。同時に、ブ
レイクダウン信号ＦＢは、０Ｖから約20Ｖに上昇させら
れる。トランジスタＴ１は導通状態になり、20Ｖの電圧
がヒューズに印加され、ヒューズはブレイクダウンし、
その端子間電圧は、低い値（例えば、ノードＡでは２
Ｖ）に降下し、次に電圧Ｖppは、Ｖppを供給しているブ
レイクダウン電圧源が高いブレイクダウン電流を与える
ことができず、同時にその値を約20Ｖに維持することが
できないために、低い値に普通降下する。
【００１４】ノードＡ１でヒューズに接続された検出回
路ＣＤは、その時、ヒューズの状態、すなわち、ヒュー
ズがブレイクダウンしているかどうかを検出することが
できる。この検出は、ノードＡ１で消費される電流の測
定によって実施される。元のままの状態では、電流はア
ースに向かってノードＡ１を流れることはない。ブレイ
クダウンされた状態では、ヒューズは抵抗性であり、電
流が流れる。この電流が、検出回路ＣＤによって検出さ
れ、この検出回路は、十分な電流の存在に応じてその出
力Ｓに論理信号を出力する。
路ＣＤは、その時、ヒューズの状態、すなわち、ヒュー
ズがブレイクダウンしているかどうかを検出することが
できる。この検出は、ノードＡ１で消費される電流の測
定によって実施される。元のままの状態では、電流はア
ースに向かってノードＡ１を流れることはない。ブレイ
クダウンされた状態では、ヒューズは抵抗性であり、電
流が流れる。この電流が、検出回路ＣＤによって検出さ
れ、この検出回路は、十分な電流の存在に応じてその出
力Ｓに論理信号を出力する。
【００１５】本発明では、さらに、ヒューズの状態を確
かめるために不揮発性メモリセルを備える。このセルの
状態は、同じ検出回路ＣＤによって検出される。ヒュー
ズがブレイクダウンされているにもかかわらず、ヒュー
ズはもはや十分な電流を流れさせない時、その時、メモ
リセルは十分な電流を流す。従って、検出回路は、ヒュ
ーズが正常に作動しているように反応する。
かめるために不揮発性メモリセルを備える。このセルの
状態は、同じ検出回路ＣＤによって検出される。ヒュー
ズがブレイクダウンされているにもかかわらず、ヒュー
ズはもはや十分な電流を流れさせない時、その時、メモ
リセルは十分な電流を流す。従って、検出回路は、ヒュ
ーズが正常に作動しているように反応する。
【００１６】ヒューズが、ブレイクダウンされた時電流
を流す形式である時、メモリセルも、同様に電流を流
し、且つ、ヒューズに並列に位置するように接続されて
いなければならない。これは、もちろん、確認すべき状
態がブレイクダウン状態であって、元のままの状態では
ないとみなして実施される。しかしながら、ヒューズが
ブレイクダウン状態で絶縁体である形式である場合に
は、（この場合も同様にメモリセルがヒューズのブレイ
クダウン状態を確認するために）ヒューズと直列に接続
されたメモリセルを使用する回路を考えることができ
る。
を流す形式である時、メモリセルも、同様に電流を流
し、且つ、ヒューズに並列に位置するように接続されて
いなければならない。これは、もちろん、確認すべき状
態がブレイクダウン状態であって、元のままの状態では
ないとみなして実施される。しかしながら、ヒューズが
ブレイクダウン状態で絶縁体である形式である場合に
は、（この場合も同様にメモリセルがヒューズのブレイ
クダウン状態を確認するために）ヒューズと直列に接続
されたメモリセルを使用する回路を考えることができ
る。
【００１７】従って、図２に示した実施例では、メモリ
セルＴＧＦは、ノードＡ１に接続されている。このメモ
リセルは、好ましくは、ＥＥＰＲＯＭ型フローティング
ゲートトランジスタであり、電気的に消去またはプログ
ラムすることができる。このトランジスタは、好ましく
は、図１のヒューズの技術と同様な技術によって形成さ
れているが、ゲートＧ１及びＧ２は短絡されておらず、
従って、ゲートＧ２はフローティング状態のままであ
る。このトランジスタＴＧＦのドレインは、ノードＡ１
に接続されており、ソースは、制御トランジスタＴ２を
介してアースに接続されており、トランジスタＴＧＦの
ゲートは特に消去信号Ｗ／Ｅによって制御される。
セルＴＧＦは、ノードＡ１に接続されている。このメモ
リセルは、好ましくは、ＥＥＰＲＯＭ型フローティング
ゲートトランジスタであり、電気的に消去またはプログ
ラムすることができる。このトランジスタは、好ましく
は、図１のヒューズの技術と同様な技術によって形成さ
れているが、ゲートＧ１及びＧ２は短絡されておらず、
従って、ゲートＧ２はフローティング状態のままであ
る。このトランジスタＴＧＦのドレインは、ノードＡ１
に接続されており、ソースは、制御トランジスタＴ２を
介してアースに接続されており、トランジスタＴＧＦの
ゲートは特に消去信号Ｗ／Ｅによって制御される。
【００１８】トランジスタＴ２は、特に、ヒューズのブ
レイクダウンとメモリセルのプログラミングの同時の操
作中を除いて導通状態である。そのゲートは、ブレイク
ダウン信号ＦＢの反転論理信号によって制御される。し
かしながら、Ｔ２を制御するためには、０〜５Ｖの論理
レベルで十分である。それを象徴するように、ブレイク
ダウン信号ＦＢとトランジスタＴ２のゲートとの間にイ
ンバータＩ１が図示してある。
レイクダウンとメモリセルのプログラミングの同時の操
作中を除いて導通状態である。そのゲートは、ブレイク
ダウン信号ＦＢの反転論理信号によって制御される。し
かしながら、Ｔ２を制御するためには、０〜５Ｖの論理
レベルで十分である。それを象徴するように、ブレイク
ダウン信号ＦＢとトランジスタＴ２のゲートとの間にイ
ンバータＩ１が図示してある。
【００１９】ブレイクダウン作業は、図３に示したタイ
ミングチャートに従って実施される。ヒューズＦのブレ
イクダウンは上記に説明したものと同様であり、すなわ
ち、メモリセルＴＧＦの存在は、ブレイクダウンに影響
を与えない。図３のタイミングチャートは成り立つ。ト
ランジスタＴＧＦのゲートは、ブレイクダウン中０に保
持される（Ｗ／Ｅ＝０）。
ミングチャートに従って実施される。ヒューズＦのブレ
イクダウンは上記に説明したものと同様であり、すなわ
ち、メモリセルＴＧＦの存在は、ブレイクダウンに影響
を与えない。図３のタイミングチャートは成り立つ。ト
ランジスタＴＧＦのゲートは、ブレイクダウン中０に保
持される（Ｗ／Ｅ＝０）。
【００２０】電圧Ｖppが約20Ｖの値に上昇している間
に、トランジスタＴＧＦはプログラミングされ、すなわ
ち、電子がそのフローティングゲートから引き出される
（必要ならば、トランジスタを前もって消去し、すなわ
ち、後述することから分かるように電子を注入しておく
ことができる）。トランジスタＴＧＦは、実際、ドレイ
ンが20Ｖで、ソースが非導通状態のトランジスタＴ２に
よって絶縁されており、ゲートが０Ｖであり、プログラ
ミング状態にある。フローティングゲートトランジスタ
のプログラミングは、ヒューズのブレイクダウンにかか
る時間（５〜20ミリ秒) より短い時間（数ミリ秒）で行
われるので、このプログラミングは、ノードＡ１の電位
がブレイクダウンの作用の結果として降下するより前に
実施される。
に、トランジスタＴＧＦはプログラミングされ、すなわ
ち、電子がそのフローティングゲートから引き出される
（必要ならば、トランジスタを前もって消去し、すなわ
ち、後述することから分かるように電子を注入しておく
ことができる）。トランジスタＴＧＦは、実際、ドレイ
ンが20Ｖで、ソースが非導通状態のトランジスタＴ２に
よって絶縁されており、ゲートが０Ｖであり、プログラ
ミング状態にある。フローティングゲートトランジスタ
のプログラミングは、ヒューズのブレイクダウンにかか
る時間（５〜20ミリ秒) より短い時間（数ミリ秒）で行
われるので、このプログラミングは、ノードＡ１の電位
がブレイクダウンの作用の結果として降下するより前に
実施される。
【００２１】従って、メモリセルは、単一のブレイクダ
ウン命令ＦＢによって、ヒューズのブレイクダウンと同
時にプログラムされる。プログラミング後、ブレイクダ
ウン信号ＦＢは０になる。消去信号Ｗ／Ｅは、０より僅
かに大きい電圧（１〜５Ｖ）にされ、セルを読出状態に
する。しかしながら、プログラミング動作によってトラ
ンジスタＴＧＦが負の閾値電圧を有するようにフローテ
ィングゲートを十分にチャージした時、電圧Ｗ／Ｅを０
のままにすることもできる。
ウン命令ＦＢによって、ヒューズのブレイクダウンと同
時にプログラムされる。プログラミング後、ブレイクダ
ウン信号ＦＢは０になる。消去信号Ｗ／Ｅは、０より僅
かに大きい電圧（１〜５Ｖ）にされ、セルを読出状態に
する。しかしながら、プログラミング動作によってトラ
ンジスタＴＧＦが負の閾値電圧を有するようにフローテ
ィングゲートを十分にチャージした時、電圧Ｗ／Ｅを０
のままにすることもできる。
【００２２】この時、ヒューズＦ内に電流Ｉｆが、フロ
ーティングゲートトランジスタＴＧＦ内には電流Ｉｍが
流れる。電流Ｉｆ及びＩｍの合計が検出回路ＣＤ内で閾
値Ｉref と比較される。その電流の合計が電流Ｉref よ
り低い時、ヒューズが元のままであることを示す論理信
号が出力Ｓに出力され、その電流の合計がこの閾値より
大きいとブレイクダウン状態を示す反転論理信号が出力
される。電流Ｉref は、測定された電流の合計が、プロ
グラムされたセル内を流れる定格電流より大きい時に、
ヒューズのブレイクダウン信号が生じるように選択され
る。
ーティングゲートトランジスタＴＧＦ内には電流Ｉｍが
流れる。電流Ｉｆ及びＩｍの合計が検出回路ＣＤ内で閾
値Ｉref と比較される。その電流の合計が電流Ｉref よ
り低い時、ヒューズが元のままであることを示す論理信
号が出力Ｓに出力され、その電流の合計がこの閾値より
大きいとブレイクダウン状態を示す反転論理信号が出力
される。電流Ｉref は、測定された電流の合計が、プロ
グラムされたセル内を流れる定格電流より大きい時に、
ヒューズのブレイクダウン信号が生じるように選択され
る。
【００２３】これは、たとえヒューズが高い抵抗性にな
った時でも、検出回路が、ブレイクダウンされたヒュー
ズと等価な状態を検出することを意味する。ヒューズの
ブレイクダウンが、複数のカスタム化作業の後に回路の
機能を有効化するためのものである時、これは、全く問
題を起こさない。しかしながら、一般的には、ヒューズ
の状態について実際のテストを（例えばカスタム化段階
の前に）少なくとも数回は実施することが必要であり、
このために、メモリセルＴＧＦを消去する手段がある。
った時でも、検出回路が、ブレイクダウンされたヒュー
ズと等価な状態を検出することを意味する。ヒューズの
ブレイクダウンが、複数のカスタム化作業の後に回路の
機能を有効化するためのものである時、これは、全く問
題を起こさない。しかしながら、一般的には、ヒューズ
の状態について実際のテストを（例えばカスタム化段階
の前に）少なくとも数回は実施することが必要であり、
このために、メモリセルＴＧＦを消去する手段がある。
【００２４】セルを消去するためには、約20Ｖの電圧を
フローティングゲートに印加するだけであり、この時、
トランジスタＴ２は導通である（ＦＢ＝０）。その時、
メモリセルにはもはや全く電流は流れず、検出回路はヒ
ューズＦが元のままであることを実際に確認し、回路内
の対応する動作（例えば、ＩＣカード用回路の場合のア
クセス不可能なデータ要素の記憶）を許可することがで
きる。ヒューズのブレイクダウン及びそれと同時のメモ
リセルのプログラミングが実施されるのは、この段階の
後だけである。
フローティングゲートに印加するだけであり、この時、
トランジスタＴ２は導通である（ＦＢ＝０）。その時、
メモリセルにはもはや全く電流は流れず、検出回路はヒ
ューズＦが元のままであることを実際に確認し、回路内
の対応する動作（例えば、ＩＣカード用回路の場合のア
クセス不可能なデータ要素の記憶）を許可することがで
きる。ヒューズのブレイクダウン及びそれと同時のメモ
リセルのプログラミングが実施されるのは、この段階の
後だけである。
【図１】 酸化物ブレイクダウンヒューズを図示したも
のである。
のである。
【図２】 ヒューズ、その付属メモリセルおよび共通の
ブレイクダウン回路を図示したものである。
ブレイクダウン回路を図示したものである。
【図３】 図２に関連したタイミングチャートである。
Ａ、Ｂ 導体 Ｆ ヒューズ Ａ１ ノード ＣＤ 検出回路 Ｔ１、Ｔ２ トランジスタ ＴＧＦ メモリセル Ｉ１ インバータ ＦＢ ブレイクダウン信号 Ｖpp ブレイクダウン電圧 Ｗ／Ｅ 消去信号
Claims (9)
- 【請求項１】 物理的ヒューズとそのヒューズの状態を
検出する回路とを備えるヒューズ回路であって、そのヒ
ューズ回路はさらに、ヒューズに付属しており、ヒュー
ズがブレイクダウンされるときにプログラムされる電気
的にプログラム可能な不揮発性メモリセルを備え、その
メモリセルも上記検出回路に接続されており、メモリセ
ルがプログラムされている時、ブレイクダウンされたヒ
ューズの特性が時間の経過につれて変化しても、ヒュー
ズのブレイクダウン状態を確認できることを特徴とする
ヒューズ回路。 - 【請求項２】 上記ヒューズは、元のままの状態では絶
縁体であり、ブレイクダウンされた状態では導電性また
は抵抗性であることを特徴とする請求項１に記載のヒュ
ーズ回路。 - 【請求項３】 上記ヒューズは、絶縁体ブレイクダウン
ヒューズであることを特徴とする請求項２に記載のヒュ
ーズ回路。 - 【請求項４】 ブレイクダウン命令信号によって作動す
ることができる、電気的なヒューズブレイクダウン回路
を備え、上記メモリセルは、上記ブレイクダウン命令信
号を受けるプログラミング回路に接続されていることを
特徴とする請求項１〜３のいずれか１項に記載のヒュー
ズ回路。 - 【請求項５】 上記ヒューズブレイクダウン回路は、ブ
レイクダウン電圧源と上記ヒューズと間に接続されたト
ランジスタを備え、そのヒューズはさらにアースに接続
されていることを特徴とする請求項４に記載の回路。 - 【請求項６】 上記メモリセルは、フローティングゲー
トトランジスタによって構成されていることを特徴とす
る請求項１〜５のいずれか１項に記載の回路。 - 【請求項７】 上記フローティングゲートトランジスタ
の一端が、プログラミング電圧を受けることができる上
記ヒューズの端子に接続され、上記フローティングゲー
トトランジスタの他端が、アースに接続された制御トラ
ンジスタに接続されていることを特徴とする請求項６に
記載の回路。 - 【請求項８】 上記制御トランジスタは、上記ブレイク
ダウン命令信号の反転信号を受けて、ブレイクダウン段
階以外では導通状態にされて、上記フローティングゲー
トトランジスタをアースに接続することを特徴とする請
求項７に記載の回路。 - 【請求項９】 上記ヒューズ及び上記メモリセルはノー
ドに接続されており、上記ヒューズは、ブレイクダウン
状態にある時に、上記ノードからアースに電流を流し、
上記メモリセルは、プログラミング状態にある時、上記
ノードからアースに電流を流れさせ、上記検出回路は、
上記ノードに接続されており、該ノードによって消費さ
れる電流を測定する回路を備えることを特徴とする請求
項１〜８のいずれか１項に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9212969 | 1992-10-29 | ||
| FR9212969A FR2697673B1 (fr) | 1992-10-29 | 1992-10-29 | Circuit à fusible, pour circuit intégré. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077139A true JPH077139A (ja) | 1995-01-10 |
Family
ID=9434997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5294762A Pending JPH077139A (ja) | 1992-10-29 | 1993-10-29 | 集積回路のためのヒューズ付き回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5442589A (ja) |
| EP (1) | EP0597745B1 (ja) |
| JP (1) | JPH077139A (ja) |
| DE (1) | DE69324328T2 (ja) |
| ES (1) | ES2132208T3 (ja) |
| FR (1) | FR2697673B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0149259B1 (ko) * | 1995-06-30 | 1998-10-15 | 김광호 | 반도체 메모리 장치의 퓨즈 시그너쳐 회로 |
| FR2739706B1 (fr) * | 1995-10-09 | 1997-11-21 | Inside Technologies | Perfectionnements aux cartes a memoire |
| FR2739737B1 (fr) * | 1995-10-09 | 1997-11-21 | Inside Technologies | Perfectionnements aux cartes a memoire |
| US5631862A (en) * | 1996-03-05 | 1997-05-20 | Micron Technology, Inc. | Self current limiting antifuse circuit |
| US5861793A (en) * | 1996-04-29 | 1999-01-19 | Hatton; Ken W. | Re-settable fuse |
| US5734617A (en) * | 1996-08-01 | 1998-03-31 | Micron Technology Corporation | Shared pull-up and selection circuitry for programmable cells such as antifuse cells |
| JP3274364B2 (ja) * | 1996-08-14 | 2002-04-15 | 株式会社東芝 | 半導体装置及びヒューズチェック方法 |
| GB2318228B (en) * | 1996-10-09 | 2000-08-09 | Ericsson Telefon Ab L M | Trimming circuit |
| US6104209A (en) | 1998-08-27 | 2000-08-15 | Micron Technology, Inc. | Low skew differential receiver with disable feature |
| US5953276A (en) * | 1997-12-18 | 1999-09-14 | Micron Technology, Inc. | Fully-differential amplifier |
| US5835324A (en) * | 1997-07-14 | 1998-11-10 | Hatton; Ken W. | Programmable electronic fuse box having a key pad which does not require fuse elements |
| US5889679A (en) * | 1997-07-15 | 1999-03-30 | Integrated Device Technology, Inc. | Fuse array control for smart function enable |
| US6212482B1 (en) | 1998-03-06 | 2001-04-03 | Micron Technology, Inc. | Circuit and method for specifying performance parameters in integrated circuits |
| US6268760B1 (en) * | 1998-04-30 | 2001-07-31 | Texas Instruments Incorporated | Hysteretic fuse control circuit with serial interface fusing |
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| CA2520140C (en) * | 2004-05-06 | 2007-05-15 | Sidense Corp. | Split-channel antifuse array architecture |
| US9123572B2 (en) | 2004-05-06 | 2015-09-01 | Sidense Corporation | Anti-fuse memory cell |
| US8735297B2 (en) | 2004-05-06 | 2014-05-27 | Sidense Corporation | Reverse optical proximity correction method |
| US7755162B2 (en) | 2004-05-06 | 2010-07-13 | Sidense Corp. | Anti-fuse memory cell |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| CN108320007A (zh) * | 2018-02-06 | 2018-07-24 | 常州印刷电子产业研究院有限公司 | 防伪标签及其控制方法 |
| FR3085530B1 (fr) * | 2018-08-31 | 2020-10-02 | St Microelectronics Rousset | Circuit integre comportant au moins une cellule memoire avec un dispositif anti-fusible. |
| US11093164B2 (en) | 2019-08-27 | 2021-08-17 | Micron Technology, Inc. | Handling bad blocks generated during a block erase operation |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4198696A (en) * | 1978-10-24 | 1980-04-15 | International Business Machines Corporation | Laser cut storage cell |
| JPS60182219A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 半導体装置 |
| JPS61123169A (ja) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | 半導体集積回路 |
| FR2649823B1 (fr) * | 1989-07-13 | 1993-10-22 | Gemplus Card International | Fusible mos a claquage d'oxyde et son application aux cartes a memoire |
| JP2547451B2 (ja) * | 1989-09-18 | 1996-10-23 | 富士通株式会社 | 半導体記憶装置 |
| JPH07105159B2 (ja) * | 1989-11-16 | 1995-11-13 | 株式会社東芝 | 半導体記憶装置の冗長回路 |
| FR2660795B1 (fr) * | 1990-04-10 | 1994-01-07 | Sgs Thomson Microelectronics Sa | Circuit de detection de fusible. |
| FR2684206B1 (fr) * | 1991-11-25 | 1994-01-07 | Sgs Thomson Microelectronics Sa | Circuit de lecture de fusible de redondance pour memoire integree. |
-
1992
- 1992-10-29 FR FR9212969A patent/FR2697673B1/fr not_active Expired - Fee Related
-
1993
- 1993-10-20 DE DE69324328T patent/DE69324328T2/de not_active Expired - Fee Related
- 1993-10-20 EP EP93402582A patent/EP0597745B1/fr not_active Expired - Lifetime
- 1993-10-20 ES ES93402582T patent/ES2132208T3/es not_active Expired - Lifetime
- 1993-10-26 US US08/143,185 patent/US5442589A/en not_active Expired - Lifetime
- 1993-10-29 JP JP5294762A patent/JPH077139A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| ES2132208T3 (es) | 1999-08-16 |
| EP0597745A1 (fr) | 1994-05-18 |
| DE69324328D1 (de) | 1999-05-12 |
| FR2697673B1 (fr) | 1994-12-16 |
| US5442589A (en) | 1995-08-15 |
| DE69324328T2 (de) | 1999-09-23 |
| FR2697673A1 (fr) | 1994-05-06 |
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