JP2547451B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2547451B2 JP2547451B2 JP1240956A JP24095689A JP2547451B2 JP 2547451 B2 JP2547451 B2 JP 2547451B2 JP 1240956 A JP1240956 A JP 1240956A JP 24095689 A JP24095689 A JP 24095689A JP 2547451 B2 JP2547451 B2 JP 2547451B2
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- prom
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
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- G—PHYSICS
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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Description
【発明の詳細な説明】 〔概要〕 本発明は、半導体記憶装置、特に、マスクROM及びPRO
Mを有する半導体記憶装置に関し、 マスクROM及びPROMを有するアドレス記憶部におい
て、マスクROM、PROMのいずれでもプログラム可能な半
導体記憶装置を目的とし、 マスクROM及びPROMと、該マスクROMとPROMとの切り換
えを行う切換手段と、を含み、該切換手段により、マス
クROM側がプログラムされた場合には、マスクROM側の内
容が有効にされ、一方、PROM側がプログラムされた場合
にはPROM側の内容が有効にされるように構成する。
Mを有する半導体記憶装置に関し、 マスクROM及びPROMを有するアドレス記憶部におい
て、マスクROM、PROMのいずれでもプログラム可能な半
導体記憶装置を目的とし、 マスクROM及びPROMと、該マスクROMとPROMとの切り換
えを行う切換手段と、を含み、該切換手段により、マス
クROM側がプログラムされた場合には、マスクROM側の内
容が有効にされ、一方、PROM側がプログラムされた場合
にはPROM側の内容が有効にされるように構成する。
本発明は、半導体記憶装置、特に、マスクROM及びPRO
Mを有する半導体記憶装置に関するものである。
Mを有する半導体記憶装置に関するものである。
ROMには、製造工程段階で記憶内容が固定される不揮
発性記憶素子（マスクROM（MROM））と、製造工程後に
記憶内容を書き込む不揮発性記憶素子（Programmable
ROM（PROM））があり、半導体記憶装置のアドレス記憶
部としては、マスクROMが使用されている。しかしなが
ら、近年、アドレス記憶部の一部のアドレス領域をプロ
グラマブルにする（PROMにする）ことが要求されてい
る。このようにアドレス記憶部にマスクROMの他にPROM
を配置する場合には、マスクROM、PROMのプログラム特
性が異なるので、マスクROM及びPROMによりアドレス記
憶部をプログラムすることができない。またROMのアド
レス領域は、マスクROMのデータ受付時に既定の場合
と、各個別に異なる場合とがある。そこで、マスクROM
及びPROMを有するアドレス記憶部において、マスクRO
M、PROMのいずれでもプログラム可能にする必要があ
る。
発性記憶素子（マスクROM（MROM））と、製造工程後に
記憶内容を書き込む不揮発性記憶素子（Programmable
ROM（PROM））があり、半導体記憶装置のアドレス記憶
部としては、マスクROMが使用されている。しかしなが
ら、近年、アドレス記憶部の一部のアドレス領域をプロ
グラマブルにする（PROMにする）ことが要求されてい
る。このようにアドレス記憶部にマスクROMの他にPROM
を配置する場合には、マスクROM、PROMのプログラム特
性が異なるので、マスクROM及びPROMによりアドレス記
憶部をプログラムすることができない。またROMのアド
レス領域は、マスクROMのデータ受付時に既定の場合
と、各個別に異なる場合とがある。そこで、マスクROM
及びPROMを有するアドレス記憶部において、マスクRO
M、PROMのいずれでもプログラム可能にする必要があ
る。
第６図には、半導体記憶装置の全体構成が示されてい
る。
る。
第６図において、符号10、12は、それぞれ、第１メモ
リ部、第２メモリ部を示し、該メモリ部10、12は、制御
回路14により制御され、記憶内容をデータバッファ16に
出力する。なお、符号18、20は、それぞれ、アドレスバ
ッファ、アドレス記憶部を示す。そして、制御回路14
は、アドレスバッファ18からの入力アドレスとアドレス
記憶部20からの記憶アドレスとを比較し、両者が一致し
た場合には、第２メモリ部12がアクセスされ、一方、両
者が不一致の場合には、第１メモリ部10がアクセスされ
る。
リ部、第２メモリ部を示し、該メモリ部10、12は、制御
回路14により制御され、記憶内容をデータバッファ16に
出力する。なお、符号18、20は、それぞれ、アドレスバ
ッファ、アドレス記憶部を示す。そして、制御回路14
は、アドレスバッファ18からの入力アドレスとアドレス
記憶部20からの記憶アドレスとを比較し、両者が一致し
た場合には、第２メモリ部12がアクセスされ、一方、両
者が不一致の場合には、第１メモリ部10がアクセスされ
る。
上記第６図のアドレス記憶部20は、マスクROMから構
成されているが、近年、アドレス記憶部20の一部のアド
レス領域は、PROMにより構成されている。このように、
PROMをアドレス記憶部20の一部として使用することは、
冗長の方法として一般的である。なお、マスクROMのデ
ータ書き込みと同時にアドレス情報の書き込みを行う方
法としては、特開昭62−279598号公報の例を参照された
い。
成されているが、近年、アドレス記憶部20の一部のアド
レス領域は、PROMにより構成されている。このように、
PROMをアドレス記憶部20の一部として使用することは、
冗長の方法として一般的である。なお、マスクROMのデ
ータ書き込みと同時にアドレス情報の書き込みを行う方
法としては、特開昭62−279598号公報の例を参照された
い。
上述したように、アドレス記憶部をマスクROM及びPRO
Mにより構成すると、該アドレス記憶部は、マスクROM、
PROMのいずれでもプログラム可能になると思われる。し
かしながら、マスクROM、PROMは、プログラム特性が異
なり、例えば、プログラムの方法やプログラムされたと
きの状態（電流の流れを許すか又は禁止するか）が異な
っているので、マスクROMと、PROMとを単純にアドレス
記憶部に配置したので、マスクROM、PROMによりアドレ
ス記憶部をプログラムすることができない。以下、この
点について詳述する。
Mにより構成すると、該アドレス記憶部は、マスクROM、
PROMのいずれでもプログラム可能になると思われる。し
かしながら、マスクROM、PROMは、プログラム特性が異
なり、例えば、プログラムの方法やプログラムされたと
きの状態（電流の流れを許すか又は禁止するか）が異な
っているので、マスクROMと、PROMとを単純にアドレス
記憶部に配置したので、マスクROM、PROMによりアドレ
ス記憶部をプログラムすることができない。以下、この
点について詳述する。
第７図には、MROM（マスクROM）とプログラムとの関
係が示され、第８図には、PROMとプログラムとの関係が
示されている。
係が示され、第８図には、PROMとプログラムとの関係が
示されている。
PROM、マスクROMのいずれも、プログラムされると、
プログラムされる前の状態から変化し、この変化の方法
は、次の２種類である。
プログラムされる前の状態から変化し、この変化の方法
は、次の２種類である。
電流が流れない状態から、プログラムされることに
より、電流が流れるようになる（オン→オフ）。
より、電流が流れるようになる（オン→オフ）。
電流が流れる状態から、プログラムされることによ
り、電流が流れないようになる（オン→オフ）。
り、電流が流れないようになる（オン→オフ）。
また、電流が流れない状態及び電流が流れる状態と、
論理値“0"及び“1"と、の対応の仕方も２通りある。こ
の対応の仕方は、装置本体のメモリ側の特性を考慮して
定められ、アドレス記憶部は、この装置全体のメモリ側
の特性に準じる必要がある。
論理値“0"及び“1"と、の対応の仕方も２通りある。こ
の対応の仕方は、装置本体のメモリ側の特性を考慮して
定められ、アドレス記憶部は、この装置全体のメモリ側
の特性に準じる必要がある。
第７、８図を用いて、例として、MROMにイオン打ち込
み（Dep化）を行い、PROMにEPROM（フローティングゲー
トに負電荷を蓄える）を選択した場合を考える。この場
合に、MROMでは、プログラムにより電流が流れるように
なり、論理値は、“1"であり、また、PROMでは、プログ
ラムにより電流が流れなくなり、論理値は“0"である。
み（Dep化）を行い、PROMにEPROM（フローティングゲー
トに負電荷を蓄える）を選択した場合を考える。この場
合に、MROMでは、プログラムにより電流が流れるように
なり、論理値は、“1"であり、また、PROMでは、プログ
ラムにより電流が流れなくなり、論理値は“0"である。
まず、第９図には、PROMを用いたアドレス記憶部が示
され、第９図（Ａ）、（Ｂ）は、それぞれ、ブロック回
路、詳細な回路を示す。
され、第９図（Ａ）、（Ｂ）は、それぞれ、ブロック回
路、詳細な回路を示す。
第９図（Ａ）において、符号22、24、26は、それぞ
れ、PROM、書込部、読出部を示し、第９図（Ｂ）に示さ
れるように、PROM22は、トランジスタ28を含み、書込部
24は、トランジスタ30を含み、読出部26は、トランジス
タ32、34、36を含み、符号38は、トランジスタを示す。
れ、PROM、書込部、読出部を示し、第９図（Ｂ）に示さ
れるように、PROM22は、トランジスタ28を含み、書込部
24は、トランジスタ30を含み、読出部26は、トランジス
タ32、34、36を含み、符号38は、トランジスタを示す。
第９図に示されるように、アドレス記憶部がPROMのみ
を含む場合には、問題がないが、アドレス記憶部がPROM
及びMROMの両者を含む場合には、PROMとMROMとが並列に
接続されても直列に接続されても、次のように、問題が
生じる。
を含む場合には、問題がないが、アドレス記憶部がPROM
及びMROMの両者を含む場合には、PROMとMROMとが並列に
接続されても直列に接続されても、次のように、問題が
生じる。
まず、第10図には、PROM及びMROMが並列に接続された
アドレス記憶部が示され、第10図（Ａ）、（Ｂ）は、そ
れぞれ、ブロック回路、詳細な回路を示す。
アドレス記憶部が示され、第10図（Ａ）、（Ｂ）は、そ
れぞれ、ブロック回路、詳細な回路を示す。
第10図において、符号40は、MROM（マスクROM）を示
し、該MROM40は、トランジスタ42を含む。このMROM40を
プログラムして使用したい場合に、PROM22がプログラム
されていないと、PROM22はオン状態である。従って、MR
OM40のプログラムの状態にかかわらず、読出回路26は、
オン状態を検出し、アドレス記憶部として機能しないこ
とになる。
し、該MROM40は、トランジスタ42を含む。このMROM40を
プログラムして使用したい場合に、PROM22がプログラム
されていないと、PROM22はオン状態である。従って、MR
OM40のプログラムの状態にかかわらず、読出回路26は、
オン状態を検出し、アドレス記憶部として機能しないこ
とになる。
次に、第11図には、PROM及びMROMが直列に接続された
アドレス記憶部が示され、第11図（Ａ）、（Ｂ）は、そ
れぞれ、ブロック回路、詳細な回路を示す。
アドレス記憶部が示され、第11図（Ａ）、（Ｂ）は、そ
れぞれ、ブロック回路、詳細な回路を示す。
第11図において、PROM22を使用するために、MROM40を
プログラムしてオン状態にしなければならない。このよ
うに、PROM22の使用は、MROM40により制約され、アドレ
ス記憶部として機能しないことになる。
プログラムしてオン状態にしなければならない。このよ
うに、PROM22の使用は、MROM40により制約され、アドレ
ス記憶部として機能しないことになる。
以上のように、MROMとPROMのプログラム特性が異なる
場合には、MROM、PROMを単に直列あるいは並列に配置し
たのでは、アドレス記憶部が充分に機能しないことにな
る。
場合には、MROM、PROMを単に直列あるいは並列に配置し
たのでは、アドレス記憶部が充分に機能しないことにな
る。
本発明の目的は、マスクROM及びPROMを有するアドレ
ス記憶部において、マスクROM、PROMのいずれでもプロ
グラム可能な半導体記憶装置を提供することにある。
ス記憶部において、マスクROM、PROMのいずれでもプロ
グラム可能な半導体記憶装置を提供することにある。
上記の課題を解決するために、請求項１に記載の発明
は、第１端子に接続され、プログラムしない状態では前
記第１端子に対して電流を流す第１記憶手段（54又は5
6）と、第２端子に接続され、プログラムしない状態で
は前記第２端子に対して電流を流さない第２記憶手段
（56又は54）と、前記第１端子と前記第２端子との間に
接続され、前記第２記憶手段に対してプログラムを実行
しているときには前記第１端子と前記第２端子との間を
非導通とする切換手段（58）と、前記第２端子に接続さ
れ、前記第１記憶手段又は前記第２記憶手段のいずれか
一方の情報を読み出す読出部（52）と、を備えて構成さ
れる。
は、第１端子に接続され、プログラムしない状態では前
記第１端子に対して電流を流す第１記憶手段（54又は5
6）と、第２端子に接続され、プログラムしない状態で
は前記第２端子に対して電流を流さない第２記憶手段
（56又は54）と、前記第１端子と前記第２端子との間に
接続され、前記第２記憶手段に対してプログラムを実行
しているときには前記第１端子と前記第２端子との間を
非導通とする切換手段（58）と、前記第２端子に接続さ
れ、前記第１記憶手段又は前記第２記憶手段のいずれか
一方の情報を読み出す読出部（52）と、を備えて構成さ
れる。
請求項２に記載の発明は、請求項１に記載の半導体記
憶装置において、前記第１記憶手段は、マスクROM（5
6）又はPROM（54）の一方であり、前記第２記憶手段
は、マスクROM（56）又はPROM（54）の他方であるよう
に構成される。
憶装置において、前記第１記憶手段は、マスクROM（5
6）又はPROM（54）の一方であり、前記第２記憶手段
は、マスクROM（56）又はPROM（54）の他方であるよう
に構成される。
請求項３に記載の発明は、第１メモリ部（10）と、第
２メモリ部（12）と、アドレス記憶部（20）と、前記ア
ドレス記憶部（20）から出力される記憶情報と外部から
のアドレスを比較し、前記記憶情報と前記アドレスが一
致しないときには前記第１メモリ部（10）を選択し、前
記記憶情報と前記アドレスが一致するときには前記第２
メモリ部（12）を選択する制御回路（14）を備えた半導
体記憶装置において、前記アドレス記憶部（20）は、第
１端子に接続され、プログラムしない状態では前記第１
端子に対して電流を流す第１記憶手段（54又は56）と、
第２端子に接続され、プログラムしない状態では前記第
２端子に対して電流を流さない第２記憶手段（56又は5
4）と、前記第１端子と前記第２端子との間に接続さ
れ、前記第２記憶手段に対してプログラムを実行してい
るときには前記第１端子と前記第２端子との間を非導通
とする切換手段（58）と、前記第２端子に接続され、前
記第１記憶手段又は前記第２記憶手段のいずれか一方の
情報を読み出す読出部（52）と、を備えて構成される。
２メモリ部（12）と、アドレス記憶部（20）と、前記ア
ドレス記憶部（20）から出力される記憶情報と外部から
のアドレスを比較し、前記記憶情報と前記アドレスが一
致しないときには前記第１メモリ部（10）を選択し、前
記記憶情報と前記アドレスが一致するときには前記第２
メモリ部（12）を選択する制御回路（14）を備えた半導
体記憶装置において、前記アドレス記憶部（20）は、第
１端子に接続され、プログラムしない状態では前記第１
端子に対して電流を流す第１記憶手段（54又は56）と、
第２端子に接続され、プログラムしない状態では前記第
２端子に対して電流を流さない第２記憶手段（56又は5
4）と、前記第１端子と前記第２端子との間に接続さ
れ、前記第２記憶手段に対してプログラムを実行してい
るときには前記第１端子と前記第２端子との間を非導通
とする切換手段（58）と、前記第２端子に接続され、前
記第１記憶手段又は前記第２記憶手段のいずれか一方の
情報を読み出す読出部（52）と、を備えて構成される。
請求項１に記載の発明によれば、第１記憶手段（54又
は56）は、第１端子に接続され、プログラムしない状態
では第１端子に対して電流を流す特性を備えている。
は56）は、第１端子に接続され、プログラムしない状態
では第１端子に対して電流を流す特性を備えている。
一方、第２記憶手段（56又は54）は、第２端子に接続
され、プログラムしない状態では第２端子に対して電流
を流さない特性を備えている。
され、プログラムしない状態では第２端子に対して電流
を流さない特性を備えている。
このとき、第１端子と第２端子との間に接続された切
換手段（58）は、第２記憶手段に対してプログラムを実
行しているときには第１端子と第２端子との間を非導通
とする。
換手段（58）は、第２記憶手段に対してプログラムを実
行しているときには第１端子と第２端子との間を非導通
とする。
そして、読出部（52）は、第２端子に接続され、第１
記憶手段又は第２記憶手段のいずれか一方の情報を読み
出す。
記憶手段又は第２記憶手段のいずれか一方の情報を読み
出す。
よって、プログラムしない状態では第１端子に対して
電流を流す第１記憶手段及びプログラムしない状態では
第２端子に対して電流を流さない第２記憶手段のいずれ
もがプログラムされていない状態で第２記憶手段をプロ
グラムする際には、切換手段（58）により第１端子と第
２端子との間が非導通とされるので、第１記憶手段に電
流が流れることがなく、第２記憶手段からの情報の読み
出しを含む当該第２記憶手段に対するプログラムを有効
に行うことができる。
電流を流す第１記憶手段及びプログラムしない状態では
第２端子に対して電流を流さない第２記憶手段のいずれ
もがプログラムされていない状態で第２記憶手段をプロ
グラムする際には、切換手段（58）により第１端子と第
２端子との間が非導通とされるので、第１記憶手段に電
流が流れることがなく、第２記憶手段からの情報の読み
出しを含む当該第２記憶手段に対するプログラムを有効
に行うことができる。
請求項２に記載の本発明によれば、請求項１に記載の
発明の作用に加えて、前記第１記憶手段は、マスクROM
（56）又はPROM（54）の一方であり、第２記憶手段は、
マスクROM（56）又はPROM（54）の他方であるように構
成されるので、マスクROM（56）又はPROM（54）のいず
れもがプログラムされていない状態で第２記憶手段をプ
ログラムする際にも当該プログラムを有効に行うことが
でき、マスクROM（56）又はPROM（54）の双方を有効に
プログラムすることができる。
発明の作用に加えて、前記第１記憶手段は、マスクROM
（56）又はPROM（54）の一方であり、第２記憶手段は、
マスクROM（56）又はPROM（54）の他方であるように構
成されるので、マスクROM（56）又はPROM（54）のいず
れもがプログラムされていない状態で第２記憶手段をプ
ログラムする際にも当該プログラムを有効に行うことが
でき、マスクROM（56）又はPROM（54）の双方を有効に
プログラムすることができる。
請求項３に記載の発明によれば、第１記憶手段（54又
は56）は、第１端子に接続され、プログラムしない状態
では第１端子に対して電流を流す特性を備えている。
は56）は、第１端子に接続され、プログラムしない状態
では第１端子に対して電流を流す特性を備えている。
一方、第２記憶手段（56又は54）は、第２端子に接続
され、プログラムしない状態では第２端子に対して電流
を流さない特性を備えている。
され、プログラムしない状態では第２端子に対して電流
を流さない特性を備えている。
このとき、第１端子と第２端子との間に接続された切
換手段（58）は、第２記憶手段に対してプログラムを実
行しているときには第１端子と第２端子との間を非導通
とする。
換手段（58）は、第２記憶手段に対してプログラムを実
行しているときには第１端子と第２端子との間を非導通
とする。
そして、読出部（52）は、第２端子に接続され、第１
記憶手段又は第２記憶手段のいずれか一方の情報を読み
出す。
記憶手段又は第２記憶手段のいずれか一方の情報を読み
出す。
よって、第１メモリ部（10）と、第２メモリ部（12）
と、アドレス記憶部（20）と、アドレス記憶部（20）か
ら出力される記憶情報と外部からのアドレスとを比較
し、当該記憶情報とアドレスが一致しないときには第１
メモリ部（10）を選択し、当該記憶情報とアドレスが一
致するときには第２メモリ部（12）を選択する制御回路
（14）を備えた半導体記憶装置において、上記アドレス
記憶部（20）内の第１記憶手段及び第２記憶手段のいず
れもがプログラムされていない状態で第２記憶手段をプ
ログラムする際に、切換手段（58）により第１端子と第
２端子との間が非導通とされるので、第１記憶手段に電
流が流れることがなく、第２記憶手段からの情報の読み
出しを含む当該第２記憶手段に対するプログラムを有効
に行うことができる。
と、アドレス記憶部（20）と、アドレス記憶部（20）か
ら出力される記憶情報と外部からのアドレスとを比較
し、当該記憶情報とアドレスが一致しないときには第１
メモリ部（10）を選択し、当該記憶情報とアドレスが一
致するときには第２メモリ部（12）を選択する制御回路
（14）を備えた半導体記憶装置において、上記アドレス
記憶部（20）内の第１記憶手段及び第２記憶手段のいず
れもがプログラムされていない状態で第２記憶手段をプ
ログラムする際に、切換手段（58）により第１端子と第
２端子との間が非導通とされるので、第１記憶手段に電
流が流れることがなく、第２記憶手段からの情報の読み
出しを含む当該第２記憶手段に対するプログラムを有効
に行うことができる。
以下、図面に基づいて本発明の好適な実施例を説明す
る。
る。
第１図には、本発明の第１実施例によるアドレス記憶
部のブロック回路が示されている。
部のブロック回路が示されている。
第１図において、符号50、52、54、56は、それぞれ書
込部、読出部、PROM、MROM（マスクROM）を示し、PROM5
4とマスクROM56との間には、切換部58が配置されてい
る。この切換部58は、MROM60及び読出部62からの切換信
号により、マスクROM56とPROM54との切り換えを行う。
込部、読出部、PROM、MROM（マスクROM）を示し、PROM5
4とマスクROM56との間には、切換部58が配置されてい
る。この切換部58は、MROM60及び読出部62からの切換信
号により、マスクROM56とPROM54との切り換えを行う。
第２図には、上記第１図のアドレス記憶部の詳細な回
路が示されている。
路が示されている。
第２図において、書込部50は、書込用トランジスタ64
を含み、読出部52は、読出用トランジスタ66、68、70を
含み、PROM54は、PROM用トランジスタ72を含み、マスク
ROM56は、マスクROM用トランジスタ74を含み、切換部58
は、切換用トランジスタ76を含む。マスクROM60は、マ
スクROM用トランジスタ78を含み、読出部62は、読出用
トランジスタ80、82、84、86、88を含む。以下、第２図
の回路の作用を説明する。
を含み、読出部52は、読出用トランジスタ66、68、70を
含み、PROM54は、PROM用トランジスタ72を含み、マスク
ROM56は、マスクROM用トランジスタ74を含み、切換部58
は、切換用トランジスタ76を含む。マスクROM60は、マ
スクROM用トランジスタ78を含み、読出部62は、読出用
トランジスタ80、82、84、86、88を含む。以下、第２図
の回路の作用を説明する。
まず、マスクROM56をプログラムして使用する場合に
は、マスクROM60をプログラムしてトランジスタ78をDep
化する。この結果、トランジスタ78においては、ゲート
電位が“L"レベルであっても、電流が流れるので、マス
クROM60の出力すなわち読出部62の入力は、“L"レベル
である。このため、トランジスタ80、82、84、86、88か
ら構成される読出部62の出力は、“L"レベルになり、そ
れゆえ、切換部58の入力は、“L"レベルであるので、ト
ランジスタ76は、カットオフする。
は、マスクROM60をプログラムしてトランジスタ78をDep
化する。この結果、トランジスタ78においては、ゲート
電位が“L"レベルであっても、電流が流れるので、マス
クROM60の出力すなわち読出部62の入力は、“L"レベル
である。このため、トランジスタ80、82、84、86、88か
ら構成される読出部62の出力は、“L"レベルになり、そ
れゆえ、切換部58の入力は、“L"レベルであるので、ト
ランジスタ76は、カットオフする。
従って、PROM54のトランジスタ72の状態は、読出部52
の動作に影響を与えることがなく、該読出部52は、マス
クROM56のトランジスタ74がプログラムされているか否
かを検出することが可能になる。
の動作に影響を与えることがなく、該読出部52は、マス
クROM56のトランジスタ74がプログラムされているか否
かを検出することが可能になる。
次に、PROM54をプログラムして使用する場合には、マ
スクROM60をプログラムせずトランジスタ78をDep化しな
い。この結果、トランジスタ78においては、ゲート電位
が“L"レベルであるので、電流が流れず、マスクROM60
の出力すなわち読出部62の入力は、“H"レベルである。
このため、トランジスタ80、82、84、86、88から構成さ
れる読出部62の出力は、“H"レベルになり、それゆえ、
切換部58の入力は、“H"レベルであるので、トランジス
タ76は、オン状態になる。また、マスクROM56のトラン
ジスタ74は、オフ状態にされる。
スクROM60をプログラムせずトランジスタ78をDep化しな
い。この結果、トランジスタ78においては、ゲート電位
が“L"レベルであるので、電流が流れず、マスクROM60
の出力すなわち読出部62の入力は、“H"レベルである。
このため、トランジスタ80、82、84、86、88から構成さ
れる読出部62の出力は、“H"レベルになり、それゆえ、
切換部58の入力は、“H"レベルであるので、トランジス
タ76は、オン状態になる。また、マスクROM56のトラン
ジスタ74は、オフ状態にされる。
上記のような状態で、書込部50のトランジスタ64のゲ
ート電位及びPROM54のトランジスタ72のゲート電位を高
電位（VPP）にすると、PROM54のトランジスタ72のフロ
ーティングゲートに電荷が注入され、PROM54がプログラ
ムされる。このような状態では、PROM54のトランジスタ
72のVTHが高く、この結果、トランジスタ72のゲート電
位が“H"レベルであっても、トランジスタ72は、オン状
態にならない。一方、PROM54のトランジスタ72のフロー
ティングゲートに電荷が注入されず、PROMがプログラム
されない場合には、PROM54のトランジスタ72のゲート電
位が“H"レベルになると、該トランジスタ72は、オン状
態になる。
ート電位及びPROM54のトランジスタ72のゲート電位を高
電位（VPP）にすると、PROM54のトランジスタ72のフロ
ーティングゲートに電荷が注入され、PROM54がプログラ
ムされる。このような状態では、PROM54のトランジスタ
72のVTHが高く、この結果、トランジスタ72のゲート電
位が“H"レベルであっても、トランジスタ72は、オン状
態にならない。一方、PROM54のトランジスタ72のフロー
ティングゲートに電荷が注入されず、PROMがプログラム
されない場合には、PROM54のトランジスタ72のゲート電
位が“H"レベルになると、該トランジスタ72は、オン状
態になる。
従って、読出部52は、PROM54のトランジスタ72の状態
を検出することにより、トランジスタ72がプログラムさ
れているか否かを検出することが可能になる。なお、読
出部52がこのような検出動作を行う際に、切換部58のト
ランジスタ76は、トランスファとして動作し、書込時に
は、高電圧（VPP）が読出部52の入力及びマスクROM56の
入力にかかってトランジスタ66、68、70及び、74が破壊
するのを防止する役割をもかねている。
を検出することにより、トランジスタ72がプログラムさ
れているか否かを検出することが可能になる。なお、読
出部52がこのような検出動作を行う際に、切換部58のト
ランジスタ76は、トランスファとして動作し、書込時に
は、高電圧（VPP）が読出部52の入力及びマスクROM56の
入力にかかってトランジスタ66、68、70及び、74が破壊
するのを防止する役割をもかねている。
次に、第３図には、本発明の第２の実施例によるアド
レス記憶部が示されている。
レス記憶部が示されている。
アドレス情報を記憶するためには、複数の記憶回路が
必要であるので、アドレス記憶部は、第３図のように構
成される。第３図において、ブロック90は、マスクROM
（MROM）60及び読出部62を含み、ブロック91−１〜92−
ｉ〜92−ｎは、同様の構成であり、すなわち、ブロック
92−ｉは、書込部50−ｉ、読出部52−ｉ、PROM54−ｉ、
マスクROM（MROM）56−ｉ、及び、切換部58−ｉ（ｉ＝
１…ｎ）を含む。
必要であるので、アドレス記憶部は、第３図のように構
成される。第３図において、ブロック90は、マスクROM
（MROM）60及び読出部62を含み、ブロック91−１〜92−
ｉ〜92−ｎは、同様の構成であり、すなわち、ブロック
92−ｉは、書込部50−ｉ、読出部52−ｉ、PROM54−ｉ、
マスクROM（MROM）56−ｉ、及び、切換部58−ｉ（ｉ＝
１…ｎ）を含む。
次に、第４図には、本発明の第３実施例によるアドレ
ス記憶部が示されている。
ス記憶部が示されている。
第４図において、PROM54は、ヒューズから構成され、
マスクROM56は、コンタクト96及びトランジスタ98から
構成されており、他の部材は、前記第２図の部材と同様
である。そして、第４図のアドレス記憶部によっても、
前記第２図のアドレス記憶部と同様の動作を達成するこ
とができる。
マスクROM56は、コンタクト96及びトランジスタ98から
構成されており、他の部材は、前記第２図の部材と同様
である。そして、第４図のアドレス記憶部によっても、
前記第２図のアドレス記憶部と同様の動作を達成するこ
とができる。
次に、第５図には、本発明の第４実施例によるアドレ
ス記憶部が示されている。
ス記憶部が示されている。
第５図において、PROM54は、PN接合破壊型の素子100
から構成され、マスクROM56は、イオン打ち込み（高Vth
化）型のトランジスタ102から構成されている。なお、
符号を示す。そして、PROM54は、プログラムにより、オ
ン状態になり、また、マスクROM56は、プログラムによ
り、オフ状態になる。なお、第５図においては、PROM54
とマスクROM56とは、前記第２図の場合と逆に配置され
ていることに注目されたい。
から構成され、マスクROM56は、イオン打ち込み（高Vth
化）型のトランジスタ102から構成されている。なお、
符号を示す。そして、PROM54は、プログラムにより、オ
ン状態になり、また、マスクROM56は、プログラムによ
り、オフ状態になる。なお、第５図においては、PROM54
とマスクROM56とは、前記第２図の場合と逆に配置され
ていることに注目されたい。
以上説明したように、請求項１に記載の発明によれ
ば、プログラムしない状態では第１端子に対して電流を
流す第１記憶手段及びプログラムしない状態では第２端
子に対して電流を流さない第２記憶手段のいずれもがプ
ログラムされていない状態で第２記憶手段をプログラム
する際には、切換手段（58）により第１端子と第２端子
との間が非導通とされるので、第１記憶手段に電流が流
れることがなく、第２記憶手段からの情報の読み出しを
含む当該第２記憶手段に対するプログラムを有効に行う
ことができる。
ば、プログラムしない状態では第１端子に対して電流を
流す第１記憶手段及びプログラムしない状態では第２端
子に対して電流を流さない第２記憶手段のいずれもがプ
ログラムされていない状態で第２記憶手段をプログラム
する際には、切換手段（58）により第１端子と第２端子
との間が非導通とされるので、第１記憶手段に電流が流
れることがなく、第２記憶手段からの情報の読み出しを
含む当該第２記憶手段に対するプログラムを有効に行う
ことができる。
一方、第１記憶手段及び第２記憶手段のいずれもがプ
ログラムされていない状態で第１記憶手段をプログラム
する際には、第２記憶手段が接続されていても、当該第
２記憶手段の特性上第２記憶手段により電流が流れるこ
とがなく、第１記憶手段からの情報の読み出しを含む第
１記憶手段に対するプログラムを有効に行うことができ
る。
ログラムされていない状態で第１記憶手段をプログラム
する際には、第２記憶手段が接続されていても、当該第
２記憶手段の特性上第２記憶手段により電流が流れるこ
とがなく、第１記憶手段からの情報の読み出しを含む第
１記憶手段に対するプログラムを有効に行うことができ
る。
従って、第１記憶手段と第２記憶手段の双方を有効に
プログラムすることができる。
プログラムすることができる。
請求項２に記載の発明によれば、請求項１に記載の発
明の効果に加えて、第１記憶手段は、マスクROM（56）
又はPROM（54）の一方であり、第２記憶手段は、マスク
ROM（56）又はPROM（54）の他方であるように構成され
るので、マスクROM（56）又はPROM（54）のいずれもが
プログラムされていない状態で第２記憶手段をプログラ
ムする際にも当該プログラムを有効に行うことができ、
マスクROM（56）又はPROM（54）の双方に有効にプログ
ラムすることができる。
明の効果に加えて、第１記憶手段は、マスクROM（56）
又はPROM（54）の一方であり、第２記憶手段は、マスク
ROM（56）又はPROM（54）の他方であるように構成され
るので、マスクROM（56）又はPROM（54）のいずれもが
プログラムされていない状態で第２記憶手段をプログラ
ムする際にも当該プログラムを有効に行うことができ、
マスクROM（56）又はPROM（54）の双方に有効にプログ
ラムすることができる。
請求項３に記載の発明によれば、第１メモリ部（10）
と、第２メモリ部（12）と、アドレス記憶部（20）と、
アドレス記憶部（20）から出力される記憶情報と外部か
らのアドレスとを比較し、当該記憶情報とアドレスが一
致しないときには第１メモリ部（10）を選択し、当該記
憶情報とアドレスが一致するときには第２メモリ部（1
2）を選択する制御回路（14）を備えた半導体記憶装置
において、上記アドレス記憶部（20）内の第１記憶手段
及び第２記憶手段のいずれもがプログラムされていない
状態で第２記憶手段をプログラムする際に、切換手段
（58）により第１端子と第２端子との間が非導通とされ
るので、第１記憶手段に電流が流れることがなく、第２
記憶手段からの情報の読み出しを含む当該第２記憶手段
に対するプログラムを有効に行うことができる。
と、第２メモリ部（12）と、アドレス記憶部（20）と、
アドレス記憶部（20）から出力される記憶情報と外部か
らのアドレスとを比較し、当該記憶情報とアドレスが一
致しないときには第１メモリ部（10）を選択し、当該記
憶情報とアドレスが一致するときには第２メモリ部（1
2）を選択する制御回路（14）を備えた半導体記憶装置
において、上記アドレス記憶部（20）内の第１記憶手段
及び第２記憶手段のいずれもがプログラムされていない
状態で第２記憶手段をプログラムする際に、切換手段
（58）により第１端子と第２端子との間が非導通とされ
るので、第１記憶手段に電流が流れることがなく、第２
記憶手段からの情報の読み出しを含む当該第２記憶手段
に対するプログラムを有効に行うことができる。
一方、第１記憶手段及び第２記憶手段のいずれもがプ
ログラムされていない状態で第１記憶手段をプログラム
する際には、第２記憶手段が接続されていても、当該第
２記憶手段の特性上第２記憶手段にり電流が流れること
がなく、第１記憶手段からの情報の読み出しを含む第１
記憶手段に対するプログラムを有効に行うことができ
る。
ログラムされていない状態で第１記憶手段をプログラム
する際には、第２記憶手段が接続されていても、当該第
２記憶手段の特性上第２記憶手段にり電流が流れること
がなく、第１記憶手段からの情報の読み出しを含む第１
記憶手段に対するプログラムを有効に行うことができ
る。
従って、アドレス記憶部（20）内の第１記憶手段と第
２記憶手段の双方を有効にプログラムすることができる
ことにより、当該アドレス記憶部（20）を含む半導体記
憶装置を有効に機能させることができる。
２記憶手段の双方を有効にプログラムすることができる
ことにより、当該アドレス記憶部（20）を含む半導体記
憶装置を有効に機能させることができる。
第１、２図は、それぞれ、本発明の第１実施例によるア
ドレス記憶部のブロック回路図、詳細な回路図、 第３、４、５図は、それぞれ、本発明の第２実施例、第
３実施例、第４実施例によるアドレス記憶部の回路図、 第６図は、半導体記憶装置の全体構成図、 第７図は、マスクROM（MROM）とプログラムとの関係を
示す図、 第８図は、PROMとプログラムとの関係を示す図、 第９図（Ａ）、（Ｂ）は、それぞれ、PROMを用いたアド
レス記憶部のブロック回路図、詳細な回路図、 第10図（Ａ）、（Ｂ）は、それぞれ、PROM及びマスクRO
M（MROM）が並列接続されたアドレス記憶部のブロック
回路図、詳細な回路図、 第11図（Ａ）、（Ｂ）は、それぞれ、PROM及びマスクRO
M（MROM）が直列接続されたアドレス記憶部のブロック
回路図、詳細な回路図である。 50……書込部 52……読出部 54……PROM 56……マスクROM（MROM） 58……切換部 60……マスクROM（MROM） 62……読出部
ドレス記憶部のブロック回路図、詳細な回路図、 第３、４、５図は、それぞれ、本発明の第２実施例、第
３実施例、第４実施例によるアドレス記憶部の回路図、 第６図は、半導体記憶装置の全体構成図、 第７図は、マスクROM（MROM）とプログラムとの関係を
示す図、 第８図は、PROMとプログラムとの関係を示す図、 第９図（Ａ）、（Ｂ）は、それぞれ、PROMを用いたアド
レス記憶部のブロック回路図、詳細な回路図、 第10図（Ａ）、（Ｂ）は、それぞれ、PROM及びマスクRO
M（MROM）が並列接続されたアドレス記憶部のブロック
回路図、詳細な回路図、 第11図（Ａ）、（Ｂ）は、それぞれ、PROM及びマスクRO
M（MROM）が直列接続されたアドレス記憶部のブロック
回路図、詳細な回路図である。 50……書込部 52……読出部 54……PROM 56……マスクROM（MROM） 58……切換部 60……マスクROM（MROM） 62……読出部
Claims (3)
- 【請求項１】第１端子に接続され、プログラムしない状
態では前記第１端子に対して電流を流す第１記憶手段
（54又は56）と、 第２端子に接続され、プログラムしない状態では前記第
２端子に対して電流を流さない第２記憶手段（56又は5
4）と、 前記第１端子と前記第２端子との間に接続され、前記第
２記憶手段に対してプログラムを実行しているときには
前記第１端子と前記第２端子との間を非導通とする切換
手段（58）と、 前記第２端子に接続され、前記第１記憶手段又は前記第
２記憶手段のいずれか一方の情報を読み出す読出部（5
2）と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項２】請求項１に記載の半導体記憶装置におい
て、 前記第１記憶手段は、マスクROM（56）又はPROM（54）
の一方であり、前記第２記憶手段は、マスクROM（56）
又はPROM（54）の他方であることを特徴とする半導体記
憶装置。 - 【請求項３】第１メモリ部（10）と、第２メモリ部（1
2）と、アドレス記憶部（20）と、前記アドレス記憶部
（20）から出力される記憶情報と外部からのアドレスと
を比較し、前記記憶情報と前記アドレスが一致しないと
きには前記第１メモリ部（10）を選択し、前記記憶情報
と前記アドレスが一致するときには前記第２メモリ部
（12）を選択する制御回路（14）を備えた半導体記憶装
置において、 前記アドレス記憶部（20）は、 第１端子に接続され、プログラムしない状態では前記第
１端子に対して電流を流す第１記憶手段（54又は56）
と、 第２端子に接続され、プログラムしない状態では前記第
２端子に対して電流を流さない第２記憶手段（56又は5
4）と、 前記第１端子と前記第２端子との間に接続され、前記第
２記憶手段に対してプログラムを実行しているときには
前記第１端子と前記第２端子との間を非導通とする切換
手段（58）と、 前記第２端子に接続され、前記第１記憶手段又は前記第
２記憶手段のいずれか一方の情報を読み出す読出部（5
2）と、 を備えることを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240956A JP2547451B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体記憶装置 |
| US07/584,312 US5247476A (en) | 1989-09-18 | 1990-09-18 | Semiconductor memory device having a mask rom and a prom |
| EP19900310182 EP0419202A3 (en) | 1989-09-18 | 1990-09-18 | A semiconductor memory device |
| KR1019900014702A KR930002311B1 (ko) | 1989-09-18 | 1990-09-18 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240956A JP2547451B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03104098A JPH03104098A (ja) | 1991-05-01 |
| JP2547451B2 true JP2547451B2 (ja) | 1996-10-23 |
Family
ID=17067155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240956A Expired - Fee Related JP2547451B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5247476A (ja) |
| EP (1) | EP0419202A3 (ja) |
| JP (1) | JP2547451B2 (ja) |
| KR (1) | KR930002311B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278299A (ja) * | 1991-03-07 | 1992-10-02 | Sharp Corp | 半導体記憶装置 |
| FR2697673B1 (fr) * | 1992-10-29 | 1994-12-16 | Gemplus Card Int | Circuit à fusible, pour circuit intégré. |
| DE10055096A1 (de) * | 2000-11-07 | 2002-05-16 | Infineon Technologies Ag | Speicherverwaltungslogik zur erweiterten Nutzung von Festwertspeichern |
| KR100512864B1 (ko) * | 2003-02-11 | 2005-09-06 | 현대모비스 주식회사 | 자동차의 에어백 시스템 제어방법 및 그 장치 |
| WO2008077240A1 (en) | 2006-12-22 | 2008-07-03 | Sidense Corp. | Mask programmable anti-fuse architecture |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170967A (ja) * | 1984-02-16 | 1985-09-04 | Nec Corp | 半導体集積回路 |
| US4744060A (en) * | 1984-10-19 | 1988-05-10 | Fujitsu Limited | Bipolar-transistor type random access memory having redundancy configuration |
| JPS62121979A (ja) * | 1985-11-22 | 1987-06-03 | Mitsubishi Electric Corp | 集積回路メモリ |
| JPS62279598A (ja) * | 1986-05-28 | 1987-12-04 | Fujitsu Ltd | 読出し専用メモリ |
| JPS63213200A (ja) * | 1987-02-28 | 1988-09-06 | Fujitsu Ltd | マスクｒｏｍの変更方式 |
| JPH01243295A (ja) * | 1988-03-25 | 1989-09-27 | Nec Corp | マスクｒｏｍ装置 |
| JPH0817039B2 (ja) * | 1988-08-19 | 1996-02-21 | 株式会社東芝 | 半導体メモリセル |
-
1989
- 1989-09-18 JP JP1240956A patent/JP2547451B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-18 US US07/584,312 patent/US5247476A/en not_active Expired - Lifetime
- 1990-09-18 KR KR1019900014702A patent/KR930002311B1/ko not_active IP Right Cessation
- 1990-09-18 EP EP19900310182 patent/EP0419202A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| KR930002311B1 (ko) | 1993-03-29 |
| US5247476A (en) | 1993-09-21 |
| EP0419202A3 (en) | 1992-04-01 |
| KR910006843A (ko) | 1991-04-30 |
| JPH03104098A (ja) | 1991-05-01 |
| EP0419202A2 (en) | 1991-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |