JPS60170967A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60170967A JPS60170967A JP59027473A JP2747384A JPS60170967A JP S60170967 A JPS60170967 A JP S60170967A JP 59027473 A JP59027473 A JP 59027473A JP 2747384 A JP2747384 A JP 2747384A JP S60170967 A JPS60170967 A JP S60170967A
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- JP
- Japan
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- rom
- type
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、読出し専用メモリを有する半導体集積回路に
関する。
関する。
（従来技術）
従来、マスク読出し専用メモリ（以下ＲＯＭという。）
の回路構成は一般にＮＡＮＤ型とＮＯＲ型がある。第１
図は従来のＮＡＮＤ型ＲＯＭの一例の回路図である。ト
ランジスタはＮチャネルＭＯ８型トランジスタを用いて
いる。（以下の図面においてもトランジスタはＮチャネ
ルＭ０８型トランジスタを用いているものとする。）
第１図の場合、ＲＯＭの番地を指定する信号線（以下、
アドレス線という。）八２．Ａ１．ＡＯに、仮に１．１
．Ｏ（Ｏは低レベル信号、ｌは高レベル信号とする。）
を入力してやる。００Å力されたアドレス線の奇地がＲ
ＯＭ上で選ばれた番地とする。
の回路構成は一般にＮＡＮＤ型とＮＯＲ型がある。第１
図は従来のＮＡＮＤ型ＲＯＭの一例の回路図である。ト
ランジスタはＮチャネルＭＯ８型トランジスタを用いて
いる。（以下の図面においてもトランジスタはＮチャネ
ルＭ０８型トランジスタを用いているものとする。）
第１図の場合、ＲＯＭの番地を指定する信号線（以下、
アドレス線という。）八２．Ａ１．ＡＯに、仮に１．１
．Ｏ（Ｏは低レベル信号、ｌは高レベル信号とする。）
を入力してやる。００Å力されたアドレス線の奇地がＲ
ＯＭ上で選ばれた番地とする。
この場合ＡＱは１番堺、Ａ１は２１Ｉ地、Ａ２は３番地
に対応するものとする。するとトランジスタＴｒ２．Ｔ
ｒ５．Ｔｒ８．Ｔｒ３．Ｔｒ５．Ｔｒ９がオン状態にな
る。しかし、Ｔｒｉ、Ｔｒ４．Ｔｒ７はオフ状態なので
、電源ＶＣ）［）ｌｊ、下、ＶＤＬ）という。）につな
がっているｐ２．ｐｌ、ｐｏ点は１．１．１となる。Ｐ
２．Ｐｌ、ＰＯ点はそれぞれインバータ一段を通してＲ
Ｏ〜ｌの指定されｊＣ贅地（この場合ｔｇ地）のデータ
を出力する１３号線（以下、データ線という。）ｌ）２
．ＤＩ、Ｌ）０に接続しているので、Ｄ２．Ｌ）１．１
）０は０，０゜０となり１番地のデータは０，０．０で
あるということになる。
に対応するものとする。するとトランジスタＴｒ２．Ｔ
ｒ５．Ｔｒ８．Ｔｒ３．Ｔｒ５．Ｔｒ９がオン状態にな
る。しかし、Ｔｒｉ、Ｔｒ４．Ｔｒ７はオフ状態なので
、電源ＶＣ）［）ｌｊ、下、ＶＤＬ）という。）につな
がっているｐ２．ｐｌ、ｐｏ点は１．１．１となる。Ｐ
２．Ｐｌ、ＰＯ点はそれぞれインバータ一段を通してＲ
Ｏ〜ｌの指定されｊＣ贅地（この場合ｔｇ地）のデータ
を出力する１３号線（以下、データ線という。）ｌ）２
．ＤＩ、Ｌ）０に接続しているので、Ｄ２．Ｌ）１．１
）０は０，０゜０となり１番地のデータは０，０．０で
あるということになる。
Ａ２．ＡＩ、ＡＯを１．０．１、つまシ２２番地選択し
ても、第１図の場合同様にデータは０゜０．０、Ａ２．
ＡＩ、ＡＯを１． Ｏ，Ｏｌつまシ３３番地選択しても
やはシ、第１図ではデータはｏ、ｏ、ｏである。
ても、第１図の場合同様にデータは０゜０．０、Ａ２．
ＡＩ、ＡＯを１． Ｏ，Ｏｌつまシ３３番地選択しても
やはシ、第１図ではデータはｏ、ｏ、ｏである。
そこで、第２図のようにトランジスタをいくつか形成し
ないようにする。第２図の例では第１図のＴｒ ２．
Ｔｒ ３． Ｔｒ ４． Ｔ’ｒ ６． Ｔｒ ７．Ｔ
ｒ８に対応するトランジスタ（点線で丸くかこんだ部分
。）は形成されていない。今、第２図の回路でアドレス
線Ａ２．Ａｌ、ＡＯで１番地を指定してやる。つまりＡ
２．Ａｌ、ＡＯを１．１．０にすると、トランジスタＴ
ｒｉがオフ状態になり２０点は１になシｐ１．ｐ２はト
ランジスタＴｒ５゜Ｔｒ９がオン状態なので０，０にな
る。データ線１）２．ＤＩ、ＤＱには、１，１．０が出
力される。
ないようにする。第２図の例では第１図のＴｒ ２．
Ｔｒ ３． Ｔｒ ４． Ｔ’ｒ ６． Ｔｒ ７．Ｔ
ｒ８に対応するトランジスタ（点線で丸くかこんだ部分
。）は形成されていない。今、第２図の回路でアドレス
線Ａ２．Ａｌ、ＡＯで１番地を指定してやる。つまりＡ
２．Ａｌ、ＡＯを１．１．０にすると、トランジスタＴ
ｒｉがオフ状態になり２０点は１になシｐ１．ｐ２はト
ランジスタＴｒ５゜Ｔｒ９がオン状態なので０，０にな
る。データ線１）２．ＤＩ、ＤＱには、１，１．０が出
力される。
は０．１．１となる。このように、トランジスタの形成
の有無を指定することによりＲＯＭの番地に対応するデ
ータを自由に設定できる。
の有無を指定することによりＲＯＭの番地に対応するデ
ータを自由に設定できる。
ＮＡＮＤ型ＲＯ型上０Ｍ般に第２図の様にトランジスタ
の形成の有無をマスクで指定してデータ全ＲＯＭに書込
む。
の形成の有無をマスクで指定してデータ全ＲＯＭに書込
む。
第３図は従来のＮＯＲ型ＲＯＭの一例の回路例である。
この場合１を入力されたアドレス線の番地が選択される
。第３図のアドレス線Ａ２．ＡＩ。
。第３図のアドレス線Ａ２．ＡＩ。
ＡＯを０．０．１としたとき、つまシ１１番地選択する
とトランジスタＴｒｉ、Ｔｒ４．Ｔｒ７がオン状態にな
るので、Ｐ２．Ｐｉ、２０点は０゜０．０になり、デー
タ線Ｄ２．ＤＩ、ＤＱには１゜１．１が出力され、る。
とトランジスタＴｒｉ、Ｔｒ４．Ｔｒ７がオン状態にな
るので、Ｐ２．Ｐｉ、２０点は０゜０．０になり、デー
タ線Ｄ２．ＤＩ、ＤＱには１゜１．１が出力され、る。
すなわち、１番地のデータは１，１．１であるというこ
とになる。
とになる。
同様に２番地、３番地を選択してもそれぞれのデータは
同様に１．１．１となる。
同様に１．１．１となる。
そこで、第４図のようにいくつかのトランジスタの出力
をデータ線に接続しないようにする。（点線で丸くかこ
った部分。） 第４図の例では、トランジスタＴｒ３．Ｔｒ５゜Ｔｒ７
の出力がデータ線に接続されてぃない。仮に、１番地を
指定する（Ａ２．ＡＩ、ＡＯが０゜０．１）と、トラン
ジスタＴｒｉ、Ｔｒ４がオン状態になるので、ＤＱ、Ｄ
ｉは１．ｌとなる、Ｔｒ７もオン状態になるが、データ
線に接続されていないのでＤ２は０となる。つまシ１１
番地データは０．１．１である。同様に２番地を選択し
てやると、２番地のデータは０，１，０，３番地を選択
するとデータは１．０．１となる。
をデータ線に接続しないようにする。（点線で丸くかこ
った部分。） 第４図の例では、トランジスタＴｒ３．Ｔｒ５゜Ｔｒ７
の出力がデータ線に接続されてぃない。仮に、１番地を
指定する（Ａ２．ＡＩ、ＡＯが０゜０．１）と、トラン
ジスタＴｒｉ、Ｔｒ４がオン状態になるので、ＤＱ、Ｄ
ｉは１．ｌとなる、Ｔｒ７もオン状態になるが、データ
線に接続されていないのでＤ２は０となる。つまシ１１
番地データは０．１．１である。同様に２番地を選択し
てやると、２番地のデータは０，１，０，３番地を選択
するとデータは１．０．１となる。
このようにトランジスタの出力とデータ線の接続の有無
を指定することによシ、番地に対応するデータを自由に
設定できる。
を指定することによシ、番地に対応するデータを自由に
設定できる。
ＮＯＲ型ＲＯＭは、一般に第４図のように、トランジス
タの出力とデータ線の接続の有無をマスクで指定するこ
とでＲＯＭにデータを書込む。
タの出力とデータ線の接続の有無をマスクで指定するこ
とでＲＯＭにデータを書込む。
第５図はＮＡＮＤ型ＲＯ型上０Ｍのトランジスタ部分の
レイアウト図、第６図はＮＯＲ型ＲＯＭの一例のトラン
ジスタ部分のレイアウト図で、それ、それ第２図及び第
４図の回路図に対応している。
レイアウト図、第６図はＮＯＲ型ＲＯＭの一例のトラン
ジスタ部分のレイアウト図で、それ、それ第２図及び第
４図の回路図に対応している。
なお第６図でＥは電源線または接地線である。第５図、
第６図を見てわかる通シ、ＮＯＲ型ＲＯＭは接続点が多
く、電源線または、接地線の配線が多いので、ＮＡＮＤ
型ＲＯ型上０Ｍ記憶容量のとき、かな、９ＮＡＮＤ型Ｒ
ＯＭに比べて面積が大きくなる。こねに対してＮＡＮＤ
型ＲＯ型上０Ｍ線点が少なく、″！九電電源または接地
）線の配線も少ないのでＲＯＭの面積は小さくてすむ。
第６図を見てわかる通シ、ＮＯＲ型ＲＯＭは接続点が多
く、電源線または、接地線の配線が多いので、ＮＡＮＤ
型ＲＯ型上０Ｍ記憶容量のとき、かな、９ＮＡＮＤ型Ｒ
ＯＭに比べて面積が大きくなる。こねに対してＮＡＮＤ
型ＲＯ型上０Ｍ線点が少なく、″！九電電源または接地
）線の配線も少ないのでＲＯＭの面積は小さくてすむ。
ＲＯＭの面積を小さくするという点では、ＮＯＲ型ＲＯ
ＭよｐＮＡＮＤ型ＲＯＭの方が有利である。
ＭよｐＮＡＮＤ型ＲＯＭの方が有利である。
しかし、ここで拡散の工程を考えてみる。
ＮＡＮＤ型ＲＯ型上０Ｍて、データをＲＯＭに書ｌ込む
とき、データに対応したピットのトランジスタを形成し
ないわけであるが、その工程は拡散の工程の中では比較
的初期の工程であることが多い。その理由を簡単な例を
示して次に説明する。
とき、データに対応したピットのトランジスタを形成し
ないわけであるが、その工程は拡散の工程の中では比較
的初期の工程であることが多い。その理由を簡単な例を
示して次に説明する。
第７図（ａ）、 （ｂ） 〜第１０図（ａ）、 （ｂ）
は基本的なトランジスタモデルとそねに対するデータの
書込みを説明するための模式的平面図とそのｃ−ｃ’断
面図である。
は基本的なトランジスタモデルとそねに対するデータの
書込みを説明するための模式的平面図とそのｃ−ｃ’断
面図である。
次に酸化膜３の成長、エツチング、次にゲート（Ａ−１
！！または多結晶Ｓｔなど）の配線となる。トランジス
タを形成しない例の一つとして第８図（ａ）。
！！または多結晶Ｓｔなど）の配線となる。トランジス
タを形成しない例の一つとして第８図（ａ）。
（ｂ）に示すＴｒＡのように、ゲートの下にはじめから
拡散層２を拡散しておくという方法がある。第８図（ａ
）、 （ｂ）のＴｒＡは拡散層の配線とゲートの配線が
父差しているだけでトランジスタは形成されない。この
場合は、ＲＯＭにデータを■込む工程というのは最初の
拡散層の拡散の工程になる。捷だ他の例として第９図（
ａ）、 （ｂ）に示すＴ ｒ Ａのように工／ハンスメ
ント型トランジスタを、デプレッション型トランジスタ
に変える方法である。拡散層の工程が終った後（もしく
は前に）ゲートの下の部分になる所に不純物を注入して
不純物注入領域２′を形成しておくと、トランジスタの
ソース側とドレイン側は、ゲートの電位が不純物をしシ
ぞける値にならない限り、短絡の状態となり、トランジ
スタはオンの状態となる。この場合もＲＯＭにデータを
書込むという工程は拡散工程の中で比較的初期の工程と
なる。
拡散層２を拡散しておくという方法がある。第８図（ａ
）、 （ｂ）のＴｒＡは拡散層の配線とゲートの配線が
父差しているだけでトランジスタは形成されない。この
場合は、ＲＯＭにデータを■込む工程というのは最初の
拡散層の拡散の工程になる。捷だ他の例として第９図（
ａ）、 （ｂ）に示すＴ ｒ Ａのように工／ハンスメ
ント型トランジスタを、デプレッション型トランジスタ
に変える方法である。拡散層の工程が終った後（もしく
は前に）ゲートの下の部分になる所に不純物を注入して
不純物注入領域２′を形成しておくと、トランジスタの
ソース側とドレイン側は、ゲートの電位が不純物をしシ
ぞける値にならない限り、短絡の状態となり、トランジ
スタはオンの状態となる。この場合もＲＯＭにデータを
書込むという工程は拡散工程の中で比較的初期の工程と
なる。
このようにＮＡＮＤ型ＲＯＭでは、ＲＯＭにデータを書
込む工程が一般に拡散工程中比較的初期の方にあるので
、ＲＯＭ内蔵のシングルチップマイコン等のシステムで
、ＲＯＭのみを変え試作品を作るというときに、ウェー
ハの作シだめが初めの方の工程のものしかできない。こ
のため、ユーザーからＲＯＭのデータを受け取り試作品
が完成するまでの期間が長くなってしまうという欠点が
生じる。
込む工程が一般に拡散工程中比較的初期の方にあるので
、ＲＯＭ内蔵のシングルチップマイコン等のシステムで
、ＲＯＭのみを変え試作品を作るというときに、ウェー
ハの作シだめが初めの方の工程のものしかできない。こ
のため、ユーザーからＲＯＭのデータを受け取り試作品
が完成するまでの期間が長くなってしまうという欠点が
生じる。
こ引に対して、ＮＯＲ型ＲＯＭの場合には、Ｒ４）Ｍの
データ書込み工程は、拡散工程中比較的後期の工程にな
ることが多い。その理由は、ＲＯＭのデータ書込み工程
が、トランジスタの出力をデータ線につなぐかつながな
いかという工程なので、はとんど接続点（コンタクト）
工程、ゲート配線工程だからである。このために、同一
システムでＲＯＭのみを変えて試作品を作る場合には、
ウェーハの作シだめが比較的後期工程まで行ったものが
できるため、ユーザーからＲＯＭのデータを受けて試作
品が完成するまでの期間が短くてすむ。
データ書込み工程は、拡散工程中比較的後期の工程にな
ることが多い。その理由は、ＲＯＭのデータ書込み工程
が、トランジスタの出力をデータ線につなぐかつながな
いかという工程なので、はとんど接続点（コンタクト）
工程、ゲート配線工程だからである。このために、同一
システムでＲＯＭのみを変えて試作品を作る場合には、
ウェーハの作シだめが比較的後期工程まで行ったものが
できるため、ユーザーからＲＯＭのデータを受けて試作
品が完成するまでの期間が短くてすむ。
すなわち、ユーザーからＲＯＭのデータを受けてから試
作品の完成させるまでの期間を短くするという点ではＮ
ＯＲ型ＲＯＭが有利となる。
作品の完成させるまでの期間を短くするという点ではＮ
ＯＲ型ＲＯＭが有利となる。
また、第１０図（ａＪ、 （ｂ）に示すように、ＮＡＮ
Ｄ型ＲＯＭの変形で、トランジスタとトランジスタの間
にコンタクト５を作っておき、最後にゲート配線６でＲ
ＯＭに書込むデータで指定したトランジスタ（図ではＴ
ｒＢ）のソースとドレインを短絡してしまいトランジス
タを回路上で消してしまうという方法も考えられる。し
かしこの方法では、コンタクトを多用するので、かなシ
配線間隔が必要となり、ＲＯＭの面積は同一の記憶容量
をもったＮＯＲ型ＲＯＭと大差はなくなってしまう。
Ｄ型ＲＯＭの変形で、トランジスタとトランジスタの間
にコンタクト５を作っておき、最後にゲート配線６でＲ
ＯＭに書込むデータで指定したトランジスタ（図ではＴ
ｒＢ）のソースとドレインを短絡してしまいトランジス
タを回路上で消してしまうという方法も考えられる。し
かしこの方法では、コンタクトを多用するので、かなシ
配線間隔が必要となり、ＲＯＭの面積は同一の記憶容量
をもったＮＯＲ型ＲＯＭと大差はなくなってしまう。
現在、半導体集積回路の集積度は、増々上シ、さらに複
雑化し、拡散工程は増大している。このためユーザから
ＲＯＭのデータを受けてから試作品を完成させるための
期間を短くするため、ＮＯＲし、ＲＯＭの記憶容量は増
大の傾向にあシ、従って、ＮＯＲ型ＲＯＭの使用による
半導体集積回路上でのＲＯＭの面積が増々大きくなると
いう欠点を生じてきた。
雑化し、拡散工程は増大している。このためユーザから
ＲＯＭのデータを受けてから試作品を完成させるための
期間を短くするため、ＮＯＲし、ＲＯＭの記憶容量は増
大の傾向にあシ、従って、ＮＯＲ型ＲＯＭの使用による
半導体集積回路上でのＲＯＭの面積が増々大きくなると
いう欠点を生じてきた。
（発明の目的）
本発明の目的は、上記欠点を除去し、ＲＯＭの面積をあ
まシ増大させず、ユーザーからＲＯＭの供することにあ
る。
まシ増大させず、ユーザーからＲＯＭの供することにあ
る。
（発明の構成）
本発明の半導体集積回路は、同一半導体基板上に半導体
集積回路の拡散工程の比較的初期の工程で形成される読
出し専用メモリと、前記拡散工程の比較的後期の工程で
形成される読出し専用メモリとを含、むことから構成さ
れる。
集積回路の拡散工程の比較的初期の工程で形成される読
出し専用メモリと、前記拡散工程の比較的後期の工程で
形成される読出し専用メモリとを含、むことから構成さ
れる。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
プログラムマツプである。θ番地から（Ｘ−１）番地は
、ユーザのプログラムを格納するユーザエリア１２であ
る。Ｘ番地から２番地には、ユーザープログラムに依存
しないシステム固定の使用頻度の高いプログラムを格納
するシステムエリア１１である。そして、本実施例では
、ユーザエリア１２はＮＯＲ型ＲＯＭで形成さね、シス
テムエリア１１はＮＡＮＤ型ＲＯ型外０Ｍさねている。
、ユーザのプログラムを格納するユーザエリア１２であ
る。Ｘ番地から２番地には、ユーザープログラムに依存
しないシステム固定の使用頻度の高いプログラムを格納
するシステムエリア１１である。そして、本実施例では
、ユーザエリア１２はＮＯＲ型ＲＯＭで形成さね、シス
テムエリア１１はＮＡＮＤ型ＲＯ型外０Ｍさねている。
システムエリア１１には、システムのユーザーがＲＯＭ
のデータつまシ、システムのプログラムを組む場合、共
通して使用し、また、その使用頻度も高いというプログ
ラムや、システムをテストするためのシステムテストプ
ログラムや、オペレーティングシステムまた、ハードウ
ェアでは、処理できない命令はコール命令等に置き代え
システムエリア１１のプログラムでエミュレートできる
ようにするなどのプログラムを格納しておく。このよう
にしておくと、ユーザがシステムのプログラムを組むと
き、システムエリア１１のプログラムを使用することに
よシ、プログラムが短くなシＮＯＲ型ＲＯＭの領域を広
くしなくてもすみ、また、システムエリア１１はＮＡＮ
Ｄ型ＲＯ型外０Ｍ、ＲＯＭ全体の面積はあまシ大きくな
らずにすむ。さらに、システムエリア１１は、同一シリ
ーズのシステムには作り込んでおくので、かなり後期の
工程までウェーハを作りだめしておける。
のデータつまシ、システムのプログラムを組む場合、共
通して使用し、また、その使用頻度も高いというプログ
ラムや、システムをテストするためのシステムテストプ
ログラムや、オペレーティングシステムまた、ハードウ
ェアでは、処理できない命令はコール命令等に置き代え
システムエリア１１のプログラムでエミュレートできる
ようにするなどのプログラムを格納しておく。このよう
にしておくと、ユーザがシステムのプログラムを組むと
き、システムエリア１１のプログラムを使用することに
よシ、プログラムが短くなシＮＯＲ型ＲＯＭの領域を広
くしなくてもすみ、また、システムエリア１１はＮＡＮ
Ｄ型ＲＯ型外０Ｍ、ＲＯＭ全体の面積はあまシ大きくな
らずにすむ。さらに、システムエリア１１は、同一シリ
ーズのシステムには作り込んでおくので、かなり後期の
工程までウェーハを作りだめしておける。
一方ユーザのプログラムは、ユーザエリア１２に書込む
ので、ＲＯＭのデータをユーザから受けてから試作品が
完成するまでの期間は短くできることになる。
ので、ＲＯＭのデータをユーザから受けてから試作品が
完成するまでの期間は短くできることになる。
（発明の効果）
以上、詳細脱明したとおシ、本発明によりば、高密度の
ＲＯＭで構成さね、拡散工程の比較的初期の工程で形成
されるシステムエリアに汎用性のあるプログラムを格納
し、ユーザのプｈグラムは、拡散工程の比較的後期の工
程で形成されるユーザエリアとしてのＲＯＭに格納する
ため、従来のも入手してから試作品が完成するまでの工
期が短いところの読出し専用メモリを有する半導体集積
回路が得られる。
ＲＯＭで構成さね、拡散工程の比較的初期の工程で形成
されるシステムエリアに汎用性のあるプログラムを格納
し、ユーザのプｈグラムは、拡散工程の比較的後期の工
程で形成されるユーザエリアとしてのＲＯＭに格納する
ため、従来のも入手してから試作品が完成するまでの工
期が短いところの読出し専用メモリを有する半導体集積
回路が得られる。
面
第１図及び第２図はそれぞｉ、ＮＡＮＤ型ＲＯ型外０Ｍ
例の回路図、第３図及び第４図はそわそわＮＯＲ型ＲＯ
Ｍの従来例の回路図、第５図はＮＡＮＤ型ＲＯ型外０Ｍ
のレイアウト図、第６図はＮＯＲ型ＲＯＭの一例のレイ
アウト図、第７図（ａ）、 （ｂ）〜第１０図（ａ）、
（ｂ）は基本的なトランジスタモデルとそｈに対する
データの書込みを説明するための模式的平面図とそのｃ
−ｃ’断面図、第１１図は、本発明の一実施例のＲＯＭ
部分のプログラムマツ膜、４・・・・・・ゲート電極、
５・・・・・・コンタクト、６・・・・・・ゲート配線
、１１・・・・・・システムエリア、Ａｏ〜Ａ２・・・
・・・アドレス線、ＤＯ〜Ｄ２・・・・・・データ線、
ＰＯ〜Ｐ２・・・・・・点、Ｔｒｉ〜Ｔｒ９・・・・・
・Ｎチャネ口咋伽＝ｉキ３ キク回
例の回路図、第３図及び第４図はそわそわＮＯＲ型ＲＯ
Ｍの従来例の回路図、第５図はＮＡＮＤ型ＲＯ型外０Ｍ
のレイアウト図、第６図はＮＯＲ型ＲＯＭの一例のレイ
アウト図、第７図（ａ）、 （ｂ）〜第１０図（ａ）、
（ｂ）は基本的なトランジスタモデルとそｈに対する
データの書込みを説明するための模式的平面図とそのｃ
−ｃ’断面図、第１１図は、本発明の一実施例のＲＯＭ
部分のプログラムマツ膜、４・・・・・・ゲート電極、
５・・・・・・コンタクト、６・・・・・・ゲート配線
、１１・・・・・・システムエリア、Ａｏ〜Ａ２・・・
・・・アドレス線、ＤＯ〜Ｄ２・・・・・・データ線、
ＰＯ〜Ｐ２・・・・・・点、Ｔｒｉ〜Ｔｒ９・・・・・
・Ｎチャネ口咋伽＝ｉキ３ キク回
Claims (1)
- 同一半導体基板上に半導体集積回路の拡散工程の比較的
初期の工程で形成される読出し専用メモリと、前記拡散
工程の比較的後期の工程で形成される読出し専用メモリ
とを含むことを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027473A JPS60170967A (ja) | 1984-02-16 | 1984-02-16 | 半導体集積回路 |
| US06/702,288 US4744054A (en) | 1984-02-16 | 1985-02-15 | Semiconductor device with a memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027473A JPS60170967A (ja) | 1984-02-16 | 1984-02-16 | 半導体集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205301A Division JPH01164058A (ja) | 1988-08-17 | 1988-08-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60170967A true JPS60170967A (ja) | 1985-09-04 |
Family
ID=12222080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027473A Pending JPS60170967A (ja) | 1984-02-16 | 1984-02-16 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4744054A (ja) |
| JP (1) | JPS60170967A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120069A (ja) * | 1985-11-20 | 1987-06-01 | Sanyo Electric Co Ltd | Ｒｏｍ半導体装置の製造方法 |
| JPS62177962A (ja) * | 1986-01-30 | 1987-08-04 | Mitsubishi Electric Corp | 半導体メモリ装置の製造方法 |
Families Citing this family (5)
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- 1985-02-15 US US06/702,288 patent/US4744054A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4744054A (en) | 1988-05-10 |
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