KR960006877B1 - 반도체기억장치 - Google Patents

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KR960006877B1
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도시유끼 고가와
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미쓰비시 뎅끼 가부시끼가이샤
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Abstract

내용 없음

Description

반도체 기 억 장치
제1도는 이 발명의 한 실시예의 개략 블럭도.
제2도는 제l도에 표시한 메모리셀 주변부의 전기회로도.
제3도는 제1도에 표시한 연산블럭의 구체적인 전기회로도.
제4도는 제3도에 표시한 연산블럭에 포함되는 펑션블럭(Function Block)을 표시하는 도면.
제5도는 제4도에 표시한 펑션블럭으로 연산처리하기 위한 명령어의 예를 표시하는 도면.
제6도는 제1도에 표시한 입력버퍼와 커맨드 버퍼와 출력버퍼의 구체적인 블럭도.
제7도 및 제8도는 이 발명의 한 실시예에 의한 연산실행 사이클을 표시하는 도면이고, 특히 제7도는 열어드레스 스트로브신호()가 하강한 후에 기록인에이블신호()가 세트되는 경우를 표시하고,
제8도는 열어드레스 스트로브신호()가 하강하기전에 기록인에이블()이 세트되는 경우를 표시한다.
제9도는 제1도에 표시한 메모리셀 어레이로서 스태틱 RAM을 사용한 경우에 연산실행 사이클을 표시하는 도면.
제10도는 내부 클럭신호의 타이밍도.
제1l도는 종래의 반도체 기억장치의 개략 블럭도.
제12도는 제11도에 있어서의 연산블럭에 있어서의 연산처리의 개요를 설명하기 위한 도면.
제13도는 연산블럭에서 실행되는 연산내용을 표로 표시한 도면.
제14도는 종래의 반도체기억장치의 연산처리 사이클을 표시하는 타이밍도.
* 도면의 주요부분에 대한 부호와 설명
1∼4 : 메모리셀 어레이 5 : 로우디코더
6 : 컬럼 디코더 7 : I/O 게이트
8 : 연산블럭 9 : 어드레스버퍼
10 : 커맨드버퍼 11 : 출력버퍼
12 : 입력버퍼 13 : 타이밍 제네레이터
이 발명은 반도체기억장치에 관하고, 특히 1칩내에 실행블럭을 내장한 바와 같이 다이내믹 랜덤 액세스메모리에 있어서의 동작모드의 개량에 관한다.
예를 들면, 화상처리장치에 있어서는 다수의 다이내믹 RAM이 사용되고, CPU에 의하여 다이내믹 RAM의 화상데이터의 기록 및 판독이 제어된다.
그런데, 화상처리에 의하여 칩내에서 연산처리를 한편이 처리속도를 향상할 수 있는 일이 많기 때문에,한개의 칩내에 다이내믹 RAM과 연산실행 블럭을 내장시킨 집적회로가 실용화되고 있다.
제11도는 그와같은 집적회로의 개략 블럭도이다.
제1l도를 참조하여, 메모리셀 에레이(1∼4)는 데이터 입출력단자(DO1∼DO4)에 대응하여 512행 ×512열의 메모리 용량을 가지고 있다.
메모리셀 어레이(1∼4)에는 각각에 대응하여 로우 디코더(5)와 컬럼 디코더(6)와 I/O 게이트(7)가 설치되어 있다.
어드레스 입력단자(A0∼A8)에는 외부 어드레스 신호로서, 행어드레스(X)신호와 열어드레스(Y)신호와 아울러, 연산 커맨드(CMD)가 시간적으로 멀티플렉스 되어 입력되고, 외부 어드레스신호는 어드레스 버퍼(9)에 래치된다.
어드레스 버퍼(9)에 래치된 행어드레스 신호는 로우 디코더(5)에 주어져서 메모리셀 어레이(1∼4)의 512행 중의 1행을 선택하고, 열어드레스 신호는, 컬럼디코더(6)에 주어지고. 메모리셀 어레이의 512열 중의 1열을 선택한다.
선택된 어드레스의 판독 데이터(Mi)는 I/O게이트(7)를 사이에 두고 연산실행 블럭(8)에 주어진다.
상술한 어드레스 버퍼(9)에 래치된 연산커맨드(CMD)는 CMD버퍼(10)에 래치되고, 래치된 연산커맨드(CMD)는 연산블럭(8)에 주어진다.
입출력단자(DO1∼DO4)에는 입력데이타(Di)가 입력되고, 이 입력데이터(Di)는, 제어입력 단자에 입력된의 타이밍으로 입력버퍼(12)에 되고, 래치된 입력 데이터(Di)는 연산블럭(8)에 주어진다.
연산블럭(8)은 CMD 버퍼(10)에 래치되어 있는 연산커맨드(CMD)에 의하여, 판독데이터(Mi)와 입력버퍼(12)에 래치도어 있는 입력데이터(Di)로 연산하고, 연산실행된 결과의 데이터(Wi)가 재차 메모리셀 어레이(1∼4)에 기록된다.
또한, 데이터(Wi)는 출력버퍼(11)를 사이에 두고 데이터 입출력단자 (DO1∼DO4)에 출력할 수도 있다.
제12도는 제11도에 있어서의 연산실행 블럭에 의한 연산처리의 개요를 설명하기 위한 도면이고, 제13도는 연산실행 블럭에서 실행되는 연산내용을 표로 표시한 도면이고, 제14도는 종래의 반도체 기억장치의 연산처리 사이클을 표시하는 타이밍도이다.
다음에 제11도∼제14도를 참조하여, 종래의 반도체기업장치의 동작에 관하여 설명한다.
제14도에 표시하는 바와 같이, 전반의 연산커맨드 세트사이클에 있어서, 연산커맨드(CMD)가 어드레스버퍼(9)에 래치되고, 후반의 연산설행 사이클에 있어서, 래치된 연산커맨드(CMD)에 따라서 연산처리 되고,그 결과 데이터(Wi)가 메모리셀 어레이(1∼4)에 기록된다.
즉, 행어드레스 스트로브신호()가 "L"레벨로 되고, 열어드레스 스트로브신호()가 "L"레벨로되고, 출력 인에이블 신호()가 "H"레벨로 되고, 기록 인에이블 신호()가 "L"레벨로 되고, 어드레스 입력단자(A0∼A8)에 연산커맨드(CMD)가 주어지면, 연산커맨드(CMD)는 어드레스 버퍼(9)를 사이에 두고 CMD 버퍼(10)에 래치된다.
이때, 데이터 입출력 단자 (DO1∼DO4)에는 기록 마스크 데이터가 주어진다.
연산커맨드가 CMD 버퍼(10)에 래치된 후, 제14도에 표시하는 후반의 연산 사이클에 진행하고, 연산이 실행된다.
즉, 행어드레스 스트로브신호() 및 열어드레스 스트로브신호()에 의하여 메모리셀 어레이(1∼4)의 소정의 어드레스가 지정되어 판독 데이터(Mi)가 연산블럭(8)에 주어지는 것과 아울러, 기록 인에이블신호()가 "L"레벨로 되어 데이터 입출력 단자 (DO1∼DO4)이 입력된 입력데이터(Di)가 입력버퍼(12)에 래치되어 연산블럭(8)에 주어지고, 연산커맨드(CMD)에 따라서 연산이 실행된다.
연산커맨드(CMD)는 제13도에 표시하는 바와 같이,4비트(A0∼A3)로 이루어지고, 이 4비트가 "0"이든가 1이든가에 의하여, 판독데이터(Mi)와 입력데이터(Di)와의 AND,OR등의 연산이 실행된다.
상술한 바와 같이 종래의 반도체 메모리장치는, 전반의 연산커맨드 세트 사이클에 있어서 연산커맨드(CMD)가 CMD버퍼(10)에 래치되고, 후반의 연산실행 사이클에 있어 연산블럭(8)이 연산커맨드(CMD)에 따라서 입력데이터(Di)와 판독데이터(Mi)의 연산을 실행하도록 하고 있기 때문에, 1개의 사이클에서 연산커맨드(CMD)의 세트와 연산커맨드(CMD)의 실행을 할 수가 없고, 처리시간이 길게되고 만다는 결점이 있었다.
그러므로, 이 발명의 주목적은 1개의 사이클에서 연산커맨드의 세트와 실행을 할 수 있도록 한 반도체기억장치를 제공할 수가 있는 것에 있다.
이 발명은 반도체 기억장치이고, 복수의 반도체기억 소자와, 어드레스 신호가 입력되는 어드레스신호 입력단자와 기록데이터와 연산커맨드 데이터가 입력되는 것과 아울러, 반도체 기억소자로 부터 판독된 데이터가 출력되는 데이터 입출력 단자와, 제1 및 제2의 제어신호가 입력되는 제1 및 제2의 제어입력단자와, 연산커맨드 데이터를 일시 기억하는 일시 기억수단을 구비하고, 제1의 제어선호 입력단자에 입력된 제1의 제어신호의 레벨의 변화에 응하여 데이터 입출력단자에 입력된 연산커맨드 데이터를 일시기억 수단에 일시기억시켜, 제2의 제어신호 입력단자에 입력된 제2의 제어신호의 레벨의 변화에 응하여 일시 기억수단에 기억되어 있는 연산커맨드 데이터에 따라서 데이터 입출력단자에 입력된 데이터와 반도체 기억소자로 부터 판독되는 데이터를 연산하도록 구성한 것이다.
이 발명에 관한 반도체기억창치는, 제1의 제어신호의 레벨의 변화에 응하여 연산커맨드 데이터를 일시기억하고, 제2의 제어신호의 레벨의 변화에 응하여 데이터의 연산을 실행하는 것에 의하여,1개의 사이클에서 연산커맨드 데이터의 세트와 연산처리를 실행할 수가 있다.
(발명의 실시예)
제1도는 이 발명의 한 실시예의 개략 블럭도이다.
이 제1도에 표시한 반도체 기억장치는, 아래의 점을 제외하고 상술한 제11도와 마찬가지로 구성한다.
즉, 상술한 제11도에 표시한 종래의 반도체 기억장치에서는 어드레스신호 입력단자(A0∼A8)에 연산커맨드(CMD)를 입력하도륵 하였으나, 이 제1도에 표시한 실시예에서는 데이터 입출력단자 (DO1∼DO4)에 연산커맨드(CMD)가 주어지고 , 연산커맨드(CMD)는 입력버퍼(12)를 사이에 두고 (CMD)버퍼(10)에 래치된다.
제2도는 제1도에 표시한 메모리셀 어레이 주변부의 전기회로도이다.
제2도를 참조하여, 제1도에 표시한 어드레스 버퍼(9)로부터 출력되는 열어드레스 신호(Y0∼Y8와 CA7)가 주어지는 게이트 회로(61)와, 이 게이트 회로(61)의 출력과 CA0가 주어지는 게이트 회로(62)를 포함한다.
I/O 게이트회로(7)는, 게이트 회로(62)의 출력을 각각의 게이트에 받는 MOS트랜지스터(71,72)를 포함한다.
MOS트랜지스터(71)의 드레인은 I/O선에 접속되고, 소스는 메모리셀 이레이(1)의 센스엠프(1l)에 접속된다.
MOS트랜지스터(72)의 드레인은 I/O선에 접속되고, 소스는 센스앰프(11)에 접속된다.
센스앰프(11)에는 비트선(BL/)이 접속되고, 비트선(BL)과 행어드레스 신소(X0)와의 사이에는 메모리트랜지스터(12)가 접속되고, 비트선(BL)과 행어드레스 신호(X1)와의 사이에는 메모리 트랜지스터(15)가 접속된다.
메모리 트랜지스터(12와 15)의 각각의 소스 및 전원(VCP)과의 사이에는 콘덴서(13,14)가 접속된고, 각각 1트랜지스터,1커패시터의 다이내믹 RAM을 구성하고 있다.
비트선(BL,)의 사이에는 MOS트랜지스터(16)의 드레인과 소스가 접속되고, 게이트에는 클럭신호(θeo)가 주어진다.
다시금 비트선()에는, MOS트랜지스터(17)를 사이에 두고 비트선 전압(VBL)이 주어진다.
제3도는 제1도에 표시한 연산블럭의 구체적인 전기회로도이고, 제4도는 제3도에 표시한 연산블럭에 포함되는 펑션블럭을 표시하는 도면이고, 제5도는 제4도에 표시한 펑션블럭에서 연산되는 명령어의 예를 표시하는 도면이다.
제3도를 참조하여, 연산블럭(8)은 프리앰프(14)와 기록 드라이버(l5)와 연산처리 블럭(16)으로 구성된다.
프리앰프(14)는 I/O게이트(7)로 부터 판독된 데이터 I/O와와의 차를 증폭하는 것이고, 커렌드미러회로를 2단 겹친앰프(141)를 포함한다.
이 앰프(141)는 클럭신호(θPAE)가 입력되면, 데이터 I/O와와의 차를 증폭하여 래치한다.
클럭신호(θPAe)는 클럭드인버터(142)를 사이에 두고 연산처리블럭(16)에 주어진다.
연산처리 블럭(16)은 제4도에 표시하는 바와 같은 펑션블럭(161)을 포함하고, 커맨드 입력(F0, F1, F2, F3)에 명령 커맨드(CMD0, CMD1, CMD2, CMD3)가 인버터(162∼165)에서 반전되어 입력되고, 제5도에 표시 하는바와 같은 16종류의 명령의 실행이 가능하게 된다.
다시금, 펑선블럭(161)에는 판독데이터()가 입력단(Mi)에 입력되는 것과 아울러, 인버터(166)에서 반전되어 입력단()에 입력되고, 기록 데이터(WDi)가 입력단(Di)에 입력되는 것과 아울러, 인버터(167)에서 반전되어 입력단()에 입력된다.
펑션블럭(161)의 노드(A)를 프리차지하기 때문에, 클럭신호()가 펑션블럭(161)에 주어지고, 펑션블럭(161)으로 부터 NAND 게이트(169)에 흐르는 관통전류가 적게 되도록 되어있다.
펑션블럭(161)에서 실행된 실행데이터는 노드(A)로 부터 NAND 게이트(169)의 한쪽 입력단에 주어지고, NAND 게이트(169)의 출력은 NOR 게이트(173)의 한쪽 입력단에 주어지는 것과 아울러, 인버터(171)에서 반전되어 NOR 게이트(172)의 한쪽 입력단에 주어진다.
NOR 게이트(172,173)의 다른쪽 입력단에는 기록클럭신호()가 주어진다.
NOR 게이트(172,173)의 출력은 기록 드라이버(15)에 주어진다.
기록 드라이버(15)는 연산결과를 드라이브 하여 I/O게이트(7)에 출력한다.
제6도는 제1도에 표시한 입력버퍼와 커맨드 버퍼와 출력버퍼의 구체적인 블럭도이다.
제6도를 참조하여, 입력버퍼(12)는 NOR 게이트(121)와 클럭 드라이버(122)와 래치(123)과 인버터(124)를 포함한다.
NOR 게이트(121)의 한쪽 입력단에는 데이터 입출력단자(Doi(i=1∼4))에 입력된 입력데이터가 주어지고, 다른쪽 입력단에는 클럭신호()가 주어진다.
NOR 게이트(121)는 클럭신호()에 동기하여 입력 데이터를 클럭 드라이버(122)에 준다.
클럭 드라이버(122)는 클럭신호(φDIL)에 동기하여 입력 데이터를 래치(123)에 래치시킨다.
래치(123)의 출력은 인버터(124)에 의하여 반전되고, 제3도에 표시한 연산처리 블럭(16)에 기록 데이터로서 주어진다.
커맨드 버퍼(10)는 입력버퍼(12)와 마찬가지로 하여 NOR 게이트(101)와 클럭 드라이버(102)와 래치(103)와 인버터(104)를 포함하고, 데이터 입출력단자(DOi)에 입력된 연산커맨드(CMD)를 상술의 제3도에 표시한 연산블럭(16)에 준다.
출력버퍼(11)는 NAND 게이트(111)와 인버터(112,113)와 출력 드라이버(114)를 포함한다.
NAND 게이트(111)의 한쪽 입력단에는 제3도에 표시한 프리앰프(14)로 부터 출력된 판독데이터(RDi)가주어지고, 다른쪽 입력단에는 클럭신호(φOE)가 주어진다.
NAND 게이트(111)는 클럭신호(φOE)를 동기하여 판독데이터(RDi)를 인버터(112,113) 및 출력 드라이버(114)를 사이에 두고 데이터 입출력단자(DOi)에 출력된다.
제7도 및 제8도는 이 발명의 한 실시예에 의한 연산 실행사이클을 표시하는 도면이고, 특히, 제7도는신호가 하강한 후에가 세트되는 경우를 표시하고 제8도는신호가 하강하기 전에가 세트되는 경우를 표시한다.
제9도는 제1도에 표시한 메모리셀 어레이로서 스택틱 RAM을 사용한 경우의 연산실행 사이클을 표시하는 도면이고, 제10도는 각 블럭신호의 타이밍도이다.
다음에, 제1도 내지 제10도를 참조하여, 이 발명의 한 실시예의 보다 구체적인 동작에 관하여 설명한다.
제7도(a)에 표시하는 바와 같이, 행어드레스 스트로브신호()가 "L"레벨에 하강하고, 제7도(b)에 표시하는 바와 같이, 열어드레스 스트로브신호()가 "H"레벨로 되고, 제7도(c)에 표시하는 바와 같이 출력 인에이블 신호()가 "H"레벨로 되고, 제7도(d)에 표시하는 바와 같이, 기록 인에이블 신호()가 "L"레벨일때 연산사이클 된다.
제7도(e)에 표시하는 바와 같이 어드레스 신호가 어드레스버퍼(9)에 래치되고, 컬럼디코더(6)에 의하여 메모리셀 어레이(1∼4)의 행어드레스가 지정되는 것과 아울러, 제7도(f)에 표시하는 바와 같이 데이터 입출력단자(DO1∼DO4)에 입력된 연산커 맨드(CMD)가 CMD버퍼(10)에 래치된다.
즉, 제10도(a)에 표시하는 바와 같이, 행어드레스 스트로브신호()가 "L"레벨로 하강하면, 클럭신호()가 제10도(d)에 표시하는 바와 같이 "L"레벨로 하강하므로 제6도에 표시한 NOR 게이트(101)가 연산커맨드(CMD)를 클럭드라이버(102)에 준다.
제10도(e)에 표시하는 바와 같이, 클럭신호(ψRAL)가 "H"레벨로 상승하는 타이밍으로 연산커맨드(CMD)가 래치(103)에 래치되고, 인버터(104)에 의하여 반전된다.
다시금 연산커맨드(CMD)는 제3도에 표시하는 인버터(162∼165)에서 반전되어 펑션블럭(161)에 주어진다.
제l0도(f)에 표시하는 바와 같이 클럭신호()가 "H"레벨로 되면, 펑션블럭(161)의 노드(A)가 프리차지 된다.
다시금, 제7도(b), 제10도(c)에 표시하는 바와 같이 열어드레스 스트로브신호(가 "L"레벨로 되면,어드레스버퍼(9)에 래치되어 있는 열어드레스 신호(Y)가 로우디코더(5)에 주어지고, 메모리셀 어레이(1∼4)로 부터 지정된 어드레스의 데이타가 판독되고, I/O게이트(7)를 사이에 두고 연산블럭(8)에 주어진다.
제10도(g)에 표시하는 바와 같이, 클럭신호()가 "H"레벨로 상승하면, 제3도에 표시한 프리앰프(141)가 구동되고, 데이터 I/O와화의 차가 증폭되고, 클럭드인버터(L42)를 사이에 두고 연산블럭(16)에 주어진다.
다시금, 제7도에(d)에 표시하는 바와 같이 기록 인에이블신호()가 "L"레벨로 되면, 제10도(m)에 표시하는 바와 같이 클럭신호()가 "H"레벨로 된다.
이때, 클럭신호()는 제10도(d)에 표시하는 바와 같이 "L"레벨로 되어 있으므로, 제6도에 표시한 NOR 게이트(121)가 열려, 데이터 입출력단자(DO1∼DO4)에 입력되어 있는 기록데이터가 클럭드라이버(122)에 주어진다.
클럭신호()가 "H"레벨로 되면, 기록 데이터가 래치(123)에 래치되고, 인버터(124)를 사이에 두고 제3도에 표시한 연산블럭(16)에 주어진다.
연산블럭(16)에는 이미 연산커맨드(CMD)와 판독 데이터(RDi)가 주어져 있으므로, 연산커맨드(CMD)에 따른 연산이 실행된다.
실행결과의 데이터는 펑션블럭(161)의 노드(A)로부터 NAND 게이트(169) 및 인버터(171)를 사이에 두고 NOR 게이트(172,173)에 주어진다.
그리고, 재10도(h)에 표시하는 바와 같이, 클럭신호()가 "L"레벨로 되면, 연산결과의 데이터가 NOR게이트(172,173)를 사이에 두고, 기록 드라이버(15)에 주어지고, I/O게이트(7)를 사이에 두고 메모리셀 어레이(1∼4)에 주어진다.
그리고, 연산결과 데이터가 메모리셀 어레이의 소정의 어드레스에 기록된다.
또한, 상술한 제7도에 표시한 예에서는, 열어드레스 스트로브신호()의 하강에서 열어드레스 신호(Y)를 어드레스버퍼(9)에 래치시키는 것과 아울러, 메모리셀 어래이(1∼4)로 부터의 데이터의 판독을 행하고, 기록 인에이블신호()의 하강에서 기록데이터를 입력버퍼(12)에 래치시키는 것과 아울러, 연산데이터의 처리 및 기록을 행하도록 하였다.
그렇지만, 제8도에 표시하는 바와 같이 열어드레스 스트로브신호()의 하강에서 열어드레스 신호(Y)를 어드레스 버퍼(9)에 래치시키는 것과 아울러, 메모리셀 어레이(1∼4)로 부터 데이터를 판독하는 것과 아울러, 기록 데이터를 입력버퍼(12)에 래치시켜, 내부 타이밍 제네레이터 신호로 연산데이터의 처리, 기록을 행하도록 하여도 좋다.
다시금, 상술한 실시예에서는, 제1의 신호의 변화하는 점으로서 행어드레스 스트로브신호()를 사용하고, 제2의 신호의 변화하는 점으로서 열어드레스 스트로브신호()를 사용하였으나, 예를들면 스태틱 RAM을 사용한 경우에는, 제9도에 표시하는 바와 같이, 어드레스 신호의 변화를 제1의 신호의 변화점으로 하고, 외부기록 신호()의 하강을 제2의 신호의 변화점으로 하여도 마찬가지의 효과를 얻을 수 있다.
이상과 같이, 이 발명에 의하면, 제1의 제어신호 입력단자에 제1의 제어신호의 레벨의 변화에 응하여 데이터 입력단자에 입력된 연산커맨드 데이터를 일시 기억시켜, 제2의 제어신호 입력단자에 입력된 제2의 제어신호의 레벨의 변화에 응하여, 연산커맨드 데이터에 따라서 데이터 입력단자에 입력된 데이터와 반도체기억소자로 부터 판독된 데이터를 연산하도록 한 것이므로, 1사이클에서 연산커맨드 데이터의 세트와 연산처리를 실행할 수 있고, 고속의 데이터 처리를 하는 것이 가능하게 된다.

Claims (1)

  1. 복수의 반도체기억소자(1∼4)와, 상기 복수의 반도체 기억소자(l∼4)의 어드레스를 지정하기 위한 어드레스 신호가 입력되는 어드레스 신호 입력단자(A0∼A8)와, 상기 복수의 반도체 기억소자(1∼4)에 기억하기 위한 기록데이터와 연산커맨드 데이터가 입력되고 아울러 상기 복수의 반도체 기억소자로부터 판독된데이터가 출력되는 데이터 입출력단자(DO1∼DO4)와, 상기 복수의 반도체 기억소자의 데이터를 기록 또는 판독하기 위한 제어입력단자 및 그의 행어드레스 및 열어드레스의 제어신호가 입력되는 행어드레서 및 열어드레스의 제어신호 입력단자(와, 상기 데이터 입출력단자(DO1∼DO4)에 입력된 연산커맨드 데이터를 일시 기억하는 일시 기억수단(10)을 구비하고, 상기 행어드레스 제어신호 입력단자에 입력된 행어드레스 제어신호의 레벨의 변화에 응하여, 상기 데이터 입출력단자에 입력된 연산커맨드 데이터를 상기 일시 기억수단(10)에 일시 기억시키고, 상기 열어드레스 제어신호 입력단자에 입력된 열어드레스 제어신호의 래벨의 변화에 응하여, 상기 일시 기억수단(10)에 기억되어 있는 연산커맨드 데이터에 따라서 입력단자에 입력된 데이터와 상기 복수의 반도체 기억소자로부터 판독된 데이터를 연산함에 의해,1개의 사이클로 연산커맨드 데이터세트와 연산처리를 실행할 수 있는 연산실행수단(8)을 구비한 반도체 기억장치.
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