JPS62120069A - Ｒｏｍ半導体装置の製造方法 - Google Patents
Ｒｏｍ半導体装置の製造方法Info
- Publication number
- JPS62120069A JPS62120069A JP60260432A JP26043285A JPS62120069A JP S62120069 A JPS62120069 A JP S62120069A JP 60260432 A JP60260432 A JP 60260432A JP 26043285 A JP26043285 A JP 26043285A JP S62120069 A JPS62120069 A JP S62120069A
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- JP
- Japan
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- rom
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- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 239000010410 layer Substances 0.000 description 41
- 238000009792 diffusion process Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＲＯＭ半導体装置、特に２層配線を用いたＲＯ
Ｍ半導体装置に関する。
Ｍ半導体装置に関する。
（ロ）従来の技術
ＲＯＭ半導体装置では以下の３種が良く用いられている
。
。
第５図に示されるＲ ＯＭ半導体装置はコンタクトＲＯ
Ｍと呼ばれており、コンタクトの有無により情報を記憶
する。図に於いて、０υはデータの読み出しをするデー
タライン、（至）は各ビットのアドレスラインであり、
ＲＯＭ内の各ＭＯＳトランジスタのゲートを構成してい
る。（至）はコンタクト孔であり、コンタクト孔（至）
を設けた所にＭＯＳ）ランジスタが形成される。（至）
はＭＯＳ）ランジスタのソース領域を形成する拡散層で
あり、（７）はＭＯＳトランジスタのドレイン領域を形
成する拡散層である。
Ｍと呼ばれており、コンタクトの有無により情報を記憶
する。図に於いて、０υはデータの読み出しをするデー
タライン、（至）は各ビットのアドレスラインであり、
ＲＯＭ内の各ＭＯＳトランジスタのゲートを構成してい
る。（至）はコンタクト孔であり、コンタクト孔（至）
を設けた所にＭＯＳ）ランジスタが形成される。（至）
はＭＯＳ）ランジスタのソース領域を形成する拡散層で
あり、（７）はＭＯＳトランジスタのドレイン領域を形
成する拡散層である。
第６図に示されるＲＯＭ半導体装置はフィールドＲＯＭ
と呼ばれており、ＭＯＳトランジスタのフィールド酸化
膜の有無により情報を記憶する。
と呼ばれており、ＭＯＳトランジスタのフィールド酸化
膜の有無により情報を記憶する。
図に於いて、（４υはデータの読み出しをするデータラ
イン、輪は各ピットのアドレスラインであり、ＲＯＭ内
の各ＭＯＳトランジスタのゲートを構成している。−は
コンタクト孔である。（ロ）はＭＯＳトランジスタのソ
ース領域を形成する拡散層であり、に）はＭＯＳ）ラン
ジスタのドレイン領域を形成する拡散層である。
イン、輪は各ピットのアドレスラインであり、ＲＯＭ内
の各ＭＯＳトランジスタのゲートを構成している。−は
コンタクト孔である。（ロ）はＭＯＳトランジスタのソ
ース領域を形成する拡散層であり、に）はＭＯＳ）ラン
ジスタのドレイン領域を形成する拡散層である。
第７図に示されるＲＯＭ半導体装置はデプレｌンヨンＲ
ＯＭと呼ばれており、ＭＯＳ）ランジスタのチャンネル
領域への不純物の注入の有無により情報を記憶する。６
υはデータの読み出しをするデータライン、１５２は各
ビットのアドレスラインであり、ＲＯＭ内の各ＭＯ８）
ランジスタのゲートを構成している。割はＲＯＭ内のＭ
ＯＳ）ランジスタのソース・ドレイン領域を形成する拡
散領域である。（２）はデータを記憶させるためのＭＯ
Ｓ）ランジスタのチャンネル領域への不純物の注入領域
を示しており、注入の無いＭＯＳ）ランジスタはノーマ
リオフ、注入のあるトランジスタはノーマリオンとなっ
ている。
ＯＭと呼ばれており、ＭＯＳ）ランジスタのチャンネル
領域への不純物の注入の有無により情報を記憶する。６
υはデータの読み出しをするデータライン、１５２は各
ビットのアドレスラインであり、ＲＯＭ内の各ＭＯ８）
ランジスタのゲートを構成している。割はＲＯＭ内のＭ
ＯＳ）ランジスタのソース・ドレイン領域を形成する拡
散領域である。（２）はデータを記憶させるためのＭＯ
Ｓ）ランジスタのチャンネル領域への不純物の注入領域
を示しており、注入の無いＭＯＳ）ランジスタはノーマ
リオフ、注入のあるトランジスタはノーマリオンとなっ
ている。
ＲＯＭ半導体装置は例えばＵＳＰ３，５４１，５４３号
の第１図に示される様にＡＮＤ−ＯＲ構成になっており
、直列接続回路は第７図に示すデプレッションＲＯＭを
用いて構成し、並列接続回路は第５図および第６図に示
されるコンタクトＲＯＭおよびフィールドＲＯＭを用い
て構成されている。
の第１図に示される様にＡＮＤ−ＯＲ構成になっており
、直列接続回路は第７図に示すデプレッションＲＯＭを
用いて構成し、並列接続回路は第５図および第６図に示
されるコンタクトＲＯＭおよびフィールドＲＯＭを用い
て構成されている。
斯るＲＯＭ半導体装置はマイコンの一部として同一チノ
ブに組み込まれ、マイコンの機能に従ってＲＯＭの書き
換えを行っている。一般的にはマイコン等ではＲＯＭ半
導体装置はＮＡＮＤ−ＮＯＲ構成となっており、ＮＯＲ
構成はＰチャンネルＭＯＳトランジスタの直列接続ある
いはＮチャンネルＭＯＳトランジスタの並列接続となり
、ＮＡＮＤ構成はＮチャンネルＭＯ８）ランジスタの直
列接続あるいはＰチャンネ／Ｌ／ＭＯＳトランジスタの
並列接続となっている。
ブに組み込まれ、マイコンの機能に従ってＲＯＭの書き
換えを行っている。一般的にはマイコン等ではＲＯＭ半
導体装置はＮＡＮＤ−ＮＯＲ構成となっており、ＮＯＲ
構成はＰチャンネルＭＯＳトランジスタの直列接続ある
いはＮチャンネルＭＯＳトランジスタの並列接続となり
、ＮＡＮＤ構成はＮチャンネルＭＯ８）ランジスタの直
列接続あるいはＰチャンネ／Ｌ／ＭＯＳトランジスタの
並列接続となっている。
（ハ）発明が解決しようとする問題点
斯上したＲＯＭ半導体装置の書き換えを行う場合、直列
接続回路のＭＯＳ）ランジスタの選択による書き換えと
並列接続回路のＭＯＳ）ランジスタの選択による書き換
えとを行なわなくてはならず、直列接続回路と並列接続
回路とはそのＲＯＭ構成を異にしているので２工程のプ
ロセスでマスクの変更をして書き換えを行なう必要があ
る。このためＲＯＭの書き換えに長期間を要する欠点が
あった。
接続回路のＭＯＳ）ランジスタの選択による書き換えと
並列接続回路のＭＯＳ）ランジスタの選択による書き換
えとを行なわなくてはならず、直列接続回路と並列接続
回路とはそのＲＯＭ構成を異にしているので２工程のプ
ロセスでマスクの変更をして書き換えを行なう必要があ
る。このためＲＯＭの書き換えに長期間を要する欠点が
あった。
に）問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、ＲＯＭ半導体装
置を２層配線を用いて形成し、直列接続回路は第１’Ｂ
ｔ極層の切換でＭＯＳ）ランジスタの選択を行い、並列
接続回路はデータラインを第２電極層で形成しコンタク
ト孔までのＭＯＳトランジスタのドレイン電極の有無で
ＭＯＳトランジスタの選択を行い、従来の欠点を大巾に
改善した切換の容易なＲＯＭ半導体装置を実現するもの
である。
置を２層配線を用いて形成し、直列接続回路は第１’Ｂ
ｔ極層の切換でＭＯＳ）ランジスタの選択を行い、並列
接続回路はデータラインを第２電極層で形成しコンタク
ト孔までのＭＯＳトランジスタのドレイン電極の有無で
ＭＯＳトランジスタの選択を行い、従来の欠点を大巾に
改善した切換の容易なＲＯＭ半導体装置を実現するもの
である。
（ホ）作用
本発明に依れば、ＲＯＭ半導体装置の直列接続回路も並
列接続回路も２層配線の第１電極層の変更のみでＲＯＭ
の内容の切換を行なえるので第１電極層の一枚のマスク
の変更で良くなった。
列接続回路も２層配線の第１電極層の変更のみでＲＯＭ
の内容の切換を行なえるので第１電極層の一枚のマスク
の変更で良くなった。
（へ）実施例
本発明に依るＲＯＭ半導体装置を第１図乃至第４図を参
照して詳述する。
照して詳述する。
第１図および第２図は本発明のＲＯＭ半導体装置の直列
接続回路を説明する回路図および断面図である。直列接
続回路はデータラインとアドレスラインの交点に形成さ
れた各ＭＯ８）ランジスタ（１）・・・（１）を直列接
続されて形成され、各ＭＯＳトランジスタ（１）・・・
（１）の有無の選択は不要のＭＯＳ）ランジスタ（１）
のソース・ドレイン間を配線で短絡して行なわれている
。第２図はその構造を示し、半導体基板（２）表面に離
間してソース又はドレイン領域となる拡散層（３）を設
け、拡散層（３）間のチャンネル領域（４）上にゲート
酸化膜（５）を介してポリシリコンより成るゲート電極
（６）として働くアドレスラインを設け、基板（２）表
面を被覆する第１の絶縁膜（７）上にはアルミニウムよ
り成る第１電極層（８）を設け、第１電極層（８）上に
は層間絶縁を行う第２の絶縁膜（９）を設け、第２の絶
縁膜（９）上にはアルミニウムより成る第２電極層α０
を設けている。従って直列接続回路では不要のＭＯＳ）
ランジスタは第１電極層（８）でソース・ドレイン間を
短絡して情報の記憶を行っている。
接続回路を説明する回路図および断面図である。直列接
続回路はデータラインとアドレスラインの交点に形成さ
れた各ＭＯ８）ランジスタ（１）・・・（１）を直列接
続されて形成され、各ＭＯＳトランジスタ（１）・・・
（１）の有無の選択は不要のＭＯＳ）ランジスタ（１）
のソース・ドレイン間を配線で短絡して行なわれている
。第２図はその構造を示し、半導体基板（２）表面に離
間してソース又はドレイン領域となる拡散層（３）を設
け、拡散層（３）間のチャンネル領域（４）上にゲート
酸化膜（５）を介してポリシリコンより成るゲート電極
（６）として働くアドレスラインを設け、基板（２）表
面を被覆する第１の絶縁膜（７）上にはアルミニウムよ
り成る第１電極層（８）を設け、第１電極層（８）上に
は層間絶縁を行う第２の絶縁膜（９）を設け、第２の絶
縁膜（９）上にはアルミニウムより成る第２電極層α０
を設けている。従って直列接続回路では不要のＭＯＳ）
ランジスタは第１電極層（８）でソース・ドレイン間を
短絡して情報の記憶を行っている。
第３図および第４図は本発明のＲＯＭ半導体装置の並列
接続回路を説明する回路図および断面図である。並列接
続回路はデータラインとアドレスラインの交点に形成さ
れた各ＭＯＳトランジスタαＢ・・・（ロ）を並列接続
されて形成され、各ＭＯ３）ランジスタαＤ・・・αＤ
の有無の選択は第２電極層（ハ）のデータラインのコン
タクト孔まで第１ｉ電極層Ｏ９で形成される各ＭＯ８）
ランジスタα℃のドレイン電極の有無により行なわれて
いる。即ちＭＯＳ）ランジスタ（２）を有とするときは
第１電極層Ｑつで形成されるドレイン電極を延在させて
第２電極層（財）のデータラインと接続するのである。
接続回路を説明する回路図および断面図である。並列接
続回路はデータラインとアドレスラインの交点に形成さ
れた各ＭＯＳトランジスタαＢ・・・（ロ）を並列接続
されて形成され、各ＭＯ３）ランジスタαＤ・・・αＤ
の有無の選択は第２電極層（ハ）のデータラインのコン
タクト孔まで第１ｉ電極層Ｏ９で形成される各ＭＯ８）
ランジスタα℃のドレイン電極の有無により行なわれて
いる。即ちＭＯＳ）ランジスタ（２）を有とするときは
第１電極層Ｑつで形成されるドレイン電極を延在させて
第２電極層（財）のデータラインと接続するのである。
第４図はその構造を示し、半導体基板（２）表面に離間
してソース領域側とドレイン領域α４とを拡散により設
け、両領域（２）α尋問のチャンネル領域（至）上にゲ
ート酸化膜αｅを介してポリシリコンより成るゲート電
極σカとして働くアドレスラインを設け、基板＠表面を
被覆する第１の絶縁膜（ト）上にはアルミニウムより成
る第１電極層α堵を各ＭＯ８）ランジスタのドレイン領
域α４とオーミックコンタクトして設け、第１電極層α
嗜上には層間絶縁を行う第２の絶縁膜（１）を設け、第
２の絶縁層（１）上にはアルミニウムより成る第２電極
層（ハ）でデータラインを設けている。ソース領域（至
）は隣接するＭＯＳ）ランジスタ（ロ）で共用される。
してソース領域側とドレイン領域α４とを拡散により設
け、両領域（２）α尋問のチャンネル領域（至）上にゲ
ート酸化膜αｅを介してポリシリコンより成るゲート電
極σカとして働くアドレスラインを設け、基板＠表面を
被覆する第１の絶縁膜（ト）上にはアルミニウムより成
る第１電極層α堵を各ＭＯ８）ランジスタのドレイン領
域α４とオーミックコンタクトして設け、第１電極層α
嗜上には層間絶縁を行う第２の絶縁膜（１）を設け、第
２の絶縁層（１）上にはアルミニウムより成る第２電極
層（ハ）でデータラインを設けている。ソース領域（至
）は隣接するＭＯＳ）ランジスタ（ロ）で共用される。
データラインのコンタクト孔は各ＭＯＳトランジスタの
ソース領域（至）上に形成され、コンタクト花器下の第
１の絶縁膜（至）上には第１電極層α場を島状に設けて
いる。従って並列接続回路ではＭＯＳトランジスタ（６
）が有の場合には、第１電極層α傷でＭＯＳ）ランジス
タ（９）のドレイン電極＠をコンタクト花器まで延在し
てデータラインとＭＯＳトランジスタ（２）のドレイン
電極器とを接続して情報の記憶を行っている。
ソース領域（至）上に形成され、コンタクト花器下の第
１の絶縁膜（至）上には第１電極層α場を島状に設けて
いる。従って並列接続回路ではＭＯＳトランジスタ（６
）が有の場合には、第１電極層α傷でＭＯＳ）ランジス
タ（９）のドレイン電極＠をコンタクト花器まで延在し
てデータラインとＭＯＳトランジスタ（２）のドレイン
電極器とを接続して情報の記憶を行っている。
斯上した本発明のＲＯＭ半導体装置に於いてＲＯＭの内
容の書き換えを行う場合は、直列接続回路では第１電極
層（８）のパターンを変更してＭＯＳトランジスタ（１
）が有の場合は第１電極層（８）を無（し、ＭＯＳトラ
ンジスタ（１）が無の場合は第１電極層（８）でソース
・ドレイン間を短絡して情報の誓ぎ換えを行う。一方並
列接続回路では第１電極層０Ｏのパターンを変更してＭ
ＯＳトランジスタ（９）が有の場合は第１電極層α９で
形成したドレイン電極＠をコンタクト花器まで延在して
データラインと接続し、ＭＯＳ）ランジスタ（ロ）が無
の場合はドレイン電極器とコンタクト花器間の第１電極
層１９を除去して情報の書き換えを行う。このため本発
明では第１に極層（８）α傷のパターン変更のみで直列
接続回路と並列接続回路の情報の書き換えを実現するこ
とができる。
容の書き換えを行う場合は、直列接続回路では第１電極
層（８）のパターンを変更してＭＯＳトランジスタ（１
）が有の場合は第１電極層（８）を無（し、ＭＯＳトラ
ンジスタ（１）が無の場合は第１電極層（８）でソース
・ドレイン間を短絡して情報の誓ぎ換えを行う。一方並
列接続回路では第１電極層０Ｏのパターンを変更してＭ
ＯＳトランジスタ（９）が有の場合は第１電極層α９で
形成したドレイン電極＠をコンタクト花器まで延在して
データラインと接続し、ＭＯＳ）ランジスタ（ロ）が無
の場合はドレイン電極器とコンタクト花器間の第１電極
層１９を除去して情報の書き換えを行う。このため本発
明では第１に極層（８）α傷のパターン変更のみで直列
接続回路と並列接続回路の情報の書き換えを実現するこ
とができる。
（ト）発明の効果
本発明に依れば２層配線構造を利用することによりＲＯ
Ｍ半導体装置の直列接続回路と並列接続回路とを第１Ｋ
極層（８）Ｑｌのパターンの変更のみで書き換えするこ
とができる利点を有する。このためマイコン等に応用す
れば、各カスタマ毎へのＲＯＭの内容の書き換えはｔ１
電極層（８）翰のマスクの変更で足り、カスタマ品の開
発期間を大巾に短縮できる。
Ｍ半導体装置の直列接続回路と並列接続回路とを第１Ｋ
極層（８）Ｑｌのパターンの変更のみで書き換えするこ
とができる利点を有する。このためマイコン等に応用す
れば、各カスタマ毎へのＲＯＭの内容の書き換えはｔ１
電極層（８）翰のマスクの変更で足り、カスタマ品の開
発期間を大巾に短縮できる。
第１図および第２図は本発明のＲＯＭ半導体装置の直列
接続回路を説明する回路図および断面図、第３図および
第４図は本発明のＲＯＭ半導体装置の並列接続回路を説
明する回路図および断面図。 第５図は従来のコンタク）ＲＯＭを説明する上面図、第
６図は従来のフィールドＲＯＭを説明する上面図、第７
図は従来のデプレッションＲＯＭを説明する上面図であ
る。 主な図番の説明 （１）（ロ）はＭＯＳ）ランジスタ、 （２）＠は半導
体基板、 （６）αηはゲート電極、 （８）（至）は
第１電極層、（ト）Ｑｌ）は第２電極層、 ＠はコンタ
クト孔である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第 ＋ ；ＶＪ 第３１．ｊ ７ドしスフ４ン 皇４１−コ ＋４ １’） ＋３ １４
１２集 り 朶６ ・′、３ 第 ７図
接続回路を説明する回路図および断面図、第３図および
第４図は本発明のＲＯＭ半導体装置の並列接続回路を説
明する回路図および断面図。 第５図は従来のコンタク）ＲＯＭを説明する上面図、第
６図は従来のフィールドＲＯＭを説明する上面図、第７
図は従来のデプレッションＲＯＭを説明する上面図であ
る。 主な図番の説明 （１）（ロ）はＭＯＳ）ランジスタ、 （２）＠は半導
体基板、 （６）αηはゲート電極、 （８）（至）は
第１電極層、（ト）Ｑｌ）は第２電極層、 ＠はコンタ
クト孔である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第 ＋ ；ＶＪ 第３１．ｊ ７ドしスフ４ン 皇４１−コ ＋４ １’） ＋３ １４
１２集 り 朶６ ・′、３ 第 ７図
Claims (1)
- １、直列接続回路と並列接続回路を有するＲＯＭ半導体
装置に於いて、前記直列接続回路のトランジスタの切換
は第１電極層でトランジスタのソース・ドレイン間を短
絡することにより行い、前記並列接続回路のトランジス
タの切換は第２電極層で形成されるデータラインのコン
タクト孔までの第１電極層の有無で行うことを特徴とす
るＲＯＭ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260432A JPH0746703B2 (ja) | 1985-11-20 | 1985-11-20 | Ｒｏｍ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260432A JPH0746703B2 (ja) | 1985-11-20 | 1985-11-20 | Ｒｏｍ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120069A true JPS62120069A (ja) | 1987-06-01 |
| JPH0746703B2 JPH0746703B2 (ja) | 1995-05-17 |
Family
ID=17347851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260432A Expired - Lifetime JPH0746703B2 (ja) | 1985-11-20 | 1985-11-20 | Ｒｏｍ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746703B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268453U (ja) * | 1988-11-11 | 1990-05-24 | ||
| JPH03266462A (ja) * | 1990-03-16 | 1991-11-27 | Toshiba Micro Electron Kk | 半導体記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827359A (ja) * | 1981-08-11 | 1983-02-18 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPS59231854A (ja) * | 1983-06-14 | 1984-12-26 | Nec Corp | 読み出し専用メモリ装置 |
| JPS6016459A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | 読み出し専用記憶装置 |
| JPS60170967A (ja) * | 1984-02-16 | 1985-09-04 | Nec Corp | 半導体集積回路 |
-
1985
- 1985-11-20 JP JP60260432A patent/JPH0746703B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827359A (ja) * | 1981-08-11 | 1983-02-18 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPS59231854A (ja) * | 1983-06-14 | 1984-12-26 | Nec Corp | 読み出し専用メモリ装置 |
| JPS6016459A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | 読み出し専用記憶装置 |
| JPS60170967A (ja) * | 1984-02-16 | 1985-09-04 | Nec Corp | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268453U (ja) * | 1988-11-11 | 1990-05-24 | ||
| JPH03266462A (ja) * | 1990-03-16 | 1991-11-27 | Toshiba Micro Electron Kk | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746703B2 (ja) | 1995-05-17 |
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