JPH0786532A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0786532A JPH0786532A JP5231408A JP23140893A JPH0786532A JP H0786532 A JPH0786532 A JP H0786532A JP 5231408 A JP5231408 A JP 5231408A JP 23140893 A JP23140893 A JP 23140893A JP H0786532 A JPH0786532 A JP H0786532A
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- layer
- polycrystalline silicon
- transistor
- silicon layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【目的】 絶縁性非晶質基板上に形成される半導体層を
用い、負荷駆動能力を向上させたトランジスタを有する
半導体装置及びその製造方法を提供する。 【構成】 メモリセル１２を形成するための多結晶シリ
コン層１２ａ、多結晶シリコン層１２ｂ、多結晶シリコ
ン層１２ｃに対応する多結晶シリコン層１３ａ、多結晶
シリコン層１３ｂ、多結晶シリコン層１３ｃを用いて、
駆動回路や周辺回路等のトランジスタを、上部ゲート２
７と下部ゲート２３を有するダブルゲート型トランジス
タ１３として形成する。絶縁性非晶質基板１１上に形成
される半導体層を用いているものの、トランジスタの負
荷駆動能力を向上させ、高速動作させることが可能であ
る。
用い、負荷駆動能力を向上させたトランジスタを有する
半導体装置及びその製造方法を提供する。 【構成】 メモリセル１２を形成するための多結晶シリ
コン層１２ａ、多結晶シリコン層１２ｂ、多結晶シリコ
ン層１２ｃに対応する多結晶シリコン層１３ａ、多結晶
シリコン層１３ｂ、多結晶シリコン層１３ｃを用いて、
駆動回路や周辺回路等のトランジスタを、上部ゲート２
７と下部ゲート２３を有するダブルゲート型トランジス
タ１３として形成する。絶縁性非晶質基板１１上に形成
される半導体層を用いているものの、トランジスタの負
荷駆動能力を向上させ、高速動作させることが可能であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁性非晶質基板上の
第１の領域にメモリセルが設けられ、第２の領域にトラ
ンジスタが設けられた半導体装置及びその製造方法に関
する。
第１の領域にメモリセルが設けられ、第２の領域にトラ
ンジスタが設けられた半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】従来、情報を記憶するメモリセルと共
に、メモリセルの駆動回路や周辺回路等を同一の絶縁性
非晶質基板上に形成した半導体装置が知られている。電
気的消去可能なＥＥＰＲＯＭの場合、メモリセルは、動
作層とフローティングゲートとコントロールゲートをそ
れぞれ多結晶シリコン層により形成している。
に、メモリセルの駆動回路や周辺回路等を同一の絶縁性
非晶質基板上に形成した半導体装置が知られている。電
気的消去可能なＥＥＰＲＯＭの場合、メモリセルは、動
作層とフローティングゲートとコントロールゲートをそ
れぞれ多結晶シリコン層により形成している。
【０００３】絶縁性非晶質基板上に形成された第１の多
結晶シリコン層によりメモリセルの動作層を形成し、第
１の多結晶シリコン層上に第１の絶縁層を介して形成さ
れた第２の多結晶シリコン層によるメモリセルのフロー
ティングゲートを形成し、第２の多結晶シリコン層上に
第２の絶縁層を介して形成された第３の多結晶シリコン
層によるメモリセルのコントロールゲートを形成してい
る。
結晶シリコン層によりメモリセルの動作層を形成し、第
１の多結晶シリコン層上に第１の絶縁層を介して形成さ
れた第２の多結晶シリコン層によるメモリセルのフロー
ティングゲートを形成し、第２の多結晶シリコン層上に
第２の絶縁層を介して形成された第３の多結晶シリコン
層によるメモリセルのコントロールゲートを形成してい
る。
【０００４】また、メモリセルの駆動回路や周辺回路等
に用いられるトランジスタも同一の絶縁性非晶質基板上
に設けられている。これらトランジスタは、絶縁性非晶
質基板上に形成された多結晶シリコン層を利用したＴＦ
Ｔ（Thin Film Transistor）として形成されている。
に用いられるトランジスタも同一の絶縁性非晶質基板上
に設けられている。これらトランジスタは、絶縁性非晶
質基板上に形成された多結晶シリコン層を利用したＴＦ
Ｔ（Thin Film Transistor）として形成されている。
【０００５】
【発明が解決しようとする課題】しかしながら、多結晶
シリコン層を動作層として用いたトランジスタは、単結
晶シリコン層を動作層として用いたバルクのトランジス
タに比べて駆動能力が劣り、高速動作させることが困難
であるという問題があった。本発明の目的は、絶縁性非
晶質基板上に形成される半導体層を用い、負荷駆動能力
を向上させたトランジスタを有する半導体装置及びその
製造方法を提供することにある。
シリコン層を動作層として用いたトランジスタは、単結
晶シリコン層を動作層として用いたバルクのトランジス
タに比べて駆動能力が劣り、高速動作させることが困難
であるという問題があった。本発明の目的は、絶縁性非
晶質基板上に形成される半導体層を用い、負荷駆動能力
を向上させたトランジスタを有する半導体装置及びその
製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的は、絶縁性非晶
質基板と、前記絶縁性非晶質基板上の第１の領域に設け
られたメモリセルと、前記絶縁性非晶質基板上の第２の
領域に設けられたトランジスタとを有する半導体装置に
おいて、前記絶縁性非晶質基板上に形成され、前記第１
の領域では前記メモリセルの動作層として機能し、前記
第２の領域では前記トランジスタにおいては下部ゲート
として機能する第１の半導体層と、前記第１の半導体層
上に第１の絶縁膜を介して形成され、前記第１の領域で
は前記メモリセルのフローティングゲートとして機能
し、前記第２の領域では前記トランジスタの動作層とし
て機能する第２の半導体層と、前記第２の半導体層上に
第２の絶縁膜を介して形成され、前記第１の領域では前
記メモリセルのコントロールゲートとして機能し、前記
第２の領域では前記トランジスタの上部ゲートとして機
能する第３の半導体層とを有することを特徴とする半導
体装置によって達成される。
質基板と、前記絶縁性非晶質基板上の第１の領域に設け
られたメモリセルと、前記絶縁性非晶質基板上の第２の
領域に設けられたトランジスタとを有する半導体装置に
おいて、前記絶縁性非晶質基板上に形成され、前記第１
の領域では前記メモリセルの動作層として機能し、前記
第２の領域では前記トランジスタにおいては下部ゲート
として機能する第１の半導体層と、前記第１の半導体層
上に第１の絶縁膜を介して形成され、前記第１の領域で
は前記メモリセルのフローティングゲートとして機能
し、前記第２の領域では前記トランジスタの動作層とし
て機能する第２の半導体層と、前記第２の半導体層上に
第２の絶縁膜を介して形成され、前記第１の領域では前
記メモリセルのコントロールゲートとして機能し、前記
第２の領域では前記トランジスタの上部ゲートとして機
能する第３の半導体層とを有することを特徴とする半導
体装置によって達成される。
【０００７】上記半導体装置において、前記第１の半導
体層、前記第２の半導体層及び前記第３の半導体層は、
多結晶シリコン層であることが望ましい。上記半導体装
置において、前記第１の半導体層、前記第２の半導体層
及び前記第３の半導体層は、非晶質シリコン層であるこ
とが望ましい。また、上記目的は、絶縁性非晶質基板上
に第１の半導体層を形成する工程と、前記第１の半導体
層をパターニングして、前記絶縁性非晶質基板上の第１
の領域ではメモリセルの動作層を形成し、前記絶縁性非
晶質基板上の第２の領域ではトランジスタの下部ゲート
を形成する工程と、前記動作層及び前記下部ゲートであ
る前記第１の半導体層の表面に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜上に第２の半導体層を形成す
る工程と、前記第２の半導体層の表面に第２の絶縁膜を
形成する工程と、前記第２の絶縁膜上に第３の半導体層
を形成する工程と、前記第３の半導体層、前記第２の絶
縁膜、前記第２の半導体層及び前記第１の絶縁膜をパタ
ーニングして、前記第２の半導体層の前記第１の領域に
前記メモリセルのフロントゲートを形成し、前記第２の
領域に前記トランジスタの動作層を形成し、前記第３の
半導体層の前記第１の領域に前記メモリセルのコントロ
ールゲートを形成し、前記第２の領域に前記トランジス
タの上部ゲートを形成する工程とを有することを特徴と
する半導体装置の製造方法によって達成される。
体層、前記第２の半導体層及び前記第３の半導体層は、
多結晶シリコン層であることが望ましい。上記半導体装
置において、前記第１の半導体層、前記第２の半導体層
及び前記第３の半導体層は、非晶質シリコン層であるこ
とが望ましい。また、上記目的は、絶縁性非晶質基板上
に第１の半導体層を形成する工程と、前記第１の半導体
層をパターニングして、前記絶縁性非晶質基板上の第１
の領域ではメモリセルの動作層を形成し、前記絶縁性非
晶質基板上の第２の領域ではトランジスタの下部ゲート
を形成する工程と、前記動作層及び前記下部ゲートであ
る前記第１の半導体層の表面に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜上に第２の半導体層を形成す
る工程と、前記第２の半導体層の表面に第２の絶縁膜を
形成する工程と、前記第２の絶縁膜上に第３の半導体層
を形成する工程と、前記第３の半導体層、前記第２の絶
縁膜、前記第２の半導体層及び前記第１の絶縁膜をパタ
ーニングして、前記第２の半導体層の前記第１の領域に
前記メモリセルのフロントゲートを形成し、前記第２の
領域に前記トランジスタの動作層を形成し、前記第３の
半導体層の前記第１の領域に前記メモリセルのコントロ
ールゲートを形成し、前記第２の領域に前記トランジス
タの上部ゲートを形成する工程とを有することを特徴と
する半導体装置の製造方法によって達成される。
【０００８】上記半導体装置の製造方法において、前記
第１の半導体層、前記第２の半導体層及び前記第３の半
導体層は、多結晶シリコン層であることが望ましい。上
記半導体装置の製造方法において、前記多結晶シリコン
層は、非晶質シリコン層を堆積した後に、加熱すること
により結晶化して形成することが望ましい。上記半導体
装置の製造方法において、前記第１の半導体層、前記第
２の半導体層及び前記第３の半導体層は、非晶質シリコ
ン層であることが望ましい。
第１の半導体層、前記第２の半導体層及び前記第３の半
導体層は、多結晶シリコン層であることが望ましい。上
記半導体装置の製造方法において、前記多結晶シリコン
層は、非晶質シリコン層を堆積した後に、加熱すること
により結晶化して形成することが望ましい。上記半導体
装置の製造方法において、前記第１の半導体層、前記第
２の半導体層及び前記第３の半導体層は、非晶質シリコ
ン層であることが望ましい。
【０００９】
【作用】本発明によれば、メモリセルを形成するための
第１の半導体層、第２の半導体層及び第３の半導体層を
用いて、駆動回路や周辺回路等のトランジスタを、上部
ゲートと下部ゲートを有するダブルゲート型トランジス
タとして形成することができるので、絶縁性非晶質基板
上に形成される半導体層を用いているものの、トランジ
スタの負荷駆動能力を向上させ、高速動作させることが
可能である。
第１の半導体層、第２の半導体層及び第３の半導体層を
用いて、駆動回路や周辺回路等のトランジスタを、上部
ゲートと下部ゲートを有するダブルゲート型トランジス
タとして形成することができるので、絶縁性非晶質基板
上に形成される半導体層を用いているものの、トランジ
スタの負荷駆動能力を向上させ、高速動作させることが
可能である。
【００１０】また、メモリセルを形成するための第１の
半導体層、第２の半導体層及び第３の半導体層を用いて
ダブルゲート型トランジスタを形成したので、新たな工
程を付加することなく簡単に形成することができる。
半導体層、第２の半導体層及び第３の半導体層を用いて
ダブルゲート型トランジスタを形成したので、新たな工
程を付加することなく簡単に形成することができる。
【００１１】
【実施例】本発明の一実施例による半導体装置を図１を
用いて説明する。本実施例の半導体装置は電気的書込及
び消去可能なＥＥＰＲＯＭであって、図１に示すよう
に、絶縁性非晶質基板１１上の異なる領域に、情報を記
憶するためのメモリセル１２と、メモリセル１２の駆動
回路や周辺回路等に用いられるトランジスタ１３とが形
成されている。本実施例の半導体装置は、例えば、ガラ
ス基板上に液晶ディスプレイを作成する場合に、液晶デ
ィスプレイ上に同時に集積して形成するメモリ１２と、
その周辺回路及び液晶ディスプレイの駆動回路に使用さ
れるトランジスタ１３として使用される。
用いて説明する。本実施例の半導体装置は電気的書込及
び消去可能なＥＥＰＲＯＭであって、図１に示すよう
に、絶縁性非晶質基板１１上の異なる領域に、情報を記
憶するためのメモリセル１２と、メモリセル１２の駆動
回路や周辺回路等に用いられるトランジスタ１３とが形
成されている。本実施例の半導体装置は、例えば、ガラ
ス基板上に液晶ディスプレイを作成する場合に、液晶デ
ィスプレイ上に同時に集積して形成するメモリ１２と、
その周辺回路及び液晶ディスプレイの駆動回路に使用さ
れるトランジスタ１３として使用される。
【００１２】絶縁性非晶質基板１１は、絶縁性非晶質材
料により形成され、表面に多層の多結晶シリコン層が形
成されている。これら多結晶シリコン層によりメモリセ
ル１２とトランジスタ１３とが形成されている。メモリ
セル１２は、３層の多結晶シリコン層１２ａ、１２ｂ、
１２ｃを用いて構成されている。
料により形成され、表面に多層の多結晶シリコン層が形
成されている。これら多結晶シリコン層によりメモリセ
ル１２とトランジスタ１３とが形成されている。メモリ
セル１２は、３層の多結晶シリコン層１２ａ、１２ｂ、
１２ｃを用いて構成されている。
【００１３】絶縁性非晶質基板１１上には第１層として
多結晶シリコン層１２ａが形成され、この多結晶シリコ
ン層１２ａはメモリセル１２の動作層として機能する。
多結晶シリコン層１２ａの両側には不純物がドープされ
たｎ+ 型のソース領域１４とドレイン領域１５が形成さ
れ、これらソース領域１４とドレイン領域１５間に不純
物がドープされたｐ- 型のチャネル領域１６が形成され
ている。
多結晶シリコン層１２ａが形成され、この多結晶シリコ
ン層１２ａはメモリセル１２の動作層として機能する。
多結晶シリコン層１２ａの両側には不純物がドープされ
たｎ+ 型のソース領域１４とドレイン領域１５が形成さ
れ、これらソース領域１４とドレイン領域１５間に不純
物がドープされたｐ- 型のチャネル領域１６が形成され
ている。
【００１４】第１の多結晶シリコン層１２ａのチャネル
領域１６上にはゲート酸化膜１７を介して第２層として
多結晶シリコン層１２ｂが形成されている。この多結晶
シリコン層１２ｂはメモリセル１２のフローティングゲ
ート１８として機能する。フローティングゲート１８に
電荷が注入されたか否かにより情報が記憶される。第２
の多結晶シリコン層１２ｂ上にはゲート酸化膜１９を介
して第３層として多結晶シリコン層１２ｃが形成されて
いる。この多結晶シリコン層１２ｃには不純物がドープ
され、メモリセル１２のｎ+ 型のコントロールゲート２
０として機能する。このコントロールゲート２０に電圧
を印加したときにチャネル領域１６に電流が流れるか否
かによりメモリセル１２に記憶された情報を読出すこと
ができる。
領域１６上にはゲート酸化膜１７を介して第２層として
多結晶シリコン層１２ｂが形成されている。この多結晶
シリコン層１２ｂはメモリセル１２のフローティングゲ
ート１８として機能する。フローティングゲート１８に
電荷が注入されたか否かにより情報が記憶される。第２
の多結晶シリコン層１２ｂ上にはゲート酸化膜１９を介
して第３層として多結晶シリコン層１２ｃが形成されて
いる。この多結晶シリコン層１２ｃには不純物がドープ
され、メモリセル１２のｎ+ 型のコントロールゲート２
０として機能する。このコントロールゲート２０に電圧
を印加したときにチャネル領域１６に電流が流れるか否
かによりメモリセル１２に記憶された情報を読出すこと
ができる。
【００１５】トランジスタ１３も、３層の多結晶シリコ
ン層１３ａ、１３ｂ、１３ｃを用いて構成されている。
これら３層の多結晶シリコン層１３ａ、１３ｂ、１３ｃ
はメモリセル１２の３層の多結晶シリコン層１２ａ、１
２ｂ、１２ｃにそれぞれ対応している。絶縁性非晶質基
板１１上には第１層として多結晶シリコン層１３ａが形
成され、この多結晶シリコン層１３ａには不純物がドー
プされ、トランジスタ１３のｎ+ 型のバックゲート２３
として機能する。
ン層１３ａ、１３ｂ、１３ｃを用いて構成されている。
これら３層の多結晶シリコン層１３ａ、１３ｂ、１３ｃ
はメモリセル１２の３層の多結晶シリコン層１２ａ、１
２ｂ、１２ｃにそれぞれ対応している。絶縁性非晶質基
板１１上には第１層として多結晶シリコン層１３ａが形
成され、この多結晶シリコン層１３ａには不純物がドー
プされ、トランジスタ１３のｎ+ 型のバックゲート２３
として機能する。
【００１６】第１の多結晶シリコン層１３ａ上にはゲー
ト酸化膜１７を介して第２層として多結晶シリコン層１
３ｂが形成されている。この多結晶シリコン層１３ｂは
トランジスタ１３の動作層として機能する。多結晶シリ
コン層１３ａの両側には不純物がドープされたｎ+ 型の
ソース領域２４とドレイン領域２５が形成され、これら
ソース領域２４とドレイン領域２５間にチャネル領域２
６が形成されている。
ト酸化膜１７を介して第２層として多結晶シリコン層１
３ｂが形成されている。この多結晶シリコン層１３ｂは
トランジスタ１３の動作層として機能する。多結晶シリ
コン層１３ａの両側には不純物がドープされたｎ+ 型の
ソース領域２４とドレイン領域２５が形成され、これら
ソース領域２４とドレイン領域２５間にチャネル領域２
６が形成されている。
【００１７】第２の多結晶シリコン層１３ｂのチャネル
領域２６上にはゲート酸化膜１９を介して第３層として
多結晶シリコン層１３ｃが形成されている。この多結晶
シリコン層１３ｃには不純物がドープされ、トランジス
タ１３のｎ+ 型のフロントゲート２７として機能する。
バックゲート２３とフロントゲート２７によりチャネル
領域２６の両側から電界を印加し、チャネル領域２６を
完全空乏化してトランジスタ１３の駆動能力を高めてい
る。
領域２６上にはゲート酸化膜１９を介して第３層として
多結晶シリコン層１３ｃが形成されている。この多結晶
シリコン層１３ｃには不純物がドープされ、トランジス
タ１３のｎ+ 型のフロントゲート２７として機能する。
バックゲート２３とフロントゲート２７によりチャネル
領域２６の両側から電界を印加し、チャネル領域２６を
完全空乏化してトランジスタ１３の駆動能力を高めてい
る。
【００１８】メモリセル１２及びトランジスタ１３上に
は、シリコン酸化膜からなる層間絶縁膜２１が形成され
ている。層間絶縁膜２１に形成されたコンタクトホール
を介して、メモリセル１２では、ソース領域１４、ドレ
イン領域１５、及びコントロールゲート２０にそれぞれ
接続する金属電極２２が形成され、トランジスタ１３で
は、バックゲート２３、ソース領域２４、ドレイン領域
２５、及びフロントゲート２７にそれぞれ接続する金属
電極２８が形成されている。
は、シリコン酸化膜からなる層間絶縁膜２１が形成され
ている。層間絶縁膜２１に形成されたコンタクトホール
を介して、メモリセル１２では、ソース領域１４、ドレ
イン領域１５、及びコントロールゲート２０にそれぞれ
接続する金属電極２２が形成され、トランジスタ１３で
は、バックゲート２３、ソース領域２４、ドレイン領域
２５、及びフロントゲート２７にそれぞれ接続する金属
電極２８が形成されている。
【００１９】このように本実施例によれば、メモリセル
１２で用いられる３層の多結晶シリコン層１２ａ、１２
ｂ、１２ｃに対応する３層の多結晶シリコン層１３ａ、
１３ｂ、１３ｃを利用して、ダブルゲートのトランジス
タ１３を形成することにより、多結晶シリコンを用いて
も高い駆動能力のトランジスタを実現することができ
る。また、フロントゲート２７、バックゲート２３に低
い電圧を印加するだけで、トランジスタ１３のチャネル
領域１６を完全空乏化することができるので、短チャネ
ル効果を抑制することができる。
１２で用いられる３層の多結晶シリコン層１２ａ、１２
ｂ、１２ｃに対応する３層の多結晶シリコン層１３ａ、
１３ｂ、１３ｃを利用して、ダブルゲートのトランジス
タ１３を形成することにより、多結晶シリコンを用いて
も高い駆動能力のトランジスタを実現することができ
る。また、フロントゲート２７、バックゲート２３に低
い電圧を印加するだけで、トランジスタ１３のチャネル
領域１６を完全空乏化することができるので、短チャネ
ル効果を抑制することができる。
【００２０】次に、本発明の一実施例による半導体装置
の製造方法を図２及び図３を用いて説明する。先ず、絶
縁性非晶質基板１１全面に第１層として約１５０ｎｍ厚
の多結晶シリコン層を堆積し、続いて、この多結晶シリ
コン層をパターニングしてメモリセル１２の多結晶シリ
コン層１２ａ、トランジスタ１３の多結晶シリコン層１
３ａを形成する。続いて、メモリセル１２の多結晶シリ
コン層１２ａにホウ素（Ｂ）等のｐ型不純物をドーピン
グし、トランジスタ１３の多結晶シリコン１３ａにヒ素
（Ａｓ）、リン（Ｐ）等のｎ型不純物をドーピングする
（図２（ａ））。
の製造方法を図２及び図３を用いて説明する。先ず、絶
縁性非晶質基板１１全面に第１層として約１５０ｎｍ厚
の多結晶シリコン層を堆積し、続いて、この多結晶シリ
コン層をパターニングしてメモリセル１２の多結晶シリ
コン層１２ａ、トランジスタ１３の多結晶シリコン層１
３ａを形成する。続いて、メモリセル１２の多結晶シリ
コン層１２ａにホウ素（Ｂ）等のｐ型不純物をドーピン
グし、トランジスタ１３の多結晶シリコン１３ａにヒ素
（Ａｓ）、リン（Ｐ）等のｎ型不純物をドーピングする
（図２（ａ））。
【００２１】次に、メモリセル１２の多結晶シリコン層
１２ａ及びトランジスタ１３の多結晶シリコン１３ａを
熱酸化して、表面に約１０ｎｍ厚のゲート酸化膜１７を
形成する。続いて、全面に第２層として約１００ｎｍ厚
の多結晶シリコン層２９を堆積する。続いて、多結晶シ
リコン層２９を熱酸化して、表面に約２０ｎｍ厚のゲー
ト酸化膜１９を形成する。続いて、全面に第３層として
約１５０ｎｍ厚の多結晶シリコン層３０を堆積する（図
２（ｂ））。
１２ａ及びトランジスタ１３の多結晶シリコン１３ａを
熱酸化して、表面に約１０ｎｍ厚のゲート酸化膜１７を
形成する。続いて、全面に第２層として約１００ｎｍ厚
の多結晶シリコン層２９を堆積する。続いて、多結晶シ
リコン層２９を熱酸化して、表面に約２０ｎｍ厚のゲー
ト酸化膜１９を形成する。続いて、全面に第３層として
約１５０ｎｍ厚の多結晶シリコン層３０を堆積する（図
２（ｂ））。
【００２２】次に、多結晶シリコン層３０、ゲート酸化
膜１９、多結晶シリコン層２９、ゲート酸化膜１７を、
メモリセル１２では多結晶シリコン層１２ａの両側が露
出する形状に、トランジスタ１３では多結晶シリコン層
１３ａの片側が露出する形状にパターニングする。メモ
リセル１２では、多結晶シリコン層１２ａ上にゲート酸
化膜１７、多結晶シリコン層１２ｂ、ゲート酸化膜１
９、多結晶シリコン層１２ｃが形成され、トランジスタ
１３では、多結晶シリコン層１３ａ上にゲート酸化膜１
７、多結晶シリコン層１３ｂ、ゲート酸化膜１９、多結
晶シリコン層１３ｃが形成される（図２（ｃ））。続い
て、トランジスタ１３では、多結晶シリコン層１３ｂの
両側が露出するように、多結晶シリコン層１３ｃとゲー
ト酸化膜１９がパターニングされる（図３（ｄ））。
膜１９、多結晶シリコン層２９、ゲート酸化膜１７を、
メモリセル１２では多結晶シリコン層１２ａの両側が露
出する形状に、トランジスタ１３では多結晶シリコン層
１３ａの片側が露出する形状にパターニングする。メモ
リセル１２では、多結晶シリコン層１２ａ上にゲート酸
化膜１７、多結晶シリコン層１２ｂ、ゲート酸化膜１
９、多結晶シリコン層１２ｃが形成され、トランジスタ
１３では、多結晶シリコン層１３ａ上にゲート酸化膜１
７、多結晶シリコン層１３ｂ、ゲート酸化膜１９、多結
晶シリコン層１３ｃが形成される（図２（ｃ））。続い
て、トランジスタ１３では、多結晶シリコン層１３ｂの
両側が露出するように、多結晶シリコン層１３ｃとゲー
ト酸化膜１９がパターニングされる（図３（ｄ））。
【００２３】次に、全面にイオン注入等によりホウ素
（Ｂ）等のｐ型不純物をドーピングする。メモリセル１
２では、最上層の多結晶シリコン層１２ｃがｎ+ 型不純
物領域となってコントロールゲート２０が形成され、最
下層の多結晶シリコン層１２ａの両側の露出部分がｎ+
型不純物領域になってソース領域１４及びドレイン領域
１５が形成される。トランジスタ１３では、最上層の多
結晶シリコン層１３ｃがｎ+ 型不純物領域となってフロ
ントゲート２７が形成され、中間層の多結晶シリコン層
１３ｂの両側の露出部分がｎ+ 型不純物領域になってソ
ース領域２４及びドレイン領域２５が形成される（図３
（ｄ））。
（Ｂ）等のｐ型不純物をドーピングする。メモリセル１
２では、最上層の多結晶シリコン層１２ｃがｎ+ 型不純
物領域となってコントロールゲート２０が形成され、最
下層の多結晶シリコン層１２ａの両側の露出部分がｎ+
型不純物領域になってソース領域１４及びドレイン領域
１５が形成される。トランジスタ１３では、最上層の多
結晶シリコン層１３ｃがｎ+ 型不純物領域となってフロ
ントゲート２７が形成され、中間層の多結晶シリコン層
１３ｂの両側の露出部分がｎ+ 型不純物領域になってソ
ース領域２４及びドレイン領域２５が形成される（図３
（ｄ））。
【００２４】次に、全面に約２５０ｎｍ厚のシリコン酸
化膜を堆積して層間絶縁膜２１を形成する。続いて、メ
モリセル１２では、ソース領域１４、ドレイン領域１
５、及びコントロールゲート２０上の層間絶縁膜２１
に、トランジスタ１３では、バックゲート２３、ソース
領域２４、ドレイン領域２５、及びフロントゲート２７
上の層間絶縁膜２１にコンタクトホールを形成する。続
いて、層間絶縁膜２１のコンタクトホールを介してコン
タクトする金属電極２２、２８を形成する（図３
（ｅ））。
化膜を堆積して層間絶縁膜２１を形成する。続いて、メ
モリセル１２では、ソース領域１４、ドレイン領域１
５、及びコントロールゲート２０上の層間絶縁膜２１
に、トランジスタ１３では、バックゲート２３、ソース
領域２４、ドレイン領域２５、及びフロントゲート２７
上の層間絶縁膜２１にコンタクトホールを形成する。続
いて、層間絶縁膜２１のコンタクトホールを介してコン
タクトする金属電極２２、２８を形成する（図３
（ｅ））。
【００２５】このようにして、絶縁性非晶質基板１１上
にメモリセル１２と同時にダブルゲート型のｎチャネル
薄膜トランジスタ１３を形成することができる。本発明
は上記実施例に限らず種々の変形が可能である。例え
ば、上記実施例では絶縁性非晶質基板上に積層した多結
晶シリコン層を用いて半導体装置を形成したが、多結晶
シリコン層の代わりに非晶質シリコン層を用いてもよ
い。
にメモリセル１２と同時にダブルゲート型のｎチャネル
薄膜トランジスタ１３を形成することができる。本発明
は上記実施例に限らず種々の変形が可能である。例え
ば、上記実施例では絶縁性非晶質基板上に積層した多結
晶シリコン層を用いて半導体装置を形成したが、多結晶
シリコン層の代わりに非晶質シリコン層を用いてもよ
い。
【００２６】また、絶縁性非晶質基板上に非晶質シリコ
ン層を堆積し、堆積した非晶質シリコン層を６００℃程
度に加熱する熱処理を行って結晶化することにより多結
晶シリコン層を形成するようにしてもよい。さらに、多
結晶シリコン層、非晶質シリコン層の代わりに他の半導
体材料による多結晶又は非晶質の半導体層を用いて半導
体装置を形成してもよい。
ン層を堆積し、堆積した非晶質シリコン層を６００℃程
度に加熱する熱処理を行って結晶化することにより多結
晶シリコン層を形成するようにしてもよい。さらに、多
結晶シリコン層、非晶質シリコン層の代わりに他の半導
体材料による多結晶又は非晶質の半導体層を用いて半導
体装置を形成してもよい。
【００２７】また、上記実施例では、ｎチャネルの薄膜
トランジスタ１３を形成したが、ｎチャネルトランジス
タに限らず、ｐチャネルトランジスタや、ＣＭＯＳトラ
ンジスタにも本発明を適用することができる。さらに、
上記実施例はＥＥＰＲＯＭであったが、紫外線消去可能
なＥＰＲＯＭ等の他のメモリにも本発明を適用すること
ができる。
トランジスタ１３を形成したが、ｎチャネルトランジス
タに限らず、ｐチャネルトランジスタや、ＣＭＯＳトラ
ンジスタにも本発明を適用することができる。さらに、
上記実施例はＥＥＰＲＯＭであったが、紫外線消去可能
なＥＰＲＯＭ等の他のメモリにも本発明を適用すること
ができる。
【００２８】
【発明の効果】以上の通り、 本発明によれば、メモリ
セルを形成するための第１の半導体層、第２の半導体層
及び第３の半導体層を用いて、駆動回路や周辺回路等の
トランジスタを、上部ゲートと下部ゲートを有するダブ
ルゲート型トランジスタとして形成することができるの
で、絶縁性非晶質基板上に形成される半導体層を用いて
いるものの、トランジスタの負荷駆動能力を向上させ、
高速動作させることが可能である。
セルを形成するための第１の半導体層、第２の半導体層
及び第３の半導体層を用いて、駆動回路や周辺回路等の
トランジスタを、上部ゲートと下部ゲートを有するダブ
ルゲート型トランジスタとして形成することができるの
で、絶縁性非晶質基板上に形成される半導体層を用いて
いるものの、トランジスタの負荷駆動能力を向上させ、
高速動作させることが可能である。
【００２９】また、メモリセルを形成するための第１の
半導体層、第２の半導体層及び第３の半導体層を用いて
ダブルゲート型トランジスタを形成したので、新たな工
程を付加することなく簡単に形成することができる。
半導体層、第２の半導体層及び第３の半導体層を用いて
ダブルゲート型トランジスタを形成したので、新たな工
程を付加することなく簡単に形成することができる。
【図１】本発明の一実施例による半導体装置の断面図で
ある。
ある。
【図２】本発明の一実施例による半導体装置の製造方法
を示す工程断面図（その１）である。
を示す工程断面図（その１）である。
【図３】本発明の一実施例による半導体装置の製造方法
を示す工程断面図（その２）である。
を示す工程断面図（その２）である。
１１…絶縁性非晶質基板 １２…メモリセル １２ａ…多結晶シリコン層 １２ｂ…多結晶シリコン層 １２ｃ…多結晶シリコン層 １３…トランジスタ １３ａ…多結晶シリコン層 １３ｂ…多結晶シリコン層 １３ｃ…多結晶シリコン層 １４…ソース領域 １５…ドレイン領域 １６…チャネル領域 １７…ゲート酸化膜 １８…フローティングゲート １９…ゲート酸化膜 ２０…コントロールゲート ２１…層間絶縁膜 ２２…金属電極 ２３…バックゲート ２４…ソース領域 ２５…ドレイン領域 ２６…チャネル領域 ２７…フロントゲート ２８…金属電極 ２９…多結晶シリコン層 ３０…多結晶シリコン層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (7)
- 【請求項１】 絶縁性非晶質基板と、前記絶縁性非晶質
基板上の第１の領域に設けられたメモリセルと、前記絶
縁性非晶質基板上の第２の領域に設けられたトランジス
タとを有する半導体装置において、 前記絶縁性非晶質基板上に形成され、前記第１の領域で
は前記メモリセルの動作層として機能し、前記第２の領
域では前記トランジスタにおいては下部ゲートとして機
能する第１の半導体層と、 前記第１の半導体層上に第１の絶縁膜を介して形成さ
れ、前記第１の領域では前記メモリセルのフローティン
グゲートとして機能し、前記第２の領域では前記トラン
ジスタの動作層として機能する第２の半導体層と、 前記第２の半導体層上に第２の絶縁膜を介して形成さ
れ、前記第１の領域では前記メモリセルのコントロール
ゲートとして機能し、前記第２の領域では前記トランジ
スタの上部ゲートとして機能する第３の半導体層とを有
することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記第１の半導体層、前記第２の半導体層及び前記第３
の半導体層は、多結晶シリコン層であることを特徴とす
る半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記第１の半導体層、前記第２の半導体層及び前記第３
の半導体層は、非晶質シリコン層であることを特徴とす
る半導体装置。 - 【請求項４】 絶縁性非晶質基板上に第１の半導体層を
形成する工程と、 前記第１の半導体層をパターニングして、前記絶縁性非
晶質基板上の第１の領域ではメモリセルの動作層を形成
し、前記絶縁性非晶質基板上の第２の領域ではトランジ
スタの下部ゲートを形成する工程と、 前記動作層及び前記下部ゲートである前記第１の半導体
層の表面に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第２の半導体層を形成する工程
と、 前記第２の半導体層の表面に第２の絶縁膜を形成する工
程と、 前記第２の絶縁膜上に第３の半導体層を形成する工程
と、 前記第３の半導体層、前記第２の絶縁膜、前記第２の半
導体層及び前記第１の絶縁膜をパターニングして、前記
第２の半導体層の前記第１の領域に前記メモリセルのフ
ロントゲートを形成し、前記第２の領域に前記トランジ
スタの動作層を形成し、前記第３の半導体層の前記第１
の領域に前記メモリセルのコントロールゲートを形成
し、前記第２の領域に前記トランジスタの上部ゲートを
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記第１の半導体層、前記第２の半導体層及び前記第３
の半導体層は、多結晶シリコン層であることを特徴とす
る半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記多結晶シリコン層は、非晶質シリコン層を堆積した
後に、加熱することにより結晶化して形成することを特
徴とする半導体装置の製造方法。 - 【請求項７】 請求項４記載の半導体装置の製造方法に
おいて、 前記第１の半導体層、前記第２の半導体層及び前記第３
の半導体層は、非晶質シリコン層であることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5231408A JPH0786532A (ja) | 1993-09-17 | 1993-09-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5231408A JPH0786532A (ja) | 1993-09-17 | 1993-09-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786532A true JPH0786532A (ja) | 1995-03-31 |
Family
ID=16923138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5231408A Pending JPH0786532A (ja) | 1993-09-17 | 1993-09-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786532A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000022004A (ja) * | 1997-08-29 | 2000-01-21 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリおよび半導体装置 |
| KR100340880B1 (ko) * | 2000-06-30 | 2002-06-20 | 박종섭 | 이중막 실리콘 소자를 이용한 반도체 메모리 장치 |
| US7535053B2 (en) | 1997-11-18 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| US7750347B2 (en) | 1997-08-19 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and semiconductor display device |
-
1993
- 1993-09-17 JP JP5231408A patent/JPH0786532A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7750347B2 (en) | 1997-08-19 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and semiconductor display device |
| JP2000022004A (ja) * | 1997-08-29 | 2000-01-21 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリおよび半導体装置 |
| US7495278B2 (en) | 1997-08-29 | 2009-02-24 | Semiconductor Energy Laboratory Co., Ltd. | Non-volatile memory and semiconductor device |
| US7535053B2 (en) | 1997-11-18 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| KR100340880B1 (ko) * | 2000-06-30 | 2002-06-20 | 박종섭 | 이중막 실리콘 소자를 이용한 반도체 메모리 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030121 |