JPH0669455A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0669455A JPH0669455A JP21894292A JP21894292A JPH0669455A JP H0669455 A JPH0669455 A JP H0669455A JP 21894292 A JP21894292 A JP 21894292A JP 21894292 A JP21894292 A JP 21894292A JP H0669455 A JPH0669455 A JP H0669455A
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- 238000004519 manufacturing process Methods 0.000 abstract description 2
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- 239000010703 silicon Substances 0.000 description 7
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Abstract
(57)【要約】
【目的】 製造過程で記憶情報が決められる半導体記憶
装置を高集積化する。 【構成】 メモリセルを成すメモリトランジスタＱ
６は、ワード線５直下の左側のチャネル上にデプリーシ
ョン領域８が設けられると共にデプリーション領域１０
とソース側ＳのＮ型領域２とが接する。ワード線５がロ
ーレベルの場合は、ソース側Ｓからは非導通でありドレ
イン側Ｄからはドレイン側Ｄに所定電圧を印加すること
によってドレインＤ側のオフセット領域１０に空乏層が
広がり、この空乏層がデプリーション領域８に達するこ
とにより導通状態となる。このようにして、メモリセル
は１つのメモリトランジスタＱ６で導通状態と非導通状
態に対応する２つのデータを有する。
装置を高集積化する。 【構成】 メモリセルを成すメモリトランジスタＱ
６は、ワード線５直下の左側のチャネル上にデプリーシ
ョン領域８が設けられると共にデプリーション領域１０
とソース側ＳのＮ型領域２とが接する。ワード線５がロ
ーレベルの場合は、ソース側Ｓからは非導通でありドレ
イン側Ｄからはドレイン側Ｄに所定電圧を印加すること
によってドレインＤ側のオフセット領域１０に空乏層が
広がり、この空乏層がデプリーション領域８に達するこ
とにより導通状態となる。このようにして、メモリセル
は１つのメモリトランジスタＱ６で導通状態と非導通状
態に対応する２つのデータを有する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置、特
に製造過程で記憶情報が決められるマスクＲＯＭに関す
る。
に製造過程で記憶情報が決められるマスクＲＯＭに関す
る。
【０００２】
【従来の技術】図８は、例えば特公昭５９−４７４６４
号公報に示された従来のＮ型ＭＯＳトランジスタで構成
した半導体記憶装置のパターン図である。また、図９は
図８のＬ−Ｌ’断面図、図１０は図８のＫ−Ｋ’断面図
である。
号公報に示された従来のＮ型ＭＯＳトランジスタで構成
した半導体記憶装置のパターン図である。また、図９は
図８のＬ−Ｌ’断面図、図１０は図８のＫ−Ｋ’断面図
である。
【０００３】上記図８〜１０において、１はＰ型シリコ
ン基板、２はＰ型シリコン基板１内に形成されたソース
及びドレイン領域となるＮ型領域、３及び４はＰ型シリ
コン基板１上の選択ゲート、５及び６はゲートとなるワ
ード線、７は選択ゲート３及び４とワード線５及び６と
交差するビット線であり、Ｑ１とＱ３及びＱ４はビット
線７と選択ゲート３とワード線５及び６との交差する位
置にそれぞれ形成されたエンハンスメント型ＭＯＳトラ
ンジスタである。
ン基板、２はＰ型シリコン基板１内に形成されたソース
及びドレイン領域となるＮ型領域、３及び４はＰ型シリ
コン基板１上の選択ゲート、５及び６はゲートとなるワ
ード線、７は選択ゲート３及び４とワード線５及び６と
交差するビット線であり、Ｑ１とＱ３及びＱ４はビット
線７と選択ゲート３とワード線５及び６との交差する位
置にそれぞれ形成されたエンハンスメント型ＭＯＳトラ
ンジスタである。
【０００４】８はＰ型シリコン基板１のワード線５直下
に形成されたデプリーション領域、Ｑ２はデプリーショ
ン領域８を有するエンハンスメント型ＭＯＳトランジス
タである。
に形成されたデプリーション領域、Ｑ２はデプリーショ
ン領域８を有するエンハンスメント型ＭＯＳトランジス
タである。
【０００５】さらに、９はワード線５及び６に沿って隣
合うトランジスタ毎に設けられたトランジスタ分離用の
シリコン酸化膜である。なお、トランジスタＱ３及びＱ
４はそれぞれメモリセルを構成する。
合うトランジスタ毎に設けられたトランジスタ分離用の
シリコン酸化膜である。なお、トランジスタＱ３及びＱ
４はそれぞれメモリセルを構成する。
【０００６】次に、上述した構成の動作を説明する。図
８において、破線で囲まれたトランジスタ（以下、メモ
リトランジスタという）Ｑ３を選択する際には、選択ゲ
ート３とワード線６にハイレベルを印加してエンハンス
メント型ＭＯＳトランジスタＱ１及びＱ４を導通状態に
すると共に、選択ゲート４にローレベルを印加する。デ
プリーション型ＭＯＳトランジスタＱ３はデプリーショ
ン領域を有するために選択ゲー４にローレベルが印加さ
れても導通状態である。
８において、破線で囲まれたトランジスタ（以下、メモ
リトランジスタという）Ｑ３を選択する際には、選択ゲ
ート３とワード線６にハイレベルを印加してエンハンス
メント型ＭＯＳトランジスタＱ１及びＱ４を導通状態に
すると共に、選択ゲート４にローレベルを印加する。デ
プリーション型ＭＯＳトランジスタＱ３はデプリーショ
ン領域を有するために選択ゲー４にローレベルが印加さ
れても導通状態である。
【０００７】また、同時にワード線５にはローレベルを
印加する。このとき、メモリトランジスタＱ４は、その
プログラム情報により、エンハンスメント型であるので
導通状態となる。メモリトランジスタＱ３がデプリーシ
ョン領域を有するデプリーション型であれば、ワード線
５にローレベルが印加されたことによって非導通状態と
なる。
印加する。このとき、メモリトランジスタＱ４は、その
プログラム情報により、エンハンスメント型であるので
導通状態となる。メモリトランジスタＱ３がデプリーシ
ョン領域を有するデプリーション型であれば、ワード線
５にローレベルが印加されたことによって非導通状態と
なる。
【０００８】このように、メモリセルを構成する１つの
メモリトランジスタＱ３をエンハンスメント型かデプリ
ーション型かにより、導通状態と非導通状態に対応する
２つのデータを有する。
メモリトランジスタＱ３をエンハンスメント型かデプリ
ーション型かにより、導通状態と非導通状態に対応する
２つのデータを有する。
【０００９】
【発明が解決しようとする課題】従来の半導体記憶装置
は上述したように、ワード線５及び６に沿って隣合うト
ランジスタが読み出し時に干渉し合うことを避けるた
め、ワード線５及び６に沿って隣合うトランジスタ毎に
分離用のシリコン酸化膜が必要であり、このことは高集
積化の妨げになるという問題点があった。
は上述したように、ワード線５及び６に沿って隣合うト
ランジスタが読み出し時に干渉し合うことを避けるた
め、ワード線５及び６に沿って隣合うトランジスタ毎に
分離用のシリコン酸化膜が必要であり、このことは高集
積化の妨げになるという問題点があった。
【００１０】この発明は、このような問題点を解決する
ためになされたもので、高集積化した半導体記憶装置を
得ることを目的とする。
ためになされたもので、高集積化した半導体記憶装置を
得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置は、ソースとドレインの両方に所定の
ゲートとオーバーラップしないオフセット領域を有する
トランジスタでメモリセルを構成したものである。
る半導体記憶装置は、ソースとドレインの両方に所定の
ゲートとオーバーラップしないオフセット領域を有する
トランジスタでメモリセルを構成したものである。
【００１２】また、この発明の請求項２に係る半導体記
憶装置は、ソースとドレインの両方に所定のゲートとオ
ーバーラップしないオフセット領域を有するトランジス
タでメモリセルを構成すると共に、上記メモリセルを縦
積みにして上記ドレイン側及び上記ソース側の双方向か
ら読み出すものである。
憶装置は、ソースとドレインの両方に所定のゲートとオ
ーバーラップしないオフセット領域を有するトランジス
タでメモリセルを構成すると共に、上記メモリセルを縦
積みにして上記ドレイン側及び上記ソース側の双方向か
ら読み出すものである。
【００１３】
【作用】この発明の請求項１に係る半導体記憶装置にお
いては、ソースとドレインの両方に所定のゲートとオー
バーラップしないオフセット領域を有するトランジスタ
でメモリセルを構成することにより、メモリセルの１つ
のトランジスタで２つのデータを記憶することができ、
高集積化される。
いては、ソースとドレインの両方に所定のゲートとオー
バーラップしないオフセット領域を有するトランジスタ
でメモリセルを構成することにより、メモリセルの１つ
のトランジスタで２つのデータを記憶することができ、
高集積化される。
【００１４】また、この発明の請求項２に係る半導体記
憶装置においては、ソースとドレインの両方に所定のゲ
ートとオーバーラップしないオフセット領域を有するト
ランジスタでメモリセルを構成すると共に、上記メモリ
セルを縦積みにして上記ドレイン側及び上記ソース側の
双方向から読み出すことにより、メモリセルの１つのト
ランジスタで２つのデータを記憶することができ、さら
に高集化される。
憶装置においては、ソースとドレインの両方に所定のゲ
ートとオーバーラップしないオフセット領域を有するト
ランジスタでメモリセルを構成すると共に、上記メモリ
セルを縦積みにして上記ドレイン側及び上記ソース側の
双方向から読み出すことにより、メモリセルの１つのト
ランジスタで２つのデータを記憶することができ、さら
に高集化される。
【００１５】
【実施例】図１〜４は、この発明の一実施例のメモリト
ランジスタを示す構成図である。図１（ａ）はエンハン
スメント型メモリトランジスタＱ５のパターン図、同図
（ｂ）は同図（ａ）のＣ−Ｃ’断面図、同図（ｃ）は同
図（ａ）のＤ−Ｄ’断面図である。
ランジスタを示す構成図である。図１（ａ）はエンハン
スメント型メモリトランジスタＱ５のパターン図、同図
（ｂ）は同図（ａ）のＣ−Ｃ’断面図、同図（ｃ）は同
図（ａ）のＤ−Ｄ’断面図である。
【００１６】図２（ａ）はメモリトランジスタＱ６のパ
ターン図であり、ワード線５直下の左側のチャネル上に
デプリーション領域８を有する。同図（ｂ）は同図
（ａ）のＥ−Ｅ’断面図、同図（ｃ）は同図（ａ）のＦ
−Ｆ’断面図である。
ターン図であり、ワード線５直下の左側のチャネル上に
デプリーション領域８を有する。同図（ｂ）は同図
（ａ）のＥ−Ｅ’断面図、同図（ｃ）は同図（ａ）のＦ
−Ｆ’断面図である。
【００１７】図３（ａ）はメモリトランジスタＱ７のパ
ターン図であり、ワード線５直下の右側のチャネル上に
デプリーション領域を有する。同図（ｂ）は同図（ａ）
のＧ−Ｇ’断面図、同図（ｃ）は同図（ａ）のＨ−Ｈ’
断面図である。
ターン図であり、ワード線５直下の右側のチャネル上に
デプリーション領域を有する。同図（ｂ）は同図（ａ）
のＧ−Ｇ’断面図、同図（ｃ）は同図（ａ）のＨ−Ｈ’
断面図である。
【００１８】図４（ａ）はデプリーション型メモリトラ
ンジスタＱ８のパターン図、同図（ｂ）は同図（ａ）の
Ｉ−Ｉ’断面図、同図（ｃ）は同図（ａ）のＪ−Ｊ’断
面図である。
ンジスタＱ８のパターン図、同図（ｂ）は同図（ａ）の
Ｉ−Ｉ’断面図、同図（ｃ）は同図（ａ）のＪ−Ｊ’断
面図である。
【００１９】上記図１〜４において、１、２、５及び８
はぞれぞれ図８〜１０と同様なＰ型シリコン基板、ソー
ス及びドレインとなるＮ型領域、ゲートとなるワード線
及びデプリーション領域である。
はぞれぞれ図８〜１０と同様なＰ型シリコン基板、ソー
ス及びドレインとなるＮ型領域、ゲートとなるワード線
及びデプリーション領域である。
【００２０】また、図１〜４において、各メモリトラン
ジスタＱ５〜Ｑ８は、ソース側Ｓとドレイン側Ｄにそれ
ぞれＮ型領域２とワード線５とがオーバラップしないオ
フセット領域１０を有する。即ち、メモリトランジスタ
Ｑ５〜Ｑ８の中央部分ではソース側Ｓ及びドレイン側Ｄ
共にオフセット領域が存在し、左側部分ではドレイン側
Ｄのみにオフセット領域１０が存在し、右側部分ではソ
ース側Ｓのみにオフセット領域１０が存在する。
ジスタＱ５〜Ｑ８は、ソース側Ｓとドレイン側Ｄにそれ
ぞれＮ型領域２とワード線５とがオーバラップしないオ
フセット領域１０を有する。即ち、メモリトランジスタ
Ｑ５〜Ｑ８の中央部分ではソース側Ｓ及びドレイン側Ｄ
共にオフセット領域が存在し、左側部分ではドレイン側
Ｄのみにオフセット領域１０が存在し、右側部分ではソ
ース側Ｓのみにオフセット領域１０が存在する。
【００２１】図５は、上記図１〜４のメモリトランジス
タＱ５〜Ｑ８で成るメモリセルを有する半導体記憶装置
のパターン図である。図６は図５のｂ−ｂ’断面図、図
７は図５のａ−ａ’断面図である。
タＱ５〜Ｑ８で成るメモリセルを有する半導体記憶装置
のパターン図である。図６は図５のｂ−ｂ’断面図、図
７は図５のａ−ａ’断面図である。
【００２２】図５〜７において、１１はＰ型シリコン基
板１上の選択ゲート、１２及び１３はＰ型シリコン基板
１上のワード線、７Ａ及び７Ｂはワード線１１〜１３と
交差するビット線、Ｑ11は選択用トランジスタ、Ｑ12及
びＱ13は上記図１〜４に示したメモリトランジスタであ
り、選択用トランジスタＱ11とメモリトランジスタＱ12
及びＱ13が直列接続されている。
板１上の選択ゲート、１２及び１３はＰ型シリコン基板
１上のワード線、７Ａ及び７Ｂはワード線１１〜１３と
交差するビット線、Ｑ11は選択用トランジスタ、Ｑ12及
びＱ13は上記図１〜４に示したメモリトランジスタであ
り、選択用トランジスタＱ11とメモリトランジスタＱ12
及びＱ13が直列接続されている。
【００２３】次に、上述した構成の動作を説明する。図
１のエンハンスメント型メモリトランジスタＱ５は、ソ
ース側Ｓとドレイン側ＤとでＮ型領域２がワード線５と
オーバラップしないオフセット領域１０を有する。この
ため、エンハンスメント型メモリトランジスタＱ５は、
ワード線５がハイレベルのときはドレイン側Ｄとソース
側Ｓのどちらからも導通状態となり、ワード線５がロー
レベルのときにはドレイン側Ｄ及びソース側Ｓのどちら
からも非導通となる。
１のエンハンスメント型メモリトランジスタＱ５は、ソ
ース側Ｓとドレイン側ＤとでＮ型領域２がワード線５と
オーバラップしないオフセット領域１０を有する。この
ため、エンハンスメント型メモリトランジスタＱ５は、
ワード線５がハイレベルのときはドレイン側Ｄとソース
側Ｓのどちらからも導通状態となり、ワード線５がロー
レベルのときにはドレイン側Ｄ及びソース側Ｓのどちら
からも非導通となる。
【００２４】図２のメモリトランジスタＱ６は、ワード
線５直下の左側のチャネル上にデプリーション領域８が
設けられていると共に、図２（ｂ）に示すようにデプリ
ーション領域８とソース側ＳのＮ型領域２とが接してい
る。メモリトランジスタＱ６は、ワード線５がローレベ
ルの場合は、ソース側Ｓからは図１の場合と同じく非導
通であるが、ドレイン側Ｄからはドレイン側Ｄに所定電
圧を印加することによって図２（ａ）に示すドレインＤ
側のオフセット領域１０に空乏層が広がり、この空乏層
がデプリーション領域８に達することにより導通状態と
なる。
線５直下の左側のチャネル上にデプリーション領域８が
設けられていると共に、図２（ｂ）に示すようにデプリ
ーション領域８とソース側ＳのＮ型領域２とが接してい
る。メモリトランジスタＱ６は、ワード線５がローレベ
ルの場合は、ソース側Ｓからは図１の場合と同じく非導
通であるが、ドレイン側Ｄからはドレイン側Ｄに所定電
圧を印加することによって図２（ａ）に示すドレインＤ
側のオフセット領域１０に空乏層が広がり、この空乏層
がデプリーション領域８に達することにより導通状態と
なる。
【００２５】図３のメモリトランジスタＱ７は、図２の
場合とは逆に、ワード線５がローレベルの場合は、ソー
ス側Ｓに所定電圧が印加されたときのみソース側Ｓから
導通状態となる。
場合とは逆に、ワード線５がローレベルの場合は、ソー
ス側Ｓに所定電圧が印加されたときのみソース側Ｓから
導通状態となる。
【００２６】図４のデプリーション型メモリトランジス
タＱ８は、ワード線５がローレベルの場合は、所定電圧
を印加することによりドレイン側Ｄとソース側Ｓのどち
ららも導通状態となる。なお、図２〜４の各メモリトラ
ンジスタＱ６〜Ｑ８は、ワード線５がハイレベルのとき
にはソース側Ｓとドレイン側Ｄのどちらからも導通状態
となる。
タＱ８は、ワード線５がローレベルの場合は、所定電圧
を印加することによりドレイン側Ｄとソース側Ｓのどち
ららも導通状態となる。なお、図２〜４の各メモリトラ
ンジスタＱ６〜Ｑ８は、ワード線５がハイレベルのとき
にはソース側Ｓとドレイン側Ｄのどちらからも導通状態
となる。
【００２７】上述したことから、図１〜４のメモリトラ
ンジスタＱ１〜Ｑ８は、ソース側ＳまたはドレインＤ側
から導通状態または非導通状態となることによって、１
つのメモリトランジスタＱ１〜Ｑ８で導通状態と非導通
状態に対応する２つのデータをそれぞれ有することがで
きる。
ンジスタＱ１〜Ｑ８は、ソース側ＳまたはドレインＤ側
から導通状態または非導通状態となることによって、１
つのメモリトランジスタＱ１〜Ｑ８で導通状態と非導通
状態に対応する２つのデータをそれぞれ有することがで
きる。
【００２８】次に、図１〜４のメモリトランジスタＱ５
〜Ｑ８をメモリセルのメモリトランジスタＱ12及びＱ13
として有する図５の半導体記憶装置について説明する。
メモリトランジスタＱ12を選択する際には、選択ゲート
１１、ワード線１３にハイレベルを印加してメモリトラ
ンジスタＱ11及びＱ13を導通状態にすると共に、ワード
線１２にはローレベルを印加する。また、ビット線７Ａ
を接地すると共にビット線７Ｂには所定電圧を印加す
る。
〜Ｑ８をメモリセルのメモリトランジスタＱ12及びＱ13
として有する図５の半導体記憶装置について説明する。
メモリトランジスタＱ12を選択する際には、選択ゲート
１１、ワード線１３にハイレベルを印加してメモリトラ
ンジスタＱ11及びＱ13を導通状態にすると共に、ワード
線１２にはローレベルを印加する。また、ビット線７Ａ
を接地すると共にビット線７Ｂには所定電圧を印加す
る。
【００２９】ここで、メモリトランジスタＱ12が図１の
エンハンスメント型メモリトランジスタＱ５の場合は、
ワード線１２がローレベルであるので、ビット線７Ｂに
所定電圧が印加されてもソース側Ｓとドレイン側Ｄのど
ちかからも非導通である。メモリトランジスタＱ12が図
２のメモリトランジスタＱ6の場合は、図２のドレイン
側Ｄがビット線７Ｂ側であれば、先に説明したドレイン
側Ｄのオフセット領域１０での空乏層の広がりによりメ
モリトランジスタＱ12はビット線７Ｂ側からは導通状態
となりビット線７Ａ側からは非導通状態である。
エンハンスメント型メモリトランジスタＱ５の場合は、
ワード線１２がローレベルであるので、ビット線７Ｂに
所定電圧が印加されてもソース側Ｓとドレイン側Ｄのど
ちかからも非導通である。メモリトランジスタＱ12が図
２のメモリトランジスタＱ6の場合は、図２のドレイン
側Ｄがビット線７Ｂ側であれば、先に説明したドレイン
側Ｄのオフセット領域１０での空乏層の広がりによりメ
モリトランジスタＱ12はビット線７Ｂ側からは導通状態
となりビット線７Ａ側からは非導通状態である。
【００３０】また、メモリトランジスタＱ12が図３のメ
モリトランジスタＱ７の場合は、図３のソース側Ｓがビ
ット線７Ｂ側であれば、先に説明したソース側Ｓのオフ
セット領域１０での空乏層の広がりによりメモリトラン
ジスタＱ12はビット線７Ｂ側からは導通状態となりビッ
ト線７Ａ側からは非導通状態である。
モリトランジスタＱ７の場合は、図３のソース側Ｓがビ
ット線７Ｂ側であれば、先に説明したソース側Ｓのオフ
セット領域１０での空乏層の広がりによりメモリトラン
ジスタＱ12はビット線７Ｂ側からは導通状態となりビッ
ト線７Ａ側からは非導通状態である。
【００３１】さらに、メモリトランジスタＱ12が図４の
メモリトランジスタＱ８の場合には、図４のソース側Ｓ
とドレイン側Ｄのどちらがビット線７Ｂ側であってもメ
モリトランジスタＱ12はビット線７Ｂ側からは導通状態
となりビット線７Ａ側からは非導通状態である。
メモリトランジスタＱ８の場合には、図４のソース側Ｓ
とドレイン側Ｄのどちらがビット線７Ｂ側であってもメ
モリトランジスタＱ12はビット線７Ｂ側からは導通状態
となりビット線７Ａ側からは非導通状態である。
【００３２】また、ビット線７Ａに所定電圧を印加する
と共にビット線７Ｂを接地した場合には、上述したビッ
ト線７Ｂに所定電圧を印加した場合と同じくメモリトラ
ンジスタＱ12の接続状態に応じてビット線７Ａ側が導通
状態となる。
と共にビット線７Ｂを接地した場合には、上述したビッ
ト線７Ｂに所定電圧を印加した場合と同じくメモリトラ
ンジスタＱ12の接続状態に応じてビット線７Ａ側が導通
状態となる。
【００３３】このように、この実施例は、図１〜４に示
したようにソース側Ｓ及びドレイン側Ｄでワード線５と
Ｎ型領域２とがオーバラップしないようにオフセット領
域１０を設けたメモリトランジスタＱ12をメモリセルに
用いて、ビット線７Ａまたは７Ｂに所定電圧を切り換え
て印加することにより、メモリトランジスタＱ12のソー
ス側Ｓからとドレイン側Ｄから互いに干渉し合うことな
く別々に導通状態と非導通状態にするので、メモリセル
は１つのメモリトランジスタＱ12から導通状態と非導通
状態に対応する２つのデータを読み出すことができる。
したようにソース側Ｓ及びドレイン側Ｄでワード線５と
Ｎ型領域２とがオーバラップしないようにオフセット領
域１０を設けたメモリトランジスタＱ12をメモリセルに
用いて、ビット線７Ａまたは７Ｂに所定電圧を切り換え
て印加することにより、メモリトランジスタＱ12のソー
ス側Ｓからとドレイン側Ｄから互いに干渉し合うことな
く別々に導通状態と非導通状態にするので、メモリセル
は１つのメモリトランジスタＱ12から導通状態と非導通
状態に対応する２つのデータを読み出すことができる。
【００３４】また、このような構成にすることにより、
この実施例は、トランジスタ分離用のシリコン酸化膜９
の数が少なくて済むので、高集積化される。
この実施例は、トランジスタ分離用のシリコン酸化膜９
の数が少なくて済むので、高集積化される。
【００３５】
【発明の効果】以上のように、この発明の請求項１によ
れば、ソースとドレインの両方に所定のゲートとオーバ
ーラップしないオフセット領域を有するトランジスタで
メモリセルを成し１つのトランジスタで２つのデータを
有するように構成したことによって、高集積化した半導
体記憶装置を得ることができるという効果を奏する。
れば、ソースとドレインの両方に所定のゲートとオーバ
ーラップしないオフセット領域を有するトランジスタで
メモリセルを成し１つのトランジスタで２つのデータを
有するように構成したことによって、高集積化した半導
体記憶装置を得ることができるという効果を奏する。
【００３６】また、この発明の請求項２によれば、ソー
スとドレインの両方に所定のゲートとオーバーラップし
ないオフセット領域を有するトランジスタでメモリセル
を成すと共に、上記メモリセルを縦積みにして上記ドレ
イン側及び上記ソース側の双方向から読み出すように構
成したことによって、さらに高集積化した半導体記憶装
置を得ることができるという効果を奏する。
スとドレインの両方に所定のゲートとオーバーラップし
ないオフセット領域を有するトランジスタでメモリセル
を成すと共に、上記メモリセルを縦積みにして上記ドレ
イン側及び上記ソース側の双方向から読み出すように構
成したことによって、さらに高集積化した半導体記憶装
置を得ることができるという効果を奏する。
【図１】この発明の実施例１のメモリセルの構成図であ
る。
る。
【図２】この発明の実施例１のメモリセルの構成図であ
る。
る。
【図３】この発明の実施例１のメモリセルの構成図であ
る。
る。
【図４】この発明の実施例１のメモリセルの構成図であ
る。
る。
【図５】この発明の実施例１の半導体記憶装置のパター
ン図である。
ン図である。
【図６】この発明の実施例１の半導体記憶装置の断面図
である。
である。
【図７】この発明の実施例１の半導体記憶装置の断面図
である。
である。
【図８】従来の半導体記憶装置のパターン図である。
【図９】従来の半導体記憶装置の断面図である。
【図１０】従来の半導体記憶装置の断面図である。
５ ワード線 １０ オフセット領域 Ｄ ドレイン側 Ｓ ソース側 Ｑ５ メモリトランジスタ Ｑ６ メモリトランジスタ Ｑ７ メモリトランジスタ Ｑ８ メモリトランジスタ
Claims (2)
- 【請求項１】 ソースとドレインの両方に所定のゲート
とオーバーラップしないオフセット領域を有するトラン
ジスタでメモリセルを構成したことを特徴とする半導体
記憶装置。 - 【請求項２】 ソースとドレインの両方に所定のゲート
とオーバーラップしないオフセット領域を有するトラン
ジスタでメモリセルを構成すると共に、上記メモリセル
を縦積みにして上記ドレイン側及び上記ソース側の双方
向から読み出すことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21894292A JPH0669455A (ja) | 1992-08-18 | 1992-08-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21894292A JPH0669455A (ja) | 1992-08-18 | 1992-08-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669455A true JPH0669455A (ja) | 1994-03-11 |
Family
ID=16727748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21894292A Pending JPH0669455A (ja) | 1992-08-18 | 1992-08-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009503901A (ja) * | 2005-08-05 | 2009-01-29 | フリースケール セミコンダクター インコーポレイテッド | 一回限りプログラム可能なメモリ及びそれを動作させる方法 |
-
1992
- 1992-08-18 JP JP21894292A patent/JPH0669455A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009503901A (ja) * | 2005-08-05 | 2009-01-29 | フリースケール セミコンダクター インコーポレイテッド | 一回限りプログラム可能なメモリ及びそれを動作させる方法 |
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