JPS5827359A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPS5827359A JPS5827359A JP56126527A JP12652781A JPS5827359A JP S5827359 A JPS5827359 A JP S5827359A JP 56126527 A JP56126527 A JP 56126527A JP 12652781 A JP12652781 A JP 12652781A JP S5827359 A JPS5827359 A JP S5827359A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- forming
- insulating film
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 abstract description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 3
- 229910052782 aluminium Inorganic materials 0.000 abstract 3
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 44
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 210000004907 gland Anatomy 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 208000003028 Stuttering Diseases 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置特に製造工程において情報の書
き込みを行う読み出し専用メモリ（マスクＲＯＭ）の構
造およびその製造方法に関するものである。
き込みを行う読み出し専用メモリ（マスクＲＯＭ）の構
造およびその製造方法に関するものである。
製造工程に於て７オトマスクを用いてプログラムするマ
スクＲＯＭは、同じ記憶内容の凡ＯＭを大量に使用する
場合に向いており、マイクシプログラム制御方式のコン
ピュータに於ける制御記憶用ＲＯＭ’？、Ｙイクロコン
ピュータのプルグラムメモリ、あるいは各珈端末のＲＯ
Ｍなどに多く使用されている。
スクＲＯＭは、同じ記憶内容の凡ＯＭを大量に使用する
場合に向いており、マイクシプログラム制御方式のコン
ピュータに於ける制御記憶用ＲＯＭ’？、Ｙイクロコン
ピュータのプルグラムメモリ、あるいは各珈端末のＲＯ
Ｍなどに多く使用されている。
そしてこのようなマスクＲＯＭを形成するに社、メモリ
矛ルを形成するＭＯＳ）ランジスタを多数個配設した半
導体基板上に被着せしめた絶縁膜に対してプログラム用
のフォトマスクを用いて該プログラムの情報内容に基ず
いてメモリセルの各ＭＯ８トランジスタのドレインに対
する電極コンタクト窓明けを選択的に行う電極コンタク
ト窓によるマスタースライス方式が用いられている。
矛ルを形成するＭＯＳ）ランジスタを多数個配設した半
導体基板上に被着せしめた絶縁膜に対してプログラム用
のフォトマスクを用いて該プログラムの情報内容に基ず
いてメモリセルの各ＭＯ８トランジスタのドレインに対
する電極コンタクト窓明けを選択的に行う電極コンタク
ト窓によるマスタースライス方式が用いられている。
このような方法は電極コンタクト窓明けの後、配線膜の
形成、該配線膜の表面保護膜形成、ポンディングパッド
形成の工程を経るのみで完成する埼 のでマスタースライスから出値までの手書が短かいので
前記マスクＲＯＭの製造には広く用いられている。
形成、該配線膜の表面保護膜形成、ポンディングパッド
形成の工程を経るのみで完成する埼 のでマスタースライスから出値までの手書が短かいので
前記マスクＲＯＭの製造には広く用いられている。
このような従来のマスクＲＯＭの構造の平面図を第１図
に該平面図のＡ−Ａ’断面図を第２図に前記マスクＲＯ
Ｍの回路図を第８図に示す。
に該平面図のＡ−Ａ’断面図を第２図に前記マスクＲＯ
Ｍの回路図を第８図に示す。
第１図および第２図に宗すようにｐ型のＳｔ基板１に祉
素子間分離用の二酸化シリコン（８４０，）膜２が所定
のパターンで熱酸化法により形成され更に該基板にはＮ
型の不純物の燐（Ｐ）等が所定パターンで拡散またはイ
オン注入法によって導入されソース領域８およびドレイ
ン領域４が形成されている。
素子間分離用の二酸化シリコン（８４０，）膜２が所定
のパターンで熱酸化法により形成され更に該基板にはＮ
型の不純物の燐（Ｐ）等が所定パターンで拡散またはイ
オン注入法によって導入されソース領域８およびドレイ
ン領域４が形成されている。
更に該基板上には、熱酸化法によりＳｉＯ□よりなるゲ
ート酸化１ｉ１１５か形成されその上にはポリシリコン
よりなるゲート電極６が化学蒸着（ＯＶＤ）法およびプ
ラズマエツチング法等を用いて所定のパターンに形成さ
れ、その後板電極の表面が酸化されている。
ート酸化１ｉ１１５か形成されその上にはポリシリコン
よりなるゲート電極６が化学蒸着（ＯＶＤ）法およびプ
ラズマエツチング法等を用いて所定のパターンに形成さ
れ、その後板電極の表面が酸化されている。
このようにしてＳｉ基板上にメモリセルとなるＭＯＳ）
ランジスタ群が多数配設されたのち該基板上に燐シリケ
ートガラス（ＰＳＧ）膜７が形成されこの状部でユーザ
ーの注文を待つ。
ランジスタ群が多数配設されたのち該基板上に燐シリケ
ートガラス（ＰＳＧ）膜７が形成されこの状部でユーザ
ーの注文を待つ。
そしてユーザの要求するプログラムに応じたフォトマス
クを用いて該ＰＳＧ膜上に形成する配線膜８と接続を取
るべきドレイン領域上のＰＳＧ膜このようにして前記Ｍ
０８）ランジスタ群の所定の位置のドレイン領域と配線
膜を接続させることでユーザーの所望のプログラムのマ
スクＲＯＭＭが得られるようになる。
クを用いて該ＰＳＧ膜上に形成する配線膜８と接続を取
るべきドレイン領域上のＰＳＧ膜このようにして前記Ｍ
０８）ランジスタ群の所定の位置のドレイン領域と配線
膜を接続させることでユーザーの所望のプログラムのマ
スクＲＯＭＭが得られるようになる。
このようなマスクＲＯＭＣ）１ｇ１１作を第８図の回路
図を用いて説明する。第８図で１１ 、１２はＭＯＳ）
ランジスタのゲート電極と接続を取るためのポリシリコ
ン膜よりなる配線、■・、１５はドレイン領域と接続を
取るためのＡＩ配線１，１４．ｌｆｌはソース領域と接
続を取るためのムｌ配線である。そして基板上に形成さ
れているＭＯＳ）ランジスタ群のうちνのＭＯＳ）ラン
ジスタのみがドレイン領域と接続をとるための絶縁膜の
窓ＴＲきがなされているものとする。このようにすれば
この部分のＭＯ８トランジスタのみが動作しこのトラン
ジスタの部分で書込み動作が行われるようになる。
図を用いて説明する。第８図で１１ 、１２はＭＯＳ）
ランジスタのゲート電極と接続を取るためのポリシリコ
ン膜よりなる配線、■・、１５はドレイン領域と接続を
取るためのＡＩ配線１，１４．ｌｆｌはソース領域と接
続を取るためのムｌ配線である。そして基板上に形成さ
れているＭＯＳ）ランジスタ群のうちνのＭＯＳ）ラン
ジスタのみがドレイン領域と接続をとるための絶縁膜の
窓ＴＲきがなされているものとする。このようにすれば
この部分のＭＯ８トランジスタのみが動作しこのトラン
ジスタの部分で書込み動作が行われるようになる。
しかし最近前述したマスク１【ＯＭは高密度に形成する
ことが要求され、このため従来のような配線膜を一層に
形成したものでなく、多層に配線膜を種層して形成した
ものが要求されるようになってきている〇 このような多層配線を有するマスクＲＯＭを形成する場
合従来の方法としては第２図に示す前述した第１層の絶
縁膜のＰａＧ膜７を形成する。その後その上に形成する
第１層のＡｊ配線膜８と接続を取るべきドレイン領域上
の第１層の絶縁膜７の窓開きをユーザのプログラムに応
じ念マスクを用いてあらかじめ行ってから第１層目の人
！配線膜を形成する。その後該第１層目の配線膜を形成
後、第２層目のＰ２Ｏ膜の絶縁膜（図示せず）を形成し
たのち、その上に形成する第２層目の人１の配線膜と下
部の第１層のＡｊ配線膜と接続をとるなめの接続用孔を
第２層目のＰＳＧ膜に形成する。
ことが要求され、このため従来のような配線膜を一層に
形成したものでなく、多層に配線膜を種層して形成した
ものが要求されるようになってきている〇 このような多層配線を有するマスクＲＯＭを形成する場
合従来の方法としては第２図に示す前述した第１層の絶
縁膜のＰａＧ膜７を形成する。その後その上に形成する
第１層のＡｊ配線膜８と接続を取るべきドレイン領域上
の第１層の絶縁膜７の窓開きをユーザのプログラムに応
じ念マスクを用いてあらかじめ行ってから第１層目の人
！配線膜を形成する。その後該第１層目の配線膜を形成
後、第２層目のＰ２Ｏ膜の絶縁膜（図示せず）を形成し
たのち、その上に形成する第２層目の人１の配線膜と下
部の第１層のＡｊ配線膜と接続をとるなめの接続用孔を
第２層目のＰＳＧ膜に形成する。
その後第２層目のＰＳＧ膜上に第２層目のＡｊ配＃！膜
を形成する。
を形成する。
このようにしてあらかじめ第１層目の絶縁膜上にユーザ
ーのプログラムに応じたマスクパターンを用いてあらか
じめ窓開きしてからその上に第１層のＡＪ配線膜、第２
層のＰＳＧ腰、最上層となる第２層のＡｊ配線膜を形成
する方法をとっていた。
ーのプログラムに応じたマスクパターンを用いてあらか
じめ窓開きしてからその上に第１層のＡＪ配線膜、第２
層のＰＳＧ腰、最上層となる第２層のＡｊ配線膜を形成
する方法をとっていた。
しかしこのような方法であると第１層目の絶縁ａｈにユ
ーザーのプログラムに応じたマスクパターンを用いてあ
らかじめ窓開きしてから最上層のＡｌ＆！巌膜を形成す
るまでに時間がかかり過ぎ短納期でユーザーのプログラ
ムに応じたマスクＲＯＭを提供するのが困難であるとい
った欠点を生じ線膜を冶する高密度に集積化されたマス
クＲＯＭの構造及びその製造方法を提供することを目的
とする吃りである。
ーザーのプログラムに応じたマスクパターンを用いてあ
らかじめ窓開きしてから最上層のＡｌ＆！巌膜を形成す
るまでに時間がかかり過ぎ短納期でユーザーのプログラ
ムに応じたマスクＲＯＭを提供するのが困難であるとい
った欠点を生じ線膜を冶する高密度に集積化されたマス
クＲＯＭの構造及びその製造方法を提供することを目的
とする吃りである。
かかる目的を達成するための半導体装置の構造は、素子
間分離用二酸化シリコン膜で画定された碩域内にゲート
電極、ソース領域、ドレイン領域の半導体素子領域が形
成され、該素子領域上に絶縁膜を介してドレイン領域と
接続する第１層の配線膜が形成され、該配４１ｊｌｙａ
上に所定の情報に応じて選択的に移成した接続孔を有す
る１８２層の絶縁膜が形成され、更に該絶縁膜上に第２
層の配ＩｓＭが形成されて前記接続孔を介して第１層の
配線膜とＭＭされていることを特徴とするものである。
間分離用二酸化シリコン膜で画定された碩域内にゲート
電極、ソース領域、ドレイン領域の半導体素子領域が形
成され、該素子領域上に絶縁膜を介してドレイン領域と
接続する第１層の配線膜が形成され、該配４１ｊｌｙａ
上に所定の情報に応じて選択的に移成した接続孔を有す
る１８２層の絶縁膜が形成され、更に該絶縁膜上に第２
層の配ＩｓＭが形成されて前記接続孔を介して第１層の
配線膜とＭＭされていることを特徴とするものである。
またかかる＃ＩＩ造の半導体装置の製造方法岐、素子間
分離用酸化膜で画定された領域内にゲート領域、ソース
領域、ドレイン領域よりなる半導体素子領域を形成する
工程、該素子領域上に絶縁膜を介してドレイン領域と接
続する第１層の配線膜を形成する工程、該第１層の配線
膜上に第２層の絶縁膜を形成する工程、該第２層の絶縁
膜に所定の情報に応じて選択的に接続孔を形成する工程
、更に該第２層の絶縁膜上に第２層の配線膜を形成し、
前記接続孔を介して第１層の配線膜と接続する工程を含
むことを特徴とするものである。
分離用酸化膜で画定された領域内にゲート領域、ソース
領域、ドレイン領域よりなる半導体素子領域を形成する
工程、該素子領域上に絶縁膜を介してドレイン領域と接
続する第１層の配線膜を形成する工程、該第１層の配線
膜上に第２層の絶縁膜を形成する工程、該第２層の絶縁
膜に所定の情報に応じて選択的に接続孔を形成する工程
、更に該第２層の絶縁膜上に第２層の配線膜を形成し、
前記接続孔を介して第１層の配線膜と接続する工程を含
むことを特徴とするものである。
以下図面を用いながら本発明の実施例につき詳細に説明
する。
する。
第４図および第５図は本発明の半導体装置の構造を示す
断面図で、第６図より第９図までは前記装置の製造方法
の工程を示す断面図である。
断面図で、第６図より第９図までは前記装置の製造方法
の工程を示す断面図である。
第４図は本発明の半導体装置の第１の実施例を示す断面
図で、図示するようにｐ型の８１基板１には素子間分離
用のＳｉｎ、＄２が形成され、該基板にはＮ型のソース
領域８およびドレイン領域４が形成されている。また該
基板上には熱酸化法によりゲート飯化膜としての８ｉ０
□膜５が形成され、その上に社ポリシリコン展を成長後
所定パターンに形成したゲート電極６が形成されて−る
０更に該基板上には第１層のＰ２Ｏ膜よシなる絶縁膜４
が形成されたのち、基板に形成したすべてのＭＯＳトラ
ンジスタのドレイン領域４上のＰａＧ膜」が窓開きされ
てスルホールηが形成されている。
図で、図示するようにｐ型の８１基板１には素子間分離
用のＳｉｎ、＄２が形成され、該基板にはＮ型のソース
領域８およびドレイン領域４が形成されている。また該
基板上には熱酸化法によりゲート飯化膜としての８ｉ０
□膜５が形成され、その上に社ポリシリコン展を成長後
所定パターンに形成したゲート電極６が形成されて−る
０更に該基板上には第１層のＰ２Ｏ膜よシなる絶縁膜４
が形成されたのち、基板に形成したすべてのＭＯＳトラ
ンジスタのドレイン領域４上のＰａＧ膜」が窓開きされ
てスルホールηが形成されている。
その後該ＰＳＧ膜ｎ上にパターニングされた第１層のＡ
Ｊ配線膜塾が形成されている。そしてその上には第２層
のＰ８Ｇ膜例が形成されてから、その上に形成される最
上層のＡｊ配線膜δと第１層のＡｌ配線膜４と接続をと
るためのスルーホール６が形成されて最上層のＡｌ配線
膜３が形成されている。そしてその上に社史に第８層の
前ＥＡｊ配線膜６を保護するＰａＧ膜ｌが形成されてい
る。
Ｊ配線膜塾が形成されている。そしてその上には第２層
のＰ８Ｇ膜例が形成されてから、その上に形成される最
上層のＡｊ配線膜δと第１層のＡｌ配線膜４と接続をと
るためのスルーホール６が形成されて最上層のＡｌ配線
膜３が形成されている。そしてその上に社史に第８層の
前ＥＡｊ配線膜６を保護するＰａＧ膜ｌが形成されてい
る。
このようにすべてのＭ６ｓトランジスタのドレイン領域
上のＰＥＧ膜をあらかじめ窓Ｍきしてスルホールρを形
成してから第１層のＡｌ配線膜２を形成後、第２層のＰ
８ Ｇｌ［２４を形成してからユーザーの注文を待つ
。その後ユーザーの注文があり次第スルホール々を形成
してから最上層のムｌ配！１［２６を形成後ｐｓａｍυ
を形成して半導体装置を完成する。
上のＰＥＧ膜をあらかじめ窓Ｍきしてスルホールρを形
成してから第１層のＡｌ配線膜２を形成後、第２層のＰ
８ Ｇｌ［２４を形成してからユーザーの注文を待つ
。その後ユーザーの注文があり次第スルホール々を形成
してから最上層のムｌ配！１［２６を形成後ｐｓａｍυ
を形成して半導体装置を完成する。
このような構造にすればユーザーの注文後知手番で半導
体装置を納入することができる。
体装置を納入することができる。
また第５図に本発明の半導体装置の第２の実施例を示す
。ここで第４図に示した第１の実施例と異なる点は、第
１ＮＩのＡＩ配線膜Ｊがゲート電極６上に延びる構造と
なっており、情報書込みのための接続孔加がゲート電極
６の少なくとも一部にオーバーラツプしている。一般に
接続花々の形成は多大の面積を必要とし、その部分をゲ
ート上に形成することにより集積度の向上し念半導体紀
憧装置が得られる。
。ここで第４図に示した第１の実施例と異なる点は、第
１ＮＩのＡＩ配線膜Ｊがゲート電極６上に延びる構造と
なっており、情報書込みのための接続孔加がゲート電極
６の少なくとも一部にオーバーラツプしている。一般に
接続花々の形成は多大の面積を必要とし、その部分をゲ
ート上に形成することにより集積度の向上し念半導体紀
憧装置が得られる。
このような半導体装置のうちで第４図に示す第１の実織
例の装置を形成する場合の製造方法を説明する。
例の装置を形成する場合の製造方法を説明する。
８１０、膜２を基板の熱酸化法で形成したのち、該基板
上にゲート用酸化展となる８４０．Ｍ５をやけり基板の
熱酸化法で形成する。その後ゲート電極６となるぎりａ
ｉ腺６ＡをＯＶＤ法によって形成する。
上にゲート用酸化展となる８４０．Ｍ５をやけり基板の
熱酸化法で形成する。その後ゲート電極６となるぎりａ
ｉ腺６ＡをＯＶＤ法によって形成する。
その後練ぎり８１膜６ム上にホトレジスト膜を被着した
のち該ホトレジスト膜を所定パターンに写真蝕刻法によ
って形成後練ホトレジスト膜をマスクとして前記ポリ８
１膜６ムを所定のパターンに形成して第７図のゲート電
極６を形成する。
のち該ホトレジスト膜を所定パターンに写真蝕刻法によ
って形成後練ホトレジスト膜をマスクとして前記ポリ８
１膜６ムを所定のパターンに形成して第７図のゲート電
極６を形成する。
その後パターニングされたゲート電極６をマスクとして
Ｐ原子を拡散してソース領域８およびドレイン領域４を
形成する。
Ｐ原子を拡散してソース領域８およびドレイン領域４を
形成する。
その後第８図に示すように第１層の絶縁膜となるＰＳＧ
ｌｌ１２１をＯＶＤ法によって形成する０その後該ＰＳ
Ｇｋ２１上にホトレジスト膜を被着したのち、該ホトレ
ジスト膜を所定パターンに写真蝕刻法によって形成後、
該パターニングせるホトレジスト族をマスクとしてプラ
ズマエツチング法により前記ＰＳＧ膜を所定パターンに
窓開きする。
ｌｌ１２１をＯＶＤ法によって形成する０その後該ＰＳ
Ｇｋ２１上にホトレジスト膜を被着したのち、該ホトレ
ジスト膜を所定パターンに写真蝕刻法によって形成後、
該パターニングせるホトレジスト族をマスクとしてプラ
ズマエツチング法により前記ＰＳＧ膜を所定パターンに
窓開きする。
その後練基板上に第１層目のＡＩ配線膜を形成後、該配
置ｓ＃上にホトレジスト膜を形成後練ホトレジスト膜を
写真蝕刻法により所定のパターンに形成する。
置ｓ＃上にホトレジスト膜を形成後練ホトレジスト膜を
写真蝕刻法により所定のパターンに形成する。
その後練パターニングされたホトレジスト膜をマスクと
して下部のｌの配線膜を所定のパターンに燐酸（Ｈ，Ｐ
Ｏ４）等を用いてエツチングして形成する。このように
して第８図に示すように所定のパターンに形成された第
１層のＡＩの配線Ｗｋ２３を形成する。
して下部のｌの配線膜を所定のパターンに燐酸（Ｈ，Ｐ
Ｏ４）等を用いてエツチングして形成する。このように
して第８図に示すように所定のパターンに形成された第
１層のＡＩの配線Ｗｋ２３を形成する。
その後練基板上に第２層のＰ８Ｇ膜４をＯＶＤ法により
形成したのち、ユーザーの注文を待。その後ユーザーの
注文が到着した時点で、該Ｐ８Ｇ膜上にホトレジスト膜
を塗布したのち、ユーザーのプログラムの注文に応じた
マスクパターンを用いて該ホトレジスト膜を始走パター
ンに露光後現像液により所定パターンに形成し該パター
ニングされたホトレジスト膜をマスクとして下部のＰｓ
Ｇ膜ηを所定パターンに窓開きして第９図に示す該ＰＥ
Ｇ膜ｎ上に形成する最上層のＡＩ配線膜５タッチ該ＡＪ
ａｄｍＮ上ＫＰ ８ Ｇ１１ｕ２７をＯＶＤ法によって
形成して半導体装置を形成する。
形成したのち、ユーザーの注文を待。その後ユーザーの
注文が到着した時点で、該Ｐ８Ｇ膜上にホトレジスト膜
を塗布したのち、ユーザーのプログラムの注文に応じた
マスクパターンを用いて該ホトレジスト膜を始走パター
ンに露光後現像液により所定パターンに形成し該パター
ニングされたホトレジスト膜をマスクとして下部のＰｓ
Ｇ膜ηを所定パターンに窓開きして第９図に示す該ＰＥ
Ｇ膜ｎ上に形成する最上層のＡＩ配線膜５タッチ該ＡＪ
ａｄｍＮ上ＫＰ ８ Ｇ１１ｕ２７をＯＶＤ法によって
形成して半導体装置を形成する。
このようにして半導体装置を形成すれば短手書で所望の
半導体装置が容易に得られることになる。
半導体装置が容易に得られることになる。
以上述べたように本発明の半導体装置の構造および該装
置の製造方法によれば半導体装置がユーザーの注文後層
手番で得られる利点を生じることになる。
置の製造方法によれば半導体装置がユーザーの注文後層
手番で得られる利点を生じることになる。
第１図および第２図は従来の半導体装置の平面図および
その断面図、第８図は該半導体装置の回は 路間、＠４図、第５図Ｉ本発明の半導体装置の構造の断
面図、第６図より第９図までは本発明の半導体装置の製
造方法を示す断面図である。 図において１はＳｉ基板、２は葉子間分離用８ｉ０２４
ｓｋ８はソース領域、４はドレイン領域、６社ゲート酸
化腺、６けゲート電極、６ムはポリ８１膜、７，２１．
２４．２７はＰＳＧ膜、８ ＋ ２３ｅ ２５ ｅ ３
１はＡＪ配線膜、９ 、Ｚ！、２６は接続用孔、１１
、νはポリＳ＋よりなるゲート電極用配線、１３ 、１
５はドレイン領域接続用配線、１４ 、１６はソース領
域接続用配線、νはＭＯ８）ランジスタを示す。 第１図 第２図 第３図 第５図 第６図 第７図 ｊ ４ 第８図−
その断面図、第８図は該半導体装置の回は 路間、＠４図、第５図Ｉ本発明の半導体装置の構造の断
面図、第６図より第９図までは本発明の半導体装置の製
造方法を示す断面図である。 図において１はＳｉ基板、２は葉子間分離用８ｉ０２４
ｓｋ８はソース領域、４はドレイン領域、６社ゲート酸
化腺、６けゲート電極、６ムはポリ８１膜、７，２１．
２４．２７はＰＳＧ膜、８ ＋ ２３ｅ ２５ ｅ ３
１はＡＪ配線膜、９ 、Ｚ！、２６は接続用孔、１１
、νはポリＳ＋よりなるゲート電極用配線、１３ 、１
５はドレイン領域接続用配線、１４ 、１６はソース領
域接続用配線、νはＭＯ８）ランジスタを示す。 第１図 第２図 第３図 第５図 第６図 第７図 ｊ ４ 第８図−
Claims (2)
- （１） 素子間分離用絶縁膜で画定された領域内にゲ
ート電極、ソース領域、ドレイン領域の半導体素子領域
が形成され該素子領域上に絶縁膜を介してドレイン領域
と接続する第１層の配線膜が形成され、該配線膜上に所
定の情報に応じて選択的に形成された接続孔を有する第
２層の絶縁膜が形成され、更に該絶縁膜上に第２層の配
Ｍｕが形成されて、前記接続孔を介して第１層の配線膜
と接続されていることを特徴とする半導体記憶装置。 - （２） 素子間分離用絶縁膜で画定された領域内にゲ
ート領域、ソース領域、ドレイン領域よ）なる半導体素
子領域を形成する工程、該素子領域上に絶縁膜を介して
ドレイン領域と接続する第１層の配線膜を形成する工程
、該第１層の配線膜上に第２の絶縁膜を形成する工程、
該第２層の絶縁膜に所定の情報に応じて選択的に接続孔
を形成する工程、該第２層の絶縁膜上に１ｓ２層の配ａ
ｌｊｉＩを形成し前記接続孔を介して第１層の配線膜と
接続する工程を含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126527A JPS5827359A (ja) | 1981-08-11 | 1981-08-11 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126527A JPS5827359A (ja) | 1981-08-11 | 1981-08-11 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827359A true JPS5827359A (ja) | 1983-02-18 |
| JPH0325948B2 JPH0325948B2 (ja) | 1991-04-09 |
Family
ID=14937405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56126527A Granted JPS5827359A (ja) | 1981-08-11 | 1981-08-11 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827359A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0124115A2 (en) * | 1983-04-28 | 1984-11-07 | Kabushiki Kaisha Toshiba | Semiconducter ROM device and method for manufacturing the same |
| EP0151476A2 (en) * | 1984-02-03 | 1985-08-14 | Kabushiki Kaisha Toshiba | A read only memory and a method of manufacturing the same |
| JPS60158660A (ja) * | 1984-01-28 | 1985-08-20 | Toshiba Corp | 半導体メモリの製造方法 |
| JPS62120069A (ja) * | 1985-11-20 | 1987-06-01 | Sanyo Electric Co Ltd | Ｒｏｍ半導体装置の製造方法 |
| EP0376568A2 (en) * | 1988-12-27 | 1990-07-04 | Texas Instruments Incorporated | Read-only memory cell and method of forming same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5056190A (ja) * | 1973-09-14 | 1975-05-16 |
-
1981
- 1981-08-11 JP JP56126527A patent/JPS5827359A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5056190A (ja) * | 1973-09-14 | 1975-05-16 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0124115A2 (en) * | 1983-04-28 | 1984-11-07 | Kabushiki Kaisha Toshiba | Semiconducter ROM device and method for manufacturing the same |
| JPS59201461A (ja) * | 1983-04-28 | 1984-11-15 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JPS60158660A (ja) * | 1984-01-28 | 1985-08-20 | Toshiba Corp | 半導体メモリの製造方法 |
| EP0151476A2 (en) * | 1984-02-03 | 1985-08-14 | Kabushiki Kaisha Toshiba | A read only memory and a method of manufacturing the same |
| US4748492A (en) * | 1984-02-03 | 1988-05-31 | Kabushiki Kaisha Toshiba | Read only memory |
| JPS62120069A (ja) * | 1985-11-20 | 1987-06-01 | Sanyo Electric Co Ltd | Ｒｏｍ半導体装置の製造方法 |
| EP0376568A2 (en) * | 1988-12-27 | 1990-07-04 | Texas Instruments Incorporated | Read-only memory cell and method of forming same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325948B2 (ja) | 1991-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08130246A (ja) | 半導体装置とその製造方法 | |
| JPS5827359A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH08148649A (ja) | 半導体装置の製造方法 | |
| JPH03109764A (ja) | Ｍｏｓ型半導体装置 | |
| TWI253756B (en) | Method for fabricating thin film transistors | |
| JPH02305464A (ja) | 半導体集積回路の製造方法 | |
| JPH02201968A (ja) | 半導体装置の製造方法 | |
| JPH01244649A (ja) | 薄膜抵抗の配線形成方法 | |
| JP3241329B2 (ja) | 半導体装置の製造方法 | |
| KR100260635B1 (ko) | Eprom 소자 제조방법 | |
| JPS6195562A (ja) | 半導体装置の製造方法 | |
| JPS61228661A (ja) | 半導体装置及びその製造方法 | |
| JP2993039B2 (ja) | 能動層積層素子 | |
| JPS60117658A (ja) | Ｍｏｓダイナミツクメモリ装置の製造方法 | |
| JP2745645B2 (ja) | 半導体記憶装置の製造方法 | |
| JPS63244757A (ja) | 半導体装置の製造方法 | |
| JPH06112436A (ja) | 半導体装置及びその製造方法 | |
| JPH01165162A (ja) | 半導体記憶装置の製造方法 | |
| JPS5851549A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0247868A (ja) | 不揮発性半導体記憶装置 | |
| JPH02209767A (ja) | 半導体装置の製造方法 | |
| JPS59201442A (ja) | 半導体装置の製造方法 | |
| JPH01244644A (ja) | 薄膜抵抗の配線形成方法 | |
| JPS6126224A (ja) | 微細穴の加工方法 | |
| JPH02215152A (ja) | 半導体装置の製造方法 |