KR100260635B1 - Eprom 소자 제조방법 - Google Patents
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Abstract
EPROM소자를 제조할 때, CMOS 트랜지스터를 형성하기 위한 마스크와 메모리 셀을 형성하기 위한 마스크를 통합마스크로 하여 하부층을 식각함으로써, 공정이 대폭 감소되어 공정사이클시간이 감소되고, 원가가 절감되며, 파티클 발생 가능성 감소 등의 효과가 있다.
Description
제1(a)도 내지 제1(f)도는 종래의 EPROM 소자 제조방법에 따른 공정순서도로서, 제1(a)도는 실리콘기판상의 제1게이트 산화막상에 제1폴리실리콘을 증착시킨후 제1폴리실리콘 마스크를 형성하는 단계를 나타내는 반도체소자의 단면도.
제1(b)도는 제1(a)도의 공정이 완료된후 식각공정을 거쳐 제1폴리실리콘 주변마스크를 형성하는 단계를 나타내는 반도체소자의 단면도.
제1(c)도는 제1(b)도의 공정이 완료된 후 식각공정을 거쳐 제2게이트 산화막을 증착하는 단계를 나타내는 반도체소자의 단면도.
제1(d)도는 제1(c)도의 공정이 완료된후 제2폴리실리콘을 증착하고, 적층마스크를 형성하는 단계를 나타내는 반도체소자의 단면도.
제1(e)도는 제1(d)도의 공정이 완료된후 식각공정을 거쳐, 제2폴리실리콘 마스크를 형성하는 단계를 나타내는 반도체소자의 단면도.
제1(f)도는 제1(e)도의 공정이 완료된 후 제2폴리실리콘의 소정부분을 식각한 후, 그 상부의 포토레지스트층을 제거하는 단계를 나타내는 반도체소자의 단면도.
제2(a)도 내지 제2(c)도는 본 발명의 EPROM소자의 제조방법에 따른 공정순서도이다.
제2(a)도는 실리콘기판상의 제1게이트 산화막상에 제1폴리실리콘층을 증착시킨후 그 상부에 ON층을 형성하고 나서, 제2폴리실리콘 마스크를 형성하는 단계를 나타내는 반도체소자의 단면도.
제2(b)도는 제2(a)도의 공정이 완료된후 식각공정을 거쳐 상부에 제2게이트산화막을 형성하는 공정을 나타내는 반도체소자의 단면도.
제2(c)도는 제2(b)도의 공정이 완료된후, 게이트 산화막 상부에 제2폴리실리콘층을 증착하고, 그 상부에 적층마스크를 형성하는 단계를 나타내는 반도체소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 3 : 제1게이트 산화막
5 : 제1폴리실리콘층 7, 11, 17, 19 : 포토레지스트층
9 : ON층 13 : 제2게이트 산화막
15 : 제2폴리실리콘층
본 발명은 EPROM소자 제조방법에 관한 것이며, 특히, CMOS 트랜지스터를 형성하기 위한 마스크와 메모리 셀을 형성하기 위한 마스크를 통합마스크로 하여, 공정을 대폭 간소화시킨 EPROM소자 제조방법에 관한 것이다.
종래의 EPROM소자 제조방법에 따르면, 포토마스크공정 및 이에 다른 식각공정이 필요이상으로 많고, 복잡하므로, 파티클의 발생 가능성이 높으며, 원가상승의 요인이 되고 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해, CMOS 트랜지스터를 형성하기 위한 마스크와 메모리 셀을 형성하기 위한 마스크를 통합마스크로 하여, 공정을 대폭 간소화시켜 사이클시간을 감소시키고, 제조원가는 낮추고, 파티클 발생 가능성을 감소시키는 것을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은 반도체기판 상부에 제1게이트 산화막을 증착하는 단계와, 상기 제1게이트 산화막 상부에 제1폴리실리콘층을 증착하는 단계와 상기 제1폴리실리콘층 상부에 산화막, 질화막을 순차적으로 증착시켜 ON층을 형성하는 단계와, 상기 ON층 상부에 포토레지스트층을 코팅시켜 제1폴리실리콘 마스크를 형성하는 단계와, 상기 제1폴리실리콘 마스크를 이용하여, 하부의 ON층과 제1폴리실리콘층의 일부를 식각하는 단계와, 상기 ON층 상부의 포토레지스트층을 제거하는 단계와, 전체구조 상부에 제2게이트 산화막을 증착하는 단계와, 상기 제2게이트 산화막 상부에 제2폴리실리콘층을 증착하는 단계와, 상기 제2폴리실리콘층 상부에 형성된 포토레지스트층을 이용하여 적층 마스크를 형성하는 단계와, 상기 적층마스크를 이용하여 CMOS 트랜지스터가 형성될 영역의 제2폴리실리콘층과 제2게이트 산화막을 식각함과 동시에, 메모리 셀이 형성될 영역의 제2폴리실리콘층과 제2게이트 산화막도 식각하고, 계속하여 그 하부의 ON층 및 그 하부의 제1폴리실리콘층을 식각하는 단계와, 상기 제2폴리실리콘층을 상부에 잔존하는 포토레지스트층을 제거하는 단계와, 상기 전체구조 상부에 포토레지스트층을 코팅하여, 제2폴리실리콘 마스크를 형성하는 단계와, 상기 제2폴리실리콘 마스크를 이용하여, CMOS 트랜지스터가 형성될 영역의 제2폴리실리콘층 및 제2게이트 산화막의 소정부분을 식각하는 단계와, 상기 제2폴리실리콘 상부에 잔존하는 포토레지스트층을 완전히 제거하여, CMOS 트랜지스터와 메모리 셀을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면으로 본 발명을 더욱 상세하게 설명하기로 한다.
제1(a)도 내지 제1(f)도는 종래의 EPROM소자 제조방법에 따른 공정순서도로서, 제1(a)도는 반도체기판(1)상에 제1게이트 산화막(3)을 350Å 정도의 두께로 증착시키고, 그 상부에 제1폴리실리콘층(5)을 3000Å 정도의 두께로 증착시킨후, 그 상부에 포토레지스트층(7)을 증착시켜, 제1폴리실리콘 마스크를 형성하는 단계를 나타내는 반도체소자의 단면도이다.
제1(b)도는 제1(a)도의 공정이 완료된후 식각공정을 거쳐 제1폴리실리콘층(5) 주변마스크를 형성하는 단계를 나타내는 반도체소자의 단면도로서, 제1(a)도에서 도시된 제1폴리실리콘층(6) 주변마스크를 이용하여 그 하부의 제1폴리실리콘층(5) 및 제1게이트 산화막(3)을 식각하고, 상부의 잔존포토레지스트층(7)을 제거하고 나서, 70Å 두께의 산화물과 180Å 두께의 질화물을 가진 ON층(9)을 증착시키고, 어닐공정을 거친후, 그 상부에 포토레지스트층(11)을 코팅시켜 제1폴리실리콘 주변마스크를 형성하는 단계를 나타내는 반도체소자의 단면도이다.
제1(c)도는 제1(b)도의 공정이 완료된후 식각공정을 거쳐 제2게이트 산화막(13)을 증착하는 단계를 나타내는 반도체소자의 단면도로서, 제1폴리실리콘 주변마스크를 이용하여 하부의 ON층(9) 및 제1폴리실리콘층(5) 및 제1게이트 산화막(3)을 차례로 식각하고, 그 상부에 제2게이트 산화막(13)을 250Å 정도의 두께로 증착시킨다.
제1(d)도는 제1(c)도의 공정이 완료된 후 전체구조에 제2폴리실리콘층(15)을 증착시키고 적층마스크를 형성하는 단계를 나타내는 반도체소자의 단면도로서, 제1(c)도에 도시된 제2게이트 산화막(13) 상부에 제2폴리실리콘층(15)을 4500Å 정도의 두께로 증착시키고, 그 상부에 포토레지스트층(17)을 증착시켜 적층마스크를 형성한다.
제1(e)도는 제1(d)도의 공정이 완료된후, 식각공정을 거쳐, 제2폴리실리콘 마스크를 형성하는 단계를 나타내는 반도체소자의 단면도로서, 제1(d)도에 도시된 적층마스크를 이용하여, CMOS가 형성될 영역의 제2폴리실리콘층(15)과 제2게이트 산화막(13)을 식각하고, 동시에, 메모리 셀이 형성될 영역의 제2폴리실리콘층(15) 및 제2게이트 산화막(13)과 ON층(9) 및 그 하부의 제1폴리실리콘층(5) 및 제1게이트 산화막(3)을 식각하고 나서, 그 상부에 포토레지스트층(19)을 코팅하여, 제2폴리실리콘 마스크를 형성한다.
제1(f)도는 제1(e)도의 공정이 완료된후 제2폴리실리콘층(15)의 소정부분을 식각한후, 그 상부의 포토레지스트층(19)을 제거하는 단계를 나타내는 반도체소자의 단면도로서, 제1(e)도에 도시된 제2폴리실리콘 마스크를 사용하여 그 하부의 제2폴리실리콘층(15) 및 제2게이트 산화막(13)의 소정부분을 식각하고 나서, 상부에 잔존하는 포토레지스트층(19)을 제거하여 EPROM소자를 완성한다.
그러나, 상술한 종래의 EPROM소자 제조방법에 따르면, 공정이 매우 복잡하고, 4번의 포토마스크공정이 필요하며, 식각공정이 필요이상으로 많으므로, 파티클 가능성이 많으며, 공정능력을 어렵게 하는 단점이 있다.
제2(a)도 내지 제2(c)도는 본 발명의 EPROM소자 제조방법에 다른 공정순서도로서, 제1(a)도 내지 제1(f)도에 도시된 소자와 동일 소자에는 동일 부호로 표시한다.
제2(a)도는 실리콘기판(1)상의 제1게이트 산화막(3)상에 제1폴리실리콘층(5)을 증착시킨후, 그 상부에 ON층(9)을 형성하고 나서, 제1폴리실리콘 마스크를 형성하는 단계를 나타내는 반도체소자의 단면도로서, 실리콘기판(1) 상부에 제1폴리실리콘층(5)을 증착하고 나서, 그 상부에 산화막과 질화막을 가진 ON층(9)을 증착하고 나서 어닐공정을 거쳐, 그 상부에 포토레지스트층(7)을 코팅한다.
상기 공정을 완료하고 나서, 제1폴리실리콘 마스크를 형성하는데, 상기 제1폴리실리콘 마스크는 후에 형성될 메모리 셀 마스크와, 주변의 CMOS 마스크의 통합마스크가 된다.
제2(b)도는 제2(a)도의 공정이 완료된후, 제2(a)도에 도시된 제1폴리실리콘 마스크를 이용하여, 그 하부의 ON층(9)과 제1폴리실리콘층(5)을 식각한후, 잔존하는 포토레지스트층(7)을 스트립하고, 그 상부에 제2게이트 산화막(13)을 증착한다.
제2(c)도는 제2(b)도의 공정이 완료된후, 제2게이트 산화막(13) 상부에 제2폴리실리콘층(15)을 증착하고 그 상부에 적층마스크를 형성하는 단계를 나타내는 반도체소자의 단면도로서, 제2(b)도에 도시된 제2게이트 산화막(3) 상부에 제2폴리실리콘층(15)을 증착하고, 그 상부에 포토레지스트층(11)을 코팅하여, 적층마스크를 형성한다.
상기 공정을 완료한후, 메모리 셀을 형성하는 공정과, 그 주변에 CMOS소자를 형성하는 공정은 상술한 종래의 제1(d)도 내지 제1(f)도의 공정과 동일하므로 명세서를 간략하게 하기 위해 더 이상의 설명은 생략하기로 한다.
이상에서 살펴본 바와같이, 메모리 셀이 형성될 영역이 마스크와 주변의 CMOS소자와 형성될 영역의 마스크를 통합마스크로 하는 본 발명의 EPROM제조방법에 따르면, 종래의 공정에 비해, 공정이 대폭 간소화되어 제조사이클 시간이 단축되며, 제조원가도 절감되고, 파티클 감소 등의 효과가 있다.
Claims (1)
- EPROM소자 제조방법에 있어서, 반도체기판(1) 상부에 제1게이트 산화막(3)을 증착하는 단계와, 상기 제1게이트 산화막(3) 상부에 제1폴리실리콘층(5)을 증착하는 단계와, 상기 제1폴리실리콘층(5) 상부에 산화막, 질화막을 순차적으로 증착시켜 ON층(9)을 형성하는 단계와, 상기 ON층(9) 상부에 포토레지스트층(7)을 코팅시켜 제1폴리실리콘 마스크를 형성하는 단계와, 상기 제1폴리실리콘 마스크를 이용하여, 하부의 ON층(9)과 제1폴리실리콘층(5)의 일부를 식각하는 단계와, 상기 ON층(9) 상부의 포토레지스트층(7)을 제거하는 단계와, 전체구조 상부에 제2게이트 산화막(13)을 증착하는 단계와, 상기 제2게이트 산화막(13) 상부에 제2폴리실리콘층(15)을 증착하는 단계와, 상기 제2폴리실리콘층(15) 상부에 형성된 포토레지스트층(11)을 이용하여 적층 마스크를 형성하는 단계와, 상기 적층마스크를 이용하여 CMOS 트랜지스터가 형성될 영역의 제2폴리실리콘층(15)과 제2게이트 산화막(13)을 식각함과 동시에, 메모리 셀이 형성될 영역의 제2폴리실리콘층(15)과 제2게이트 산화막(13)도 식각하고, 계속하여 그 하부의 ON층(9) 및 그 하부의 제1폴리실리콘층(5)을 식각하는 단계와, 상기 제2폴리실리콘층(15) 상부에 잔존하는 포토레지스트층(11)을 제거하는 단계와, 상기 전체구조 상부에 포토레지스트층(19)을 코팅하여, 제2폴리실리콘 마스크를 형성하는 단계와, 상기 제2폴리실리콘 마스크를 이용하여, CMOS 트랜지스터가 형성될 영역의 제2폴리실리콘층(15) 및 제2게이트 산화막(13)의 소정부분을 식각하는 단계와, 상기 제2폴리실리콘 (15) 상부에 잔존하는 포토레지스트층(19)을 완전히 제거하여, CMOS 트랜지스터와 메모리 셀을 형성하는 단계를 포함하는 것을 특징으로 하는 EPROM소자 제조방법.
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| KR1019920010187A KR100260635B1 (ko) | 1992-06-12 | 1992-06-12 | Eprom 소자 제조방법 |
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- 1992-06-12 KR KR1019920010187A patent/KR100260635B1/ko not_active IP Right Cessation
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| KR940001423A (ko) | 1994-01-11 |
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