JPS62219666A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62219666A JPS62219666A JP6220986A JP6220986A JPS62219666A JP S62219666 A JPS62219666 A JP S62219666A JP 6220986 A JP6220986 A JP 6220986A JP 6220986 A JP6220986 A JP 6220986A JP S62219666 A JPS62219666 A JP S62219666A
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- insulating film
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- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、薄い絶縁膜に損傷を与えない方法で２ベー。
電極を成形した、ＭＩＳ構造を有する半導体装置の製造
方法に関するものである。
方法に関するものである。
従来の技術
従来のＭＩＳ構造を有する半導体装置においては、微細
な電極を成形する様、平坦な薄い絶縁膜上の電極材料膜
を、反応性イオンエツチング（ＲＩＥ）等の、ヤスクと
のパターンシフトの小さい方法で切りだしていた。
な電極を成形する様、平坦な薄い絶縁膜上の電極材料膜
を、反応性イオンエツチング（ＲＩＥ）等の、ヤスクと
のパターンシフトの小さい方法で切りだしていた。
発明が解決しようとする問題点
上記のような方法では、薄い絶縁膜の全面に電極材料が
接触しているので、非電極部分を作るためには、薄い絶
縁膜の表面迄、完全に電極材料を除去しなければならず
、非電極部及び電極の周縁部で薄い絶縁膜が損傷をうけ
る。特に後者の損傷はＭＩＳ特性を劣化させるので問題
が大きい、以上を図上で説明したのが第１１図、第１２
図である。従来、電極の成形は、第１１図に示すような
ＭＩＳ構造すなわちシリコン基板１上の薄い絶縁膜２．
電極材料３の多層膜の電極材料３をマスクとなるレジス
ト４に沿って反応性イオンエッチン３ベーノ グ法によって取除いていた。５はエツチングガスの照射
状態を示す。
接触しているので、非電極部分を作るためには、薄い絶
縁膜の表面迄、完全に電極材料を除去しなければならず
、非電極部及び電極の周縁部で薄い絶縁膜が損傷をうけ
る。特に後者の損傷はＭＩＳ特性を劣化させるので問題
が大きい、以上を図上で説明したのが第１１図、第１２
図である。従来、電極の成形は、第１１図に示すような
ＭＩＳ構造すなわちシリコン基板１上の薄い絶縁膜２．
電極材料３の多層膜の電極材料３をマスクとなるレジス
ト４に沿って反応性イオンエッチン３ベーノ グ法によって取除いていた。５はエツチングガスの照射
状態を示す。
しかるに、この方法では第１２図に示すような電極周縁
部の絶縁膜の損傷７や非電極部の絶縁膜の損傷６が避け
られなかった。
部の絶縁膜の損傷７や非電極部の絶縁膜の損傷６が避け
られなかった。
問題点を解決するための手段
本発明は、半導体基板の第１の絶縁膜の一部を選択的に
除去して開口部を形成し、この開口部の前記基板表面に
薄い第２の絶縁膜を形成する工程と、電極材料を前記第
１および第２の絶縁膜上に形成し、前記第１の絶縁膜を
前記第２の絶縁膜より薄くならない程度にエツチングす
る工程と、前記第２の絶縁膜上に残された電極材料をマ
スクにして前記半導体基板に不純物領域を形成する工程
を用い、Ｍｉｓ）ランジスタのゲート絶縁等に適した第
２の絶縁膜を得るものである。
除去して開口部を形成し、この開口部の前記基板表面に
薄い第２の絶縁膜を形成する工程と、電極材料を前記第
１および第２の絶縁膜上に形成し、前記第１の絶縁膜を
前記第２の絶縁膜より薄くならない程度にエツチングす
る工程と、前記第２の絶縁膜上に残された電極材料をマ
スクにして前記半導体基板に不純物領域を形成する工程
を用い、Ｍｉｓ）ランジスタのゲート絶縁等に適した第
２の絶縁膜を得るものである。
作 用
本発明は、上記方法を用いることにより、薄い絶縁膜に
損傷を与えることなく、電極を精度良く形成することが
できる。
損傷を与えることなく、電極を精度良く形成することが
できる。
実施例
以下に本発明の実施例について説明する。第６図で、半
導体基板８上に厚い絶縁膜９を成長させたのち、ＭＩＳ
構造の電極領域１ｏをパターンシフトの小さい方法でエ
ツチングして、シリコン表面を露出させる。次に、ＭＩ
Ｓ構造の絶縁膜１１（第７図）を形成したのち、ＣＶＤ
法で電極材料の膜１６（第８図）を堆積する。堆積した
膜の厚さ１２が電極領域中１３の半分より厚ければ、堆
積した膜１６の表面は、はぼ平坦になる。このうち、電
極材料膜１６を厚い絶縁膜の上面１４があられれるまで
エツチングしく第９図）、さらに、電極材料との選択比
の大きい方法で、厚い絶縁膜９をエツチングする。その
際、厚い絶縁膜９を薄い絶縁膜１１より少し厚く残ると
ころ（第１０図）でエツチングを止める。最後に、必要
ならば、膜厚１６の薄く残った絶縁膜９を通して不純物
を導入すれば、ＭＩＳトランジスタを作ることは可能で
ある。
導体基板８上に厚い絶縁膜９を成長させたのち、ＭＩＳ
構造の電極領域１ｏをパターンシフトの小さい方法でエ
ツチングして、シリコン表面を露出させる。次に、ＭＩ
Ｓ構造の絶縁膜１１（第７図）を形成したのち、ＣＶＤ
法で電極材料の膜１６（第８図）を堆積する。堆積した
膜の厚さ１２が電極領域中１３の半分より厚ければ、堆
積した膜１６の表面は、はぼ平坦になる。このうち、電
極材料膜１６を厚い絶縁膜の上面１４があられれるまで
エツチングしく第９図）、さらに、電極材料との選択比
の大きい方法で、厚い絶縁膜９をエツチングする。その
際、厚い絶縁膜９を薄い絶縁膜１１より少し厚く残ると
ころ（第１０図）でエツチングを止める。最後に、必要
ならば、膜厚１６の薄く残った絶縁膜９を通して不純物
を導入すれば、ＭＩＳトランジスタを作ることは可能で
ある。
次にＭＯＳ）ランジスタの製造について説明する。
６Ｎ−ジ
シリコン基板２ｏに、５ｉｎ２１７の埋め込み法でトラ
ンジスタ分離領域１８と活性領域１９を作る（第１図）
。次に５ｉｎ２１７ａをＣＶＤ法で堆積し、このＣｖＤ
Ｓｉｏ２膜１７ａをゲート領域だけエツチングで除去し
て、シリコン表面を露出させ、さらにこの露出シリコン
表面をゲート酸化させゲート酸化膜２１を形成する。こ
こまでの工程で、５１０２の形状は第２図のようになる
。この上に、ポリシリコン２２を堆積する。ゲート巾２
３が堆積ポリシリコン２２の膜厚の２倍よりも細ければ
、ポリシリコン２２の表面は第２図のようにほぼ平坦に
なる。ポリシリコン２２に不純物を導入したのち、Ｃｖ
ＤＳ１ｏ２膜１７ａの上面があられれるまで、ポリシリ
コン２２をエツチング除去し、ゲートポリシリコンとす
る（第３図）。つづいて、ポリシリコン２２に対して、
５１０２の選択比の高いエツチング方法で、Ｓ １ｏ２
１７ ａをエツチングする。このとき、エツチングはＣ
Ｖ Ｄ Ｓ ｉ Ｏ２１７ａがゲート５１０２２１より
も薄くなるまえにやめる（第４図）。ポリシリコン２２
をマスクにして、６ベ・ 残ったＳ ｉ ０２１７ ａを介してイオン注入等にて
ソース／ドレイン用不純物を導入してソース、ドレイン
領域２３．２４を形成すれば、ＭＯＳ）ランジスタを作
ることができる（第６図）。
ンジスタ分離領域１８と活性領域１９を作る（第１図）
。次に５ｉｎ２１７ａをＣＶＤ法で堆積し、このＣｖＤ
Ｓｉｏ２膜１７ａをゲート領域だけエツチングで除去し
て、シリコン表面を露出させ、さらにこの露出シリコン
表面をゲート酸化させゲート酸化膜２１を形成する。こ
こまでの工程で、５１０２の形状は第２図のようになる
。この上に、ポリシリコン２２を堆積する。ゲート巾２
３が堆積ポリシリコン２２の膜厚の２倍よりも細ければ
、ポリシリコン２２の表面は第２図のようにほぼ平坦に
なる。ポリシリコン２２に不純物を導入したのち、Ｃｖ
ＤＳ１ｏ２膜１７ａの上面があられれるまで、ポリシリ
コン２２をエツチング除去し、ゲートポリシリコンとす
る（第３図）。つづいて、ポリシリコン２２に対して、
５１０２の選択比の高いエツチング方法で、Ｓ １ｏ２
１７ ａをエツチングする。このとき、エツチングはＣ
Ｖ Ｄ Ｓ ｉ Ｏ２１７ａがゲート５１０２２１より
も薄くなるまえにやめる（第４図）。ポリシリコン２２
をマスクにして、６ベ・ 残ったＳ ｉ ０２１７ ａを介してイオン注入等にて
ソース／ドレイン用不純物を導入してソース、ドレイン
領域２３．２４を形成すれば、ＭＯＳ）ランジスタを作
ることができる（第６図）。
以上の方法によれば、ＣＶ Ｄ Ｓ ｉ ０２１７ ａ
がゲ−）Ｓｉｎ２２１より厚く残るので、ゲート５１０
２２１にエツチング時の損傷がはいらない。
がゲ−）Ｓｉｎ２２１より厚く残るので、ゲート５１０
２２１にエツチング時の損傷がはいらない。
発明の効果
本発明によれば、ゲート絶縁膜の薄い絶縁膜に損傷を与
えることなく、電極等を精度良く形成することが可能と
なる。
えることなく、電極等を精度良く形成することが可能と
なる。
第１図〜第６図は本発明の一実施例方法をポリシリコン
ゲー）ＭＯＳ）ランジスタに適用した場合のプロセスを
説明する工程図、第６図〜第１０図は本実施例方法によ
る薄い絶縁膜に損傷が入らない理由を説明するための工
程図、第１１図〜第１２図は通常行われているゲート電
極形成方法を説明する断面図である。 ２０・・・・・・シリコン基板、１７，１７ａ・開・５
ｌｏ２、７ベーシ ２１・・・・・・ゲート酸化膜、２２・・・・・・ポリ
シリコン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ＩＴ−ｄｉｌｅｔ ｆ８−−− Ｑ７ソ９スタ分青「４ｉ域１ｑ−−ｑ
璋裡 Ｉｆ ｔｏ−−−３ｉＬ茫 ２ｆ−−−ゲート幻費４を狭 第 ３ 図
２２−一一デーＦＩＴ″リシリコゾ第４図
２２ 第 ５ 図
２３−一一ソー人第 ６ 図
８−ｍ
−シソコンＪＪｑ゛−３〜・耗珪朕 １θ−ＭＪ５宅棧尋べ瀬へ 第７図 第８図 ｆ２−電槽ａｙキ月１ｌｆｆ−，，辰
料 Ｇ １４−４〜、紀ル狭柱狛
ゲー）ＭＯＳ）ランジスタに適用した場合のプロセスを
説明する工程図、第６図〜第１０図は本実施例方法によ
る薄い絶縁膜に損傷が入らない理由を説明するための工
程図、第１１図〜第１２図は通常行われているゲート電
極形成方法を説明する断面図である。 ２０・・・・・・シリコン基板、１７，１７ａ・開・５
ｌｏ２、７ベーシ ２１・・・・・・ゲート酸化膜、２２・・・・・・ポリ
シリコン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ＩＴ−ｄｉｌｅｔ ｆ８−−− Ｑ７ソ９スタ分青「４ｉ域１ｑ−−ｑ
璋裡 Ｉｆ ｔｏ−−−３ｉＬ茫 ２ｆ−−−ゲート幻費４を狭 第 ３ 図
２２−一一デーＦＩＴ″リシリコゾ第４図
２２ 第 ５ 図
２３−一一ソー人第 ６ 図
８−ｍ
−シソコンＪＪｑ゛−３〜・耗珪朕 １θ−ＭＪ５宅棧尋べ瀬へ 第７図 第８図 ｆ２−電槽ａｙキ月１ｌｆｆ−，，辰
料 Ｇ １４−４〜、紀ル狭柱狛
Claims (2)
- （１）半導体基板の第１の絶縁膜の一部を選択的に除去
して開口部を形成し、この開口部の前記基板表面に薄い
第２の絶縁膜を形成する工程と、電極材料を前記第１お
よび第２の絶縁膜上に形成し、前記第１の絶縁膜を前記
第２の絶縁膜より薄くならない程度にエッチングする工
程と、前記第２の絶縁膜上に残された電極材料をマスク
にして前記半導体基板に不純物領域を形成する工程を有
して成る半導体装置の製造方法。 - （２）第２の絶縁膜がＭＩＳトランジスタ・ゲート絶縁
膜、不純物領域が前記トランジスタのソース・ドレイン
領域である特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6220986A JPS62219666A (ja) | 1986-03-20 | 1986-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6220986A JPS62219666A (ja) | 1986-03-20 | 1986-03-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219666A true JPS62219666A (ja) | 1987-09-26 |
Family
ID=13193515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6220986A Pending JPS62219666A (ja) | 1986-03-20 | 1986-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239633A (ja) * | 1989-02-02 | 1990-09-21 | Smc Standard Microsyst Corp | サブミクロンシリコンゲートｍｏｓｆｅｔの製造方法 |
-
1986
- 1986-03-20 JP JP6220986A patent/JPS62219666A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239633A (ja) * | 1989-02-02 | 1990-09-21 | Smc Standard Microsyst Corp | サブミクロンシリコンゲートｍｏｓｆｅｔの製造方法 |
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